KR20010106079A

KR20010106079A - 파이프라인된 스위치 구성 디바이스

Info

Publication number: KR20010106079A
Application number: KR1020000068369A
Authority: KR
Inventors: 오진태; 이태희; 박찬; 이호재; 정동범
Original assignee: 강 크리스토퍼; 엔제디 네트워크 인코포레이티드
Priority date: 2000-05-19
Filing date: 2000-11-17
Publication date: 2001-11-29
Also published as: AU2001263297A1; WO2001091390A2; WO2001091390A3

Abstract

파이프라인된 스위치 구성 디바이스는 복수의 입력포트와 적어도 하나의 출력포트 사이에 복수개의 메모리 유닛을 갖는다. 각각의 메모리 유닛은 적어도 하나의 입력포트로부터 슬라이스된 워드를 순차적으로 수신하기 위한 멀티플렉서, 슬라이스된 워드를 일시적으로 저장하기 위한 버퍼, 적어도 하나의 출력포트에 슬라이스된 워드를 전송하기 위한 디멀티플렉서를 갖는다. 스위치 구성 디바이스는 각각의 슬라이스된 워드를 수신하는 각각의 메모리유닛을 선택하고, 각각의 메모리유닛에 대하여 적어도 하나의 출력포트를 선택하여 각각의 슬라이스된 워드를 보내는 스위치 제어기를 갖는다.

Description

파이프라인된 스위치 구성 디바이스{PIPELINED AND SHARED MEMORY SWITCH}

본 발명은 일반적으로 데이터 패킷 스위칭에 관한 것으로, 특히 파이프라인된 구조를 이용하여 슬라이스된 공유 메모리(sliced shared memory)를 통하여 세그멘트된 패킷(segmented packets)과 고정장 셀(fixed-length cells)을 스위치하기 위한 장치 및 방법에 관한 것이다.

데이터 스위치 구조에는 공유 메모리 구조를 이용한 스위치를 포함하여 여러 종류가 있다. 종래의 공유 메모리 스위치에 있어서는, 공통 메모리를 모든 포트들이 공유하기 위해서 그 공유 메모리를 엑세스하는 동작 속도는 메모리의 데이터 버스 폭을 확장함으로써 가속되어진다. 8개의 포트 각각이 8비트 데이터 버스 폭을 갖는 4 ×4 스위치(4입력포트 ×4출력포트)와 같은, 종래의 공유 메모리 스위치들이 미국 특허 5,309,432 및 5,603,064에 기재되어 있다. 공통 메모리에 엑세스하기 전에 각 포트로부터의 입력데이터 8바이트들을 모두 합하면 병렬 8바이트(64비트) 데이터 경로가 구성된다. 공통 메모리에 엑세스하기 위하여 1바이트 데이터 버스 폭 대신에 병렬 8바이트(64비트)데이터 버스 폭이 이용되면 공통 메모리에 엑세스하는 동작속도는 8배가 상승된다. 따라서, 8개의 포트 전부는 단일 시간분할 멀티플렉서(a single time division multiplexer)를 이용한 시간공유에 의해서 공통 메모리를 공유할 수 있다.

그러나, 멀티플렉서의 복잡성은 포트의 수 및 버스 폭이 증가하면 기하학적으로 증가한다. 예를들어, 입력포트 및 출력포트 당 64 비트 데이터 버스를 갖는 4 ×1 멀티플렉서는 포트 당 8 비트 데이터 버스 폭을 갖는 4 ×4 공유 메모리 스위치에 요구되어진다. 64 비트 데이터 버스 폭을 갖는 멀티플렉서가 하드웨어에 설치되어 있는 경우에 복잡성 및 지연시간은 상당히 크다. 멀티플렉서의 복잡성이 증가하면, 멀티플렉서를 통과하는 데이터의 전송에 관련된 지연시간은 증가하고, 특히 높은 클럭 속도에 있어서는 더욱 증가한다.

슬라이스된 공유 메모리(sliced shared memory)구조는 미국 특허 6,031,842 등의 선행기술에 공개되어 있다. 다중 입력 및 출력포트는 스위치에 있어서 공통 메모리를 공유한다. 공통 메모리는 각각의 입력포트에 대하여 디비전(division)으로 슬라이스되고, 각각의 입력포트로부터의 몇 비트의 입력 데이터는 공통 메모리에 의해서 공유된다. 예를 들어, 만약 입력포트가 8비트 데이터 버스 폭을 가지고 있으면, 각각의 입력포트의 제1비트 및 제2비트는 공통 메모리의 제1슬라이스에 저장된다. 스위치는 슬라이스에 대해서 표준 크로스 포인트를 사용하기 때문에, 스위치의 동작은 선입선출(first-in first-out; FIFO)구조를 가져야 한다. 데이터 엑세스에 대한 메모리 어드레스는, 데이터가 시간 슬라이스된 방법으로 슬라이스 크로스 포인트에 의해서 각각의 입력포트로부터 공통메모리에 저장되기 때문에 항상 동일하여야 한다. 그러므로, 셀을 스위치하여 출력포트를 변경하고, 이러한 구조를 이용하는 스위치로 그 응용을 한정하는 것은 가능하지 않다.

가변장 패킷은 다중 고정장 셀로 변환될 수 있고, 고정장 셀은 스위칭되기 전에 공유 메모리에 저장될 수 있다. 종래의 고정장 셀 스위치를 갖는 공유 메모리 구조는 일반적으로 알려져 있지만, 본 발명의 시스템은 메모리에 전체 셀을 동시에 저장하는 것을 요구한다. 본 발명에서는 셀들을 복수의 워드로 나누지만, 각각의 워드들은 공유메모리에 동시에 저장되어야 한다. 하나의 특별한 디자인이 미국 특허 5,905,725호에 기재되어 있다. 이 특허에서는 공유메모리가 다중메모리뱅크(multiple memory banks)로 분할된다. 각각의 메모리뱅크는 단일 셀 길이 기간(single cell length period)동안에 가변장 패킷으로부터 변환되는 전체 고정장 셀을 저장한다. 후속하는 고정장 셀은 관련되는 후속 셀 길이 기간동안에 후속 메모리 뱅크에 저장된다. 상기 스위치는 각각의 전체 고정셀을 공유 메모리에 저장하여야 하기 때문에, 셀을 저장하기 전에 셀 길이 기간이 요구된다. 따라서, 공유메모리에 처음으로 저장될 때까지는 셀은 스위치될 수 없기 때문에 가변장 데이터 패킷을 스위치하기 위한 실제적인 대기 지연을 갖는다. 또한, 종래기술에 있어서는 스위치하기 위한 최대 패킷길이는 메모리뱅크의 수에 의하여 제한된다. 예를들어, 공유메모리에 메모리 뱅크의 수가 8 인 경우에는, 패킷의 최대길이는 8 셀로 제한된다.

본 발명의 목적은 상기의 문제점을 해결하기 위한 것이다. 본 발명의 목적 및 특성은 슬라이스된 공유메모리에 데이터를 저장하기 전에 직렬데이터 스트림을 병렬 데이터 스트림으로 변경하는 것과 관련된 지연을 제거하는 개선된 공유메모리 스위치에 관한 것이다.

본 발명의 두 번째 목적은 데이터 워드를 다중 입력포트로부터 슬라이스된 공유메모리로 동시에 전송하므로써 공유메모리 스위치에 있어서 지연을 감소시키는 것이다.

본 발명의 세 번째 목적은 워드를 순서대로 저장함으로써 데이터 워드가 슬라이스된 공유메모리에 저장되면 데이터 워드가 출력포트로 즉시 스위치되도록 하는 것이다.

본 발명의 하나의 측면은, 파이프라인된 스위치 디바이스는 복수의 입력포트 및 적어도 하나의 출력포트를 갖는 복수의 메모리 유닛을 갖는다. 각각의 메모리 유닛은 적어도 하나의 입력포트로부터 슬라이스된 워드를 순서적으로 수신하기 위한 멀티플렉서, 슬라이스된 워드를 임시로 저장하기 위한 버퍼, 슬라이스된 워드를 적어도 하나의 출력포트로 전송하는 디멀티플렉서를 갖는다.

본 발명의 제2의 측면은, 분할된 데이터 패킷 또는 고정장 셀을 슬라이스된공유메모리를 통하여 스위칭하는 방법이 기재되어 있다. 여기에서 공유메모리는 복수의 입력포트 및 적어도 하나의 출력포트사이에 복수의 메모리 유닛을 갖는다. 본 발명의 단계는 입력포트로부터 분할된 데이터 패킷 또는 고정장 셀을 순차적으로 수신하고, 고정장 셀을 워드로 슬라이싱하는 것을 포함한다. 워드의 입력 시퀀스는 데이터 워드가 슬라이스되는 순서 및 데이터 패킷이 수신된 입력포트에 따라서 정해지고, 각각의 워드에는 포트-슬라이스 식별자(port-slice identifier)가 할당된다. 워드는 정해진 입력 시퀀스에 따라서 각각의 메모리 유닛으로 순차적으로 전송되고 포트-슬라이스 식별자에 의하여 슬라이스된 공유메모리에 저장된다. 워드의 출력 시퀀스는 포트-슬라이스 식별자 및 가변 스위칭 논리에 따라서 정해지고, 출력 시퀀스는 적어도 하나의 출력포트 및 병합 순서(merging order)를 포함한다. 워드는 정해진 출력시퀀스에 따라서 각각의 메모리 유닛으로부터 적어도 하나의 출력포트로 순차적으로 출력되어, 출력셀을 구성한다.

본 발명의 추가적인 특징 및 장점뿐 만 아니라, 본 발명의 다양한 실시예의 구성 및 동작이 도면을 참고하여 발명의 구성의 기재에서 상세하게 기재될 것이다.

도 1 은 단일 입력포트 및 단일 출력포트 사이의 파이프라인된 스위치 구조 디바이스의 블록 다이아그램을 도시하고 있다.

도 2 는 8개의 입력포트 및 8개의 출력포트 사이의 파이프라인된 스위치 구조 디바이스의 블록 다이아그램을 도시하고 있다.

도 3 은 도 2 에 도시된 발명에 따른 스위치 입력 제어 모듈의 상세한 블록 다이아 그램을 도시하고 있다.

도 4 는 도 2 에 도시된 발명에 따른 파이프라인된 스위치 수단 모듈의 상세한 블록 다이아 그램을 도시하고 있다.

도 5 는 도 2 에 도시된 발명에 따른 스위치 출력 제어모듈의 상세한 블록 다이아 그램을 도시하고 있다.

도면의 주요부분에 대한 부호의 설명

10 ; 파이프라인된 스위치 16 ; 고정장 셀

18 ; 다중워드 20, 132 ; 슬라이스된 공유메모리구조

26 ; 메모리 유닛 24, 130 ; 버퍼

28 ; 멀티플렉서 30 ; 디멀티플렉서

32 ; 스위치 제어기 102 ; 입력포트

104 ; 출력포트 106 ; 스위치 입력제어기

108 ; 패킷 조정기 112, 116; 패킷 슬라이서

118 ; 경로 제어기 128 ; 파이프라인된 스위치수단

134 ; 스위치 출력제어기 138 ; 가변스위칭로직

140 ; 출력패킷프로세서 146 ; CPU 인터페이스

첨부된 도면에 있어서, 동일한 도면번호는 동일한 구성요소를 나타낸다. 도 1 은 본 발명의 파이프라인된 스위치(10)의 제1실시예를 도시하고 있다. 이 실시예에 있어서, 스위치는 단일 입력포트(12)와 단일 출력포트(14)사이에 있다. 고정장(fixed-length) 셀(16)(분리된 데이터 패킷)은 파이프라인되고 슬라이스된공유메모리 구조(20)로 입력되기 전에 다중워드(18)로 슬라이스된다. 슬라이스된 공유메모리의 버퍼가 입력포트로부터 하나의 클럭 사이클 동안에 하나의 워드를 저장할 수 있고, 저장된 워드가 하나의 클럭 사이클 동안에 출력포트에 전송될 수 있도록 공유메모리(22)는 버퍼(24)로 슬라이스된다. 파이프라인된 스위치 구조는 복수개의 메모리 유닛(26)을 갖고, 각각의 메모리 유닛은 하나의 버퍼, 멀티플렉서(28) 및 디멀티플렉서(30)를 포함한다. 스위치 제어기(32)는 입력포트로부터 워드를 수신하거나 출력포트로 워드를 보내는 메모리 유닛 중에서 교대로 하나를 선택한다.

각 워드는 스위치의 하나의 클럭사이클에 기초로 하고 있고, 입력 포트는 다양한 폭을 갖기 때문에, 워드의 사이즈는 1 바이트, 16-비트 워드, 32-비트 워드이거나, 또는 입력포트의 폭에 따라서 더 클 수도 있다. 어떤 경우라도, 본 발명에 따른 워드는 1 비트보다 크다. 입력 워드가 입력 FIFO에 저장되는 동안에 입력 FIFO에 저장되는 각각의 워드는 슬라이스된 공유메모리에 전송된다. 그것은 셀의 첫 번째 워드가 슬라이스된 공유메모리에 저장되는 즉시 수신 출력포트로 스위치된다는 것을 의미한다. 이러한 방법에 의하여, 하나의 셀 전체가 공유메모리에 저장이 완료된 후에 셀을 스위칭하는 기존의 공유메모리 구조에 존재하는 대기지연(queuing delay)이 현저하게 감소된다.

도 1에 도시된 바와 같이, 버퍼는 입력되는 셀로부터 슬라이스된 워드를 순차적으로 저장한다. 이러한 공유된 메모리 구조에 있어서는, 셀 길이를 N 워드 길이(34)로 함으로써 적어도 N 클럭 기간동안의 셀을 슬라이스하기 위한 시간을 최소로 한다. 셀의 첫 번째 워드(36)는 제1클럭 사이클 기간동안에 제1버퍼(38)에 저장된다. 계속되는 클럭사이클 기간동안에, 제2워드(40)는 제2버퍼(42)에 저장된다. 이러한 시퀀스를 수행하기 위하여, 스위치 제어기는 제어신호(44)를 보내어, 제1메모리 유닛(48)의 제1멀티플렉서(46)를 선택한다. 각각의 멀티플렉서는 멀티플렉서가 수신하는 제어신호를 적어도 하나의 클럭 기간만큼 지연시키는 연관된 지연수단을 가지고 있다. 그러므로, 지연된 제어신호(50)는 제2멀티플렉서(52)로 전송되고, 제2멀티플렉서(52)는 제2버퍼에 저장된 제2워드를 수신한다. 적어도 N 클럭 사이클 기간이 종료하면, 전체 셀은 슬라이스된 공유메모리에 완전하게 저장되게 된다. 멀티플렉서 및 관련 지연수단의 결합은 입력 셀을 슬라이스시키는데 사용될 수 있는 패킷 슬라이서의 하나의 예이다.

비록 전체 셀의 각각의 워드는 적어도 하나의 클럭 사이클 기간동안에 버퍼에 저장될 수 있지만, 파이프라인된 구조는 각각의 워드가 전체 N 클럭 사이클 동안에 버퍼에 저장되어 있는 것을 요구하지는 않는다. 그러므로, 각각의 워드는, 각각의 워드가 버퍼에 저장되는 순간 즉시, 디멀티플렉서를 통하여 출력포트로 출력될 수 있다. 이러한 즉각적인 출력 가능성(immediate output availability)은 데이터를 저장하기 위해서 하나의 셀 길이 기간 전부를 사용하는 종래의 공유메모리 구조에 비교하여 대기지연을 크게 감소시킬 수 있다. FIFO 순서화를 이용하여, 워드들은 그 워드들이 입력되는 셀로부터 슬라이스되는 순서와 동일한 순서로 출력 셀(54)을 형성한다.

도 2-5에 도시된바와 같이, 파이프라인된 스위치 구조 디바이스(100)의 바람직한 실시예는 8개의 입력포트(102) 및 8개의 출력포트(104)를 가지고 있다. 각각의 입력포트에 있어서, 파이프라인된 스위치구조는 스위치 입력 제어기(Switch Input controller; XIC)(106)를 갖고, 그리고 각각의 입력 제어기는 각각의 입력포트와 통신하는 패킷 조정기(packet handler)(108)를 갖는다. 각각의 패킷 조정기는 각각의 입력포트로부터 분할된 데이터 패킷, 또는 고정장 셀(110)을 순차적으로 수신한다. 적어도 하나의 패킷 슬라이서(112)는 각각의 입력포트에 대하여 입력 제어기와 통신하고, 각각의 고정장 셀은 패킷 슬라이서에 의하여 순차적인 순서(116)로 소정 개수의 워드(114)로 슬라이스된다. 제1실시예에서와 동일하게, 각각의 패킷 슬라이서는 연관된 지연수단과 멀티플렉서의 결합에 의해서 형성될 수 있다.

경로제어기(118)는 워드의 데이터 패킷이 수신되는 입력포트 및 슬라이싱 순서에 따라서 워드의 입력 시퀀스(120)를 스케줄하고, 경로제어기는 각각의 포트-슬라이스 식별자(122)를 각각의 워드에 할당한다. 경로제어기는 메모리 제어기(126)를 갖는 더 큰 크기의 스위치 제어기(124)의 한 부분이다.

파이프라인된 스위치 구조는 패킷 슬라이서와 통신하여, 패킷 슬라이서로부터 워드를 수신하는 파이프라인된 스위치 수단(128)을 갖는다. 일반적으로, 각각의 고정장 셀로 슬라이스된 워드의 개수는 파이프라인된 스위치 수단의 개수와 동일하거나 더 적다. 각각의 스위치 수단은 바람직하게는 슬라이스된 공유메모리(132)로 형성된 버퍼(130)를 갖는다. 버퍼들은 알려진 포트-슬라이스 식별자를 갖는 워드를 순차적으로 저장하고, 각각의 스위치 수단은 스위치 출력 제어기(134)와 통신하고, 각각의 스위치 수단은 1 클럭 사이클 기간동안에 슬라이스된워드를 전송할 수 있다.

출력제어기는 워드에 대한 알려진 포트-슬라이스 식별자(known port-slice identifiers)에 따라서 스위치 수단에 저장된 워드를 순차적으로 수신한다. 경로제어기는 알려진 포트-슬라이스 식별자 및 가변 스위칭 로직(138)에 따라서 스위치 수단 및 출력 제어기 사이에 전달되는 워드의 출력 시퀀스(136)를 스케줄한다. 각각의 출력 제어기는 워드를 출력 셀(142)로 병합(merging)시키고 출력셀을 적어도 하나의 출력포트로 전송하는 출력 패킷 프로세서(140)를 갖는다. 입력 시퀀스와 동일하게 출력 시퀀스는 적어도 하나의 출력포트 및 병합순서(merging order)(144)를 포함한다. 결과적으로, 워드들은 스케줄된 출력시퀀스에 따라서 각각의 메모리 유닛으로부터 적어도 하나의 출력포트로 순차적으로 출력되어, 출력셀을 형성한다.

특별한 실시예에서는, 8 ×8 파이프라인된 스위치 구성은 초 당 40-기가 비트(Gbit/sec)의 스위칭 속도를 갖는 OC-48 ATM/POS 스위칭 솔루션(여기서, OC : Optical Carrier, ATM : Asynchronous Transfer Mode, POS : Packet Over SONET, SONET : Synchronous Optical Network)을 제공할 수 있다. 유사하게, 32-비트 데이터 스트림을 사용하는 2.5G 입력라인은 100 MHz 의 속도로 구동하는 8 ×8 파이프라인된 스위치 구성으로 증강될 수 있다. 칩의 I/O(입력/출력)에 입력되고 출력되는 내부 셀은 ATM 셀 및 분할된 패킷을 전달한다. 파이프라인된 스위치 구성은 입력포트에 비동기 인터페이스를 제공하고, 또한 스위치 구성의 속도를 증가시키기 위한 비동기 SOC (Start of Cell)입력 및 백-투-백(back-to-back)셀 입력을 지원하는 시스템 동기화없이 동작될 수 있다. 파이프라인된 스위치 구성은 스케줄링 및대기지연 감소 메커니즘에 사용되는 가중된 라운드-로빈 알고리즘(weighted round robin algorithm)을 사용하여 각각의 대기행렬(queue)에 대하여 대기지연을 감소시킨다. 출력포트의 상태에 기초하여 상이한 출발 시간을 갖는 단일의 복사 저장장치를 이용하여, 복수의 동일한 출력셀을 형성함으로써 멀티캐스팅(multicasting)이 지원된다.

버퍼는 파이프라인된 스위치 구성에 의해서 외부 메모리가 전혀 필요 없게 되도록 모든 대기행렬에 대하여 완전히 공유되고, 각각의 입력포트 및 출력포트에 대하여 개별의 백 압력 메커니즘(individual back pressure mechanism)을 제공하여 스위치 구성 셀 버퍼(switch fabric cell buffer)가 오버플로(overflowing)하지 않도록 한다.

셀 길이 및 경로 태그 위치는 CPU 인터페이스(146)를 통하여 마이크로프로세서에 의하여 프로그램될 수 있다. 프로그램 가능한 셀 길이는 경로지정 태그 위치에 할당된 8 바이트를 포함하여 14, 15 및 16이다. 파이프라인된 스위치 구성은 또한 개별적인 32-비트 통계 셀 카운터(statistic cell counter)를 제공한다. 개별적인 32-비트 통계 셀 카운터는 각각의 입력포트에 대하여 입력 정규 셀 카운터(input normal cell counter), 프로토콜 위반 입력 셀(protocol violated input cells)에 대하여 입력 디스카드 카운터(input discard counters), 및 각각의 출력포트에 대하여 출력 정규 셀 카운터(output normal cell counters)를 갖는다. 모든 통계 셀 카운터들은 CPU에 의하여 엑세스된 후에 자동적으로 소거된다. 일반적인 16-비트 마이크로프로세서 인터페이스는 자동 모니터링 기능을 갖는다.

입력 셀을 모니터링 함으로 자기-보호(self-protection)알고리즘을 구현하여, 입력 프로토콜 위반 셀에 의해서 발생하는 스위치 구성의 오동작을 방지한다. 자기-보호 알고리즘은 특히 셀 인에이블 신호, 경로태그, 및 SOC(Start of Cell)의 손상에 기인하는 입력 프로토콜의 위반으로부터 자기-보호를 하기 위한 것이다. 자기-보호 알고리즘은 입력 스테이지에서 짧은 셀을 버리고 긴 셀에 대하여 셀 길이를 조정한다. 경로 태그 필드를 갖지 않는 셀을 버린다(discard).

도 3에 도시된 바와 같이, 스위치 입력 제어기(XIC)(106)는 입력 패킷 프로세서 모듈(IPP)(109) 및 패킷 조정기 모듈(PH)(108) 등 두 개의 기본적인 서브 모듈을 포함한다. 입력 패킷 프로세서는 입력 비동기 셀을 내부 시스템 클럭에 동기화시킨다. 입력 패킷 프로세서의 개별 입력 블록은 입력 스테이지에서 시스템 동기화가 필요하지 않도록 자신의 입력 클럭에 동기되도록 설계되었다. 패킷 슬라이서(116)는 스위치 입력 제어기의 일부로서 또는 개별적으로 지연수단을 갖는 멀티플렉서로서 형성될 수 있다.

스위치 입력 제어기의 입력 패킷 프로세서는 셀 인에이블 신호가 있는 경우에 SOC(Start Of Cell)의 간격을 체크할 수 있다. 입력 패킷 프로세서는 FIFO로 구성되고, SOC 간격은 입력 셀을 수신하는 FIFO의 어드레스를 이용하여 체크된다. 바람직한 실시예에서는, FIFO의 어드레스는 적절한 시퀀스를 유지하기 위한 하위 어드레스 및 하위 어드레스가 자신의 값을 순환하는 각각의 시간을 카운팅하기 위한 상위 어드레스로 구성된다. 하위 어드레스는 바람직한 하나의 실시예에서 0 에서 15까지와 같은 미리 정해진 (pre-defined)값을 순환한다. 체크된 SOC의 간격이 미리 정해진 SOC의 간격보다 짧은 경우에, 입력 패킷 프로세서는 SOC 또는 셀 인에이블 신호에 에러가 있다고 판단하여 FIFO로부터 온 셀을 버린다. 예를들어, 미리 정해진 SOC 간격값이 16으로 주어진 경우에, 하위어드레스는 제2 SOC를 차기 하위 어드레스값 0에서 예상했는데, 제2 SOC값이 차기 하위 어드레스값 14에서 수신되었다면, 입력 패킷 프로세서는 SOC 또는 셀 인에이블 신호에 에러가 있다고 판단하여 FIFO로부터 온 셀을 버리고, 동시에 하위 어드레스값을 초기값으로 리셋한다. 이러한 동작에 의하여 프로토콜 위반 셀을 수용함으로써 공유메모리의 링크가 깨지는 것을 방지한다.

입력 패킷 프로세서는 FIFO의 어드레스를 사용하는 입력 SOC의 유한 간격을 알고있고, 있다고 예상되는 곳에 SOC가 없는 경우에 셀을 긴 셀(long cell)로 취급한다. 긴 셀에 대해서는 입력 패킷 프로세서는 CPU에 의해서 이미 정의된 하나의 셀 영역만을 스위치하고, 셀의 나머지를 버려 오동작을 방지한다. 예를들어, 입력 셀이 1 및 ½(1½)인 유한 간격의 SOC 간격을 갖는다면, 첫 번째의 1의 유한 간격 입력 셀은 FIFO에 저장되지만, 나머지 ½입력 셀은 FIFO에서 버려지고, 입력 패킷 프로세서는 동시에 하위 어드레스값을 초기값으로 리셋한다. 다른 실시예에 있어서, 입력 셀은 2의 유한 간격을 갖는데, 제1 SOC는 올바른 위치에 있지만 제2 SOC는 미싱(missing)된 경우에, 입력 패킷 프로세서는 제1 셀이 저장 완료된 후에 제2셀이 차기 상위 어드레스에 저장되는 방법과 동일한 방법으로 모든 셀을 저장한다. 만약, 입력되는 셀이 3개의 유한 간격을 갖는데, 제1 SOC은 올바른 위치에 갖지만 제1 및 제3 SOC는 미싱된 경우에는 제1셀 및 제3셀은 FIFO에 저장되지만, 제2 셀은버려진다.

8-바이트의 경로지정 태그 위치는 파이프라인된 스위치 구조의 탄력적인 확대 및 축소(scalability)를 제공하는 CPU에 의해서 프로그램가능하다. 만약 경로지정 태그가 모두 제로(0)인 공백 세트를 포함하고 있으면, 경로지정 태그는 무효이고, 입력 패킷 프로세서는 현재의 셀을 스위치하기 위한 포트를 특정할 수 없다. 그러한 경우에는, 입력 패킷 프로세서는 그 셀을 버리고 버려진 셀 카운터를 1만큼 증가시킨다. 입력 패킷 프로세서의 FIFO가 가득 찬 경우에, 입력 패킷 프로세서의 FIFO는 개별적인 포트에 백 압력(back pressures)을 발생시켜 셀의 추가적인 입력을 방지한다.

패킷 조정기는 그것이 공유 메모리로 이동되기 전에 워드를 일시적으로 저장하는 저장장치를 갖는다. 패킷 조정기는 선행하는 워드를 공유메모리에 출력하는 동안에, 입력 패킷 프로세서로부터 후속하는 워드를 받음으로써 백 투 백(back-to-back) 입력 기능성을 제공한다.

도 4에 도시된 바와 같이, 각각의 파이프라인된 스위치 수단(PXE)(128)의 버퍼는 스위치 입력 제어기로부터의 슬라이스된 워드를 각 워드에 대한 알려진 포트-슬라이스 식별자에 따라서 공유 메모리 위치에 저장한다. 스위치 수단은 공유 메모리로부터 워드를 판독하여, 그것들을 전송하여 출력 제어기를 스위치한다. 본 발명의 바람직한 실시예에 있어서, 버퍼는 스위치 입력 제어기로부터 슬라이스된 워드를 받아서 스위치 제어기에 의해서 만들어진 기록 인에이블(write enable)(131), MUX 포트 데이터(133), 및 기록 어드레스(135)에 따라서 공유 메모리에 저장된다.공유 메모리로부터의 판독 프로세서에 있어서는 버퍼는 스위치 제어기로부터 판독 인에이블(137), demux 포트 데이터(139) 및 판독 어드레스(141)를 이용한다.

도 5에 도시된 바와 같이, 스위치 출력 제어기(XOC)(134)는 출력셀을 출력하기 전에 워드를 일시적으로 저장하는 출력 패킷 프로세서(OPP)를 갖는다. 또한 스위치 출력 제어기는 출력포트에 연결된 외부 디바이스로부터 백 압력(back pressure)을 받으면 출력셀을 유지(hold)한다. 출력 패킷 프로세서는 공유메모리가 가득 찬(full) 경우에는 공유메모리로부터의 워드를 전송을 중지시킨다. 출력 패킷 프로세서는 또한 외부 디바이스의 시스템 클럭에 완전히 동기화된 클럭을 제공하고, 셀이 전송되면 출력 셀 카운터를 1 씩 증가시킨다.

스위치 제어기(SWCTL)는 메모리 제어기(MEMCL) 및 경로지정 제어기(ROUTCTL)를 갖는데, 그것들은 서로 매우 밀접하게 동작하여 파이프라인된 스위치 구조를 통과하는 셀의 대기행렬을 관리한다. 메모리 제어기는 출력포트 각각에 대하여 대기행렬 시작(queue start), 대기행렬 끝(queue end) 및 대기행렬 상태(queue status)를 가져 단일의 대기행렬을 형성하고, 단일포트 RAM을 사용하여 그것들 사이의 링크를 유지한다. 제2의 단일 포트 RAM은 비어있는 메모리 포인터(empty memory pointer)를 저장하기 위해서 사용된다. 새로운 대기행렬은 출력에 셀이 없는 경우에 만들어지고, 링크는 출력의 적절한 출력 시퀀스에 따라 형성되고 저장된다. 출력 셀은 대기행렬 상태를 이용하여 스케줄된다. 공유메모리로부터 출력되거나 공유메모리에 입력되는 셀의 대기행렬 지연을 감소하기 위해서, 메모리 제어기는 대기행렬이 만들어지는 즉시 워드를 스케줄하고 출력한다.

공유된 메모리가 일정한 임계값에 도달한 경우에는, 링크를 유지하지만, 입력 제어기로부터 입력 셀을 거부(reject)한다. 메모리 제어기는 공유 메모리의 가득 찬(full)/빈(empty) 상태를 입력 패킷 프로세서에 보고하고, 공유메모리가 가득 찬 상태에서는 추가적인 워드의 입력을 방지한다. 메모리 제어기는 입력 패킷 프로세서를 지원하여 백 압력(back pressure)을 각각의 입력포트에 제공한다. 멀티캐스팅을 위하여 워드를 저장한 경우에는, 입력 경로지정 태그가 링크 메모리에 저장되기 때문에 메모리 제어기는 오직 하나의 메모리 위치만을 사용할 필요가 있다.

입력제어기로부터 공유메모리로 워드의 통신을 스케줄링 하는데 있어서, 경로지정 제어기는 바람직하게는 가중된 라운드-로빈(weighted round-robin) 알고리즘을 사용한다. 특히, 경로지정 제어기는 인에이블 신호를 입력 패킷 프로세서로 보내 각각의 파이프라인된 스위치 수단에 워드를 저장한다. 멀티플렉서 및 지연수단의 결합인 패킷슬라이서에 있어서는, 경로지정 제어기는 적어도 하나의 멀티플렉서로 입력 제어신호를 보낸다. 셀을 저장하기 위한 제 2의 요청이 현재 셀을 저장하고 있는 동안에 입력 패킷 프로세서에 수신되면, 경로지정 제어기는 그 셀이 저장될 때까지 인에이블 신호를 전송하지 않도록 하여, 링크의 상실을 방지한다.

경로지정 제어기는 공유메모리로부터 출력 패킷 프로세서로 순차적으로 전송되어 저장된 워드의 순차적인 전송을 스케줄한다. 출력 셀에 있어서는, 경로지정 제어기가 대기행렬 시작 어드레스 및 대기행렬 상태 신호를 참고하여 각각의 포트에 대하여 단일의 출력 어드레스를 제공한다. 멀티캐스팅 동작을 위해서, 경로지정 제어기는 저장된 경로지정 태그를 사용하여 아이들 포트(idle port)를 검색한다.경로지정 제어기는 경로지정 태그가 실제적으로 모두 제로 비트에 도달할 때까지 멀티캐스팅 워드를 수신하는 출력포트에 관련된 각각의 비트에 대하여, 입력 경로지정 태그로부터 출력포트 비트를 계속 삭제한다. 이러한 방법으로, 각각의 멀티 캐스팅 워드는 단일 메모리로부터 전송될 수 있다. 출력 스케줄링은 단일 워드가 스위치에의 대기행렬 지연을 감소시키는 공유메모리에 저장되는 순간 시작된다.

본 발명의 바람직한 실시예에 있어서는, 입력통계기(input statistic: IST)(148)는 입력 제어기로부터 입력 정규 셀 카운트 인에이블 신호(input normal cell count enable signal) 및 입력 디스카드 셀 카운트 인에이블 신호(input discard cell count enable signal)를 함께 입력받아, 각각의 관련된 인에이블 신호가 수신되면 카운트를 증가시킨다. IST는 IST 메모리를 사용하여 정규 및 디스카드된 셀을 카운트한다. 모든 관련 카운트 값은 CPU가 카운터에 엑세스한 후에 지워진다. 출력제어기로부터 수신되는 각각의 출력 셀 카운트 인에이블 신호에 의하여, 출력통계기(output statistic: OST)(150)는 증가한다. 출력통계기는 출력셀을 카운트하기 위해서 하나의 OST 메모리를 사용한다. 카운트의 값은 CPU가 출력 셀 카운터를 엑세스한 후에 지워진다.

CPU 인터페이스(CPU-IF)는 디바이스 제어, 구성(configuration) 및 모니터링(monitoring)과의 마이크로프로세서 인터페이스를 제공한다. CPU 인터페이스는 자동 모니터링 기능을 제공한다. 인터페이스는 인터럽트 구동 또는 폴 모드(polled mode) 구성 중 하나에서 동작할 수 있다.

경로지정 태그 위치 및 셀 길이는 인터페이스를 통하여 사용자의 정의에 따라서 사전 프로그램될 수 있다. 입력 정규 셀 카운터, 디스카드 셀 카운터 및 출력 셀 카운터의 값은 선택되어 CPU로 전송된다.

앞에서 기재한 바와 같이, 본 발명에 의해서 여러 가지 장점이 성취되고 얻어질 수 있다. 실시예는 발명의 원칙을 설명하기 위해서 선택되고 기재되었고, 본 발명의 실시예는 본 발명의 원리를 가장 잘 설명하기 위하여 선택되고 기재되었고, 본 발명의 기술분야에서 통상의 지식을 가진 자가 본 발명의 기재를 이용하여 다양한 실시예 및 변형예로 응용할 수 있다.

본 발명의 범위로부터 이탈하지 않고 본 발명의 다양한 변형이 기재되었고 도시될 수 있고, 본 발명의 상세한 설명의 기재 및 도면의 도시는 본 발명이 기술범위를 한정하는 것이 아니고, 단지 설명하기 위한 기재라는 것을 이해하여야 한다.

그러므로, 본 발명의 범위는 상기에 기재한 본 발명의 예시적인 실시예에 의해서 제한되어서는 아니 되고, 본 발명의 청구범위의 기재 및 그것의 균등물에 의해서 한정되어야 한다.

본 발명은, 파이프라인된 구조를 이용하여 각각의 워드가 버퍼에 저장되는 순간 즉시 디멀티플렉서를 통하여 출력포트로 출력될 수 있으므로 데이터를 저장하기 위해서 하나의 셀 길이 기간 전부를 사용하는 종래의 공유메모리 구조에 비교하여 대기지연을 크게 감소시킬 수 있는 파이프라인된 스위치 구성 디바이스를 제공한다.

Claims

복수의 입력포트와 적어도 하나의 출력포트 사이에서 복수의 슬라이스된 워드가 전달되는 파이프라인된 스위치 구성 디바이스에 있어서:

적어도 하나의 입력포트로부터 상기 슬라이스된 워드를 순차적으로 수신하기 위한 멀티플렉서, 상기 슬라이스된 워드를 저장하기 위한 버퍼, 적어도 하나의 출력포트에 상기 슬라이스된 워드를 전송하기 위한 디멀티플렉서를 갖는 상기 슬라이스된 워드가 임시적으로 저장되는 복수의 메모리 유닛과;

상기 슬라이스된 워드를 수신하는 상기 메모리유닛을 선택하고, 상기 메모리 유닛이 상기 슬라이스된 워드를 전송하는 적어도 하나의 상기 출력포트를 선택하는 스위치 제어기를 포함하는

파이프라인된 스위치 구성 디바이스.
청구항 제1항에 있어서,

상기 입력포트 각각에서 복수의 고정장 셀부터의 상기 슬라이스된 워드를 순차적으로 슬라이스하기 위한 패킷 슬라이서를 추가적으로 포함하는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제2항에 있어서,

상기 패킷 슬라이서는 상기 멀티플렉서 및 지연수단을 포함하는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제3항에 있어서,

상기 스위치 제어기는 입력제어신호를 적어도 하나의 멀티플렉서로 보내는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제1항에 있어서,

상기 복수개의 메모리 유닛 버퍼는 슬라이스된 공유메모리로 구성되는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제1항에 있어서,

상기 스위치 제어기는 출력제어신호를 적어도 하나의 상기 디멀티플렉서로 보내는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제1항에 있어서,

상기 복수의 메모리 유닛은 하나의 클럭 사이클 동안에 상기 슬라이스된 워드를 저장하는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제1항에 있어서,

상기 복수의 메모리 유닛은 하나의 클럭 사이클 동안에 상기 슬라이스된 워드를 전송하는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
고정장 셀을 전달하는 복수의 입력포트와 적어도 하나의 출력포트를 갖는 파이프라인된 스위치 구성 디바이스에 있어서:

상기 입력포트 중 하나와 통신하여 입력포트로부터 상기 고정장 셀을 수신하기 위한 패킷 조정기를 갖는 복수의 스위치 입력제어기;

상기 입력제어기와 통신하여 고정장 셀을 수신하고 상기 고정장 셀을 복수의 워드 -여기서, 각각의 워드에는 포트-슬라이스 식별자가 할당됨- 로 슬라이싱하는 복수의 패킷 슬라이서;

상기 패킷 슬라이스와 통신하여 상기 워드를 수신하기 위한 복수의 파이프라인된 스위치 수단 －여기서, 상기 각각의 스위치 수단은 알려진 포트-슬라이스 식별자를 갖는 상기 워드를 순차적으로 저장하기 위한 슬라이스된 공유메모리로 형성된 버퍼를 가짐;

상기 스위치수단과 통신하는 복수의 스위치 출력 제어기 －여기서, 각각의 스위치 출력제어기는 워드의 알려진 포트-슬라이스 식별자에 따라서 워드를 순차적으로 수신하고, 상기 워드를 출력 셀로 병합하여 상기 출력셀을 상기 출력포트 중 적어도 하나로 전송하는 출력 패킷 프로세서를 가짐; 및

포트-슬라이스 식별자를 상기 워드에 할당하고, 상기 입력제어기와 상기 스위치수단 사이에 전송되는 워드의 입력시퀀스를 스케줄링 하여 워드가 상기 알려진 포트-슬라이스 식별자를 갖고 저장되도록 하고, 상기 알려진 포트-슬라이스 식별자에 따라서 상기 스위치수단과 상기 출력제어기 사이에 전송되는 워드의 출력시퀀스를 스케줄링 하는 경로지정 제어기를 포함하는

파이프라인된 스위치 구성 디바이스.
청구항 제9항에 있어서,

상기 패킷 슬라이스는 적어도 하나의 멀티플렉서 및 지연수단을 포함하는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제10항에 있어서,

상기 경로지정 제어기는 입력제어신호를 적어도 하나의 멀티플렉서로 보내는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제9항에 있어서,

상기 고정장 셀은 상기 스위치 구성 구조로 프로그램될 수 있는 선택 가능한 고정장을 갖는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제12항에 있어서,

상기 스위치 입력 제어기는 FIFO 저장수단을 포함하는 셀 길이 체크를 갖는 입력 패킷 프로세서를 추가로 포함하여, 동일한 포트에 계속적으로 입력되는 워드에 대하여 제1워드는 파이프라인된 스위치 수단에 전송되고 제2워드는 FIFO 저장수단에 저장되는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제9항에 있어서,

각각의 고정장 셀로 슬라이스되는 워드의 수는 파이프라인된 스위치 수단의 수와 동일하거나 더 적은 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제9항에 있어서,

상기 복수의 파이프라인된 스위치 수단은 하나의 클럭 사이클 동안에 상기 슬라이스된 워드를 저장하는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
청구항 제9항에 있어서,

상기 복수의 파이프라인된 스위치 수단은 하나의 클럭 사이클 동안에 상기 슬라이스된 워드를 전송하는 것을 특징으로 하는 파이프라인된 스위치 구성 디바이스.
복수의 입력포트와 적어도 하나의 출력포트 사이에 복수의 메모리유닛을 갖는 슬라이스된 공유메모리를 통하여 고정장 셀을 스위칭하는 방법에 있어서:

상기 입력포트 각각으로부터 상기 고정장 셀을 순차적으로 수신하는 단계;

상기 고정장 셀을 정렬된 복수의 워드로 슬라이스하는 단계;

상기 데이터패킷이 수신되는 입력포트 및 워드의 슬라이싱 순서에 따라서 워드의 입력시퀀스를 스케줄링 하여 각각의 워드에 포트-슬라이스 식별자를 할당하는 단계;

상기 스케줄된 입력 시퀀스에 따라서 상기 워드를 상기 메모리유닛에 순차적으로 전송하고, 알려진 포트-슬라이스 식별자를 갖는 워드를 상기 슬라이스된메모리에 저장하는 단계;

상기 워드에 대한 출력 시퀀스를 워드의 포트-슬라이스 식별자 및 가변 스위칭로직에따라서 스케줄링 하여 상기 출력 시퀀스가 적어도 하나의 상기 출력포트 및 병합순서를 갖도록 하는 단계; 및

상기 스케줄된 출력 시퀀스에 따라서 상기 각각의 메모리 유닛으로부터 적어도 하나의 상기 출력포트로 워드를 순차적으로 출력하여 출력셀을 형성하는 단계를 포함하는

슬라이스된 공유메모리를 통하여 고정장 셀을 스위칭하는 방법.
청구항 제17항에 있어서,

다중 출력포트로 출력워드를 멀티캐스팅하여 복수의 동일한 출력셀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 슬라이스된 공유메모리를 통하여 고정장 셀을 스위칭하는 방법.
청구항 제17항에 있어서,

상기 고정장 셀에 대한 길이를 미리 프로그래밍하는 단계를 추가로 포함하는 것을 특징으로 하는 슬라이스된 공유메모리를 통하여 고정장 셀을 스위칭하는 방법.
청구항 제19항에 있어서,

상기 미리 프로그래밍된 길이에 따라서 고정장 셀의 길이를 체킹하는 단계를 추가로 포함하는 것을 특징으로 하는 슬라이스된 공유메모리를 통하여 고정장 셀을 스위칭하는 방법.