JP3353930B2 - イーサネットパケットの受取りまたは拒否を決定するための方法およびイーサネットメディアアクセスコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は一般的にイーサネットパケッ
ト中のアドレスおよびプロトコル情報の検出に関し、よ
り特定的にはイーサネットメディアアクセスコントロー
ラ（ＭＡＣ）による検出に関する。

【０００２】

【関連技術の説明】イーサネットは多重ステーションが
１つの共有直列データ経路に接続される、一般的に使用
されるローカルエリアネットワークスキームである。典
型的には、一度に１つのステーションのみが経路上にデ
ータを送信できる。経路に接続されたステーションは行
き先アドレスを含むパケットの形でデータを送信する。
パケットはネットワーク媒体全体を通じて伝播し、かつ
他のすべてのステーションによって受信される。アドレ
ス指定されたステーションはパケットが通過するときに
パケットの全体をコピーし、その他のものはそれが他の
ステーションにアドレス指定されていると決定するとそ
のパケットを拒否する。

【０００３】図１の図は代表的なイーサネットパケット
を示す。各パケットは一連の８ビットバイトのデジタル
情報を含む。各パケットには交互の１および０で構成さ
れる７バイトのプリアンブルが先行する。プリアンブル
には１バイト長のスタートフレーム区切記号（ＳＦＤ）
が続き、それは次の８ビットシーケンス：１０１０１０
１１を示す。ＳＦＤの後には６４バイトから１５１８バ
イトまで長さが異なるパケットが続く。特に、行き先ア
ドレスの６バイト（４８ビット）はプリアンブルのすぐ
後に続く。行き先アドレスはパケットの意図された行き
先を示す。行き先アドレスの後にはパケットのソースを
示す６バイトのソースアドレスが続く。その後にはパケ
ットの長さを示す２バイトが存在する。それから４６バ
イトと１５００バイトとの間のデータが続く。最後に、
エラーをチェックするためにフレームチェックシーケン
ス（ＦＣＳ）を構成する４バイトが存在する。

【０００４】メディアアクセスコントローラ（ＭＡＣ）
は共有データ経路とその経路に接続されたステーション
との間でインターフェースとして機能する。ネットワー
クに接続された各ノードは、データパケットの送信およ
び受信に含まれる多数の機能を実行するＭＡＣを含む。
たとえば、データの送信の間、ＭＡＣは送信されるべき
データをアドレスおよびエラー検出フィールドを有する
パケットへアセンブルする。逆にパケットの受信の間、
ＭＡＣはパケットを逆アセンブルし、かつアドレスチェ
ックおよびエラー検出を行なう。加えて、ＭＡＣは典型
的には共有された経路をわたって送信されたデジタル信
号のエンコーディング／デコーディングを行ない、かつ
プリアンブルの発生／除去およびビットの送信／受信を
行なう。

【０００５】共有された直列データ経路上のパケットト
ラフィックは多量でありパケット間にほとんど時間がな
いので、各ＭＡＣは受信されたパケットがそのステーシ
ョンにアドレス指定されておりコピーされるべきである
かまたは他のステーションにアドレス指定されており無
視されるべきかを迅速に評価できなければならない。各
ＭＡＣはそれに割当てられた少なくとも１つの物理的ア
ドレスを有する。

【０００６】典型的には、ＭＡＣは、共有経路からとら
えられたデータを一時的にストアするために用いられる
受信ＦＩＦＯ（先入れ先出し）メモリを含む。以前のＭ
ＡＣにおいては、パケットが共有経路上を通過するとき
に、ＭＡＣは連続した情報をとりそれを８ビットフレー
ムにアセンブルし、それらはフレームごとに受信ＦＩＦ
Ｏにロードされる。フレームがロードされかつパケット
が共有経路上で通過を継続するときに、ＭＡＣはパケッ
ト中の行き先アドレスがＭＡＣの物理的アドレスに対応
するかどうかを決定する。もし一致すれば、ＭＡＣはパ
ケット全体をとらえる。もし一致がなければ、パケット
は拒否され、かつＦＩＦＯにストアされたセグメントは
流される。

【０００７】しかしながら、いくつかの事例においてＭ
ＡＣは１つ以上のステーションのためにパケットを受信
することが必要とされる。たとえば、図２の例証的図面
を参照して、３つの個々のローカルエリアネットワーク
を含むネットワークが示される。第１のローカルエリア
ネットワーク２０および第２のローカルエリアネットワ
ーク２２はイーサネットネットワークである。第３のロ
ーカルエリアネットワーク２４はＦＤＤＩ（ファイバー
分配データインターフェース）ループである。２つのイ
ーサネットネットワーク２０および２２はもちろんイー
サネットデータ経路２６および２８上でそれぞれイーサ
ネットプロトコルを利用する。ＦＤＤＩループはデータ
経路３０上でＦＤＤＩプロトコルを使用する。第１のイ
ーサネットネットワークは複数個のワークステーション
２０−１、２０−２ないし２０−Ｎを含む。同様に、第
２のイーサネットネットワークもまた複数個のワークス
テーションノード２２−１、２２−２ないし２２−Ｍを
含む。同様に、ＦＤＤＩループ２４はブリッジＡとラベ
ルを付けられたステーションおよびブリッジＢとラベル
を付けられたステーションを含む複数個のステーション
を含む。

【０００８】第１のイーサネットネットワーク２０およ
び第２のイーサネットネットワーク２２上の各ワークス
テーションノードは、共有データ経路２６、２８のそれ
ぞれと個々のノードとの間でインターフェースとして機
能するＭＡＣを含む。ブリッジＡおよびブリッジＢは第
１のイーサネットネットワーク２０上のそれぞれのワー
クステーションと第２のイーサネットネットワーク２２
上のワークステーションとの間で情報を転送するために
機能する。たとえば第１および第２のイーサネットネッ
トワークのそれぞれは多数の、おそらく何千ものワーク
ステーションをそれらに接続させることが可能である。

【０００９】ブリッジＡおよびブリッジＢでのＭＡＣは
受信されたパケットの各々の行き先アドレスを非常に多
数のステーションアドレスと比較して、そのパケットが
受信されるべきかどうかを決定できなければならない。
たとえば、ブリッジＡでのＭＡＣは第２のイーサネット
ネットワーク２２の一部であり、データ経路２８上に与
えられたパケットが第１のイーサネットネットワーク２
０上のワークステーションへ向かうかどうかを決定でき
なければならない。それはワークステーション２０−
１、２０−２および２０−Ｎの物理的アドレスである行
き先アドレス１５７Ｅ、２３１Ａおよび３４Ｅ５へアド
レス指定されたパケットをとらえなければならない。反
対に、第１のイーサネットネットワークの一部であるブ
リッジＢでのＭＡＣは、第２のイーサネットネットワー
ク２２上のワークステーション２２−１、２２−２およ
び２２−Ｍの物理的アドレスである５６２Ｃ、４４Ｄ５
および１３ＥＢへアドレス指定されたデータ経路２６上
のパケットをとらえなければならない。

【００１０】各ＭＡＣはそれが実現できる限られた数の
物理的アドレスを有する。その結果、特定のイーサネッ
トパケットが受取られるべきかまたは拒否されるべきか
を決定するためにソフトウェアハッシュ技術が大抵使用
される。あいにくかかるハッシュ技術は不正確である可
能性があり、かつ拒否されるべきであったパケットを受
取ることにつながり得る。さらに、かかるハッシュ技術
は相対的に時間がかかりかつシステムの供給源に負担を
かける。たとえばＦＤＤＩループ中のデータ速度はイー
サネットネットワークの１０倍のオーダであるので、パ
ケットの受取り／拒否の速度が必須である。残念なこと
にソフトウェアハッシュ技術はパケット処理の速度を遅
くする傾向がある。

【００１１】したがって、ＭＡＣによって受信されるイ
ーサネットパケットを受取るかまたは拒否するかどうか
を決定するための改良された機構に対する必要が存在し
てきた。この発明はこの必要性に合致する。

【００１２】

【発明の概要】この発明は、受信されたパケット中で行
き先アドレスをより正確にかつ迅速に分解するために使
用されることが可能な拡張されたアドレス検出インター
フェースを有するイーサネットメディアアクセスコント
ローラ（ＭＡＣ）を提供する。マンチェスタエンコーダ
／デコーダによって受信された、イーサネットパケット
から発生したデコードされた直列データおよびデコード
された直列データクロックは、直列データストリーム内
でパケットのスタートを区分しかつパケットバイト境界
を区分する信号ストリームとともに外的に与えられる。
この情報はパケットからの直列データが外部のルックア
ップメモリにストアされるデータと一致するかどうかを
決定するために、外部のルックアップメモリによって使
用されることができる。その決定はパケットを受取るか
または拒否するかどうかを決定するために用いることが
できる。

【００１３】したがってデコードされかつ直列化された
パケットデータがバイト境界情報とともにＭＡＣに外的
に与えられ、それは外的にストアされたデジタル情報と
比較するためにパケットの規定されたフィールドをフレ
ームするために用いられることができる。この情報はア
ドレス一致を検出し、かつパケットの受取り／拒否決定
のための基礎を形成することができる。したがって本質
的には、ＭＡＣの物理的アドレス範囲は外部へ拡張され
ることが可能である。

【００１４】この発明のこれらのかつ他の特徴および利
点は添付の図面に示されるように例証的実施例の以下の
詳細な説明からより明らかになるであろう。

【００１５】当業者にとってはこの発明の目的および利
点は添付の図面とともに以下の詳細な説明から明らかと
なるであろう。

【００１６】

【好ましい実施例の詳細な説明】この発明は拡張された
アドレス検出インターフェース装置を有するイーサネッ
トメディアアクセスコントローラ（ＭＡＣ）および関連
の方法を提供する。以下の説明はいかなる当業者もこの
発明を利用できるように提供され、かつ具体例およびそ
の要求に沿って与えられる。当業者にとっては様々な修
正が好ましい実施例において容易に明らかとなり、かつ
ここに規定される一般的原則はこの発明の精神および範
囲を逸脱することなく他の実施例および応用に用いられ
てもよい。したがって、この発明は示される実施例に限
定されるとは意図されず、ここに開示される原則および
特徴に従う最も広い範囲に従うべきである。

【００１７】図３の例証的図面を参照して、この発明に
従うＭＡＣのブロック図が示される。ＭＡＣは共有され
たイーサネット直列データ経路３２とシステムバス３４
との間の情報の通過を制御する。ＭＡＣ３０はマンチェ
スタエンコーダ／デコーダ３６およびＭＡＣコア３８を
含み、それは好ましい実施例においてＩＥＥＥ 802.3基
準に従って実現される。ＭＡＣ３０はまた受信ＦＩＦＯ
４０、送信ＦＩＦＯ４２およびＦＩＦＯ制御論理４４
と、コマンドおよび制御レジスタ４６とを含む。システ
ムバスインターフェース装置４８は受信ＦＩＦＯ４０お
よび送信ＦＩＦＯ４２とシステムバス３４との間に論理
的に配置される。ＭＡＣコア３８はステーションアドレ
ス検出（ＳＡＤ）装置５０を含み、それはＭＡＣ３０に
よって受信されたパケットが実際にそれにアドレス指定
されておりその全体をとらえられるべきであるかまたは
異なるＭＡＣステーション（図示せず）にアドレス指定
されており拒否されるべきであるかどうかを決定する。

【００１８】ＭＡＣ３０はまたは拡張アドレス検出イン
ターフェース（ＥＡＤＩ）制御装置５２を含む。ＥＡＤ
Ｉ５２は、ＭＡＣ３０がそれによって受信されたパケッ
トの全体をとらえるべきかどうかを決定することを援助
するために、下に議論されるような外部回路を許容する
外的にアクセス可能なインターフェースを有利に提供す
る。ＥＡＤＩ５２はＭＡＣ３０に割当てられることが可
能な物理的アドレスの数を拡張するために使用されるこ
とができ、かつそれはソフトウェアハッシュ技術に訴え
ずにパケット中の行き先アドレスに一致できる。ＥＡＤ
Ｉはまた他の態様では不必要に受取られていたパケット
を拒否するための基礎を提供することが可能である。

【００１９】マンチェスタエンコーダ／デコーダ３６は
周知の装置であるので詳細に説明する必要はない。これ
はデータ経路３２上のマンチェスタ（または差動マンチ
ェスタ）符号化された直列データを、ライン５４上でノ
ンリターン・ツー・ゼロ・レベル（ＮＲＺ−Ｌ）または
１についてのノンリターン・ツー・ゼロ・インバート符
号化された直列データ（ＳＲＤ）およびライン５６上で
直列データクロック（ＳＲＤＣＬＫ）に反転する。

【００２０】図４ａおよび図４ｃの例証的図面を参照し
て、ＮＲＺ−Ｌおよびマンチェスタコード化の例が示さ
れる。ＮＲＺ−Ｌコード化において、一方の二進値を表
わすために負の電圧が使用され、かつ他方を表わすため
に正の電圧が使用される。この変形はＮＲＺＩでありこ
れは図４ｂに示される。ＮＲＺＩはビットタイムの継続
期間の間、一定の電圧パルスを維持する。データ自身は
ビットタイムの始まりで信号の遷移の有無としてコード
化される。ビットタイムの始めでの遷移（ローからハイ
またはハイからロー）はビットタイムについて二進１を
示し、遷移がない場合は二進０を示す。ＮＲＺＩは差動
コード化の例である。差動コード化においては、信号エ
レメントの絶対値よりも複数個の隣接する信号エレメン
トを比較することによって信号がデコードされる。マン
チェスタおよび差動マンチェスタコード化はイーサネッ
トデータ経路上で使用されるコード化の形である二相コ
ード化の例である。二相スキームは典型的にはビットタ
イム当り少なくとも１つの遷移を必要とする。マンチェ
スタコードにおいて、各ビット期間の中間で遷移が存在
する。中間ビット遷移はクロックとしてかつまたデータ
として機能する、つまりハイ−ロー遷移は０を表わしか
つロー−ハイ遷移は１を表わす。図４ｄに示される差動
マンチェスタにおいて、中間ビット遷移はクロック動作
を与えるためにのみ使用される。０（１）のコード化は
ビット期間の始まりでの遷移の有（無）によって表わさ
れる。差動マンチェスタは上に挙げられたものに加えて
差動コード化の他の利点を示す。

【００２１】マンチェスタのコード化されたビットスト
リームがエンコーダ／デコーダ３６の入力へ到着する
と、それはライン５４上で直列データ（ＳＲＤ）信号ス
トリームとライン５４上で直列データクロック（ＳＲＤ
ＣＬＫ）とに変換される。ライン５４および５６上の直
列信号はＭＡＣコア３８とＥＡＤＩ装置５２とに同時に
与えられる。

【００２２】ＭＡＣコア３８はＳＲＤ信号ストリームを
８ビットフレームにアセンブリし、それらは受信ＦＩＦ
Ｏ４０にロードされる。ＳＲＤ信号ストリームが受信さ
れ、フレームされかつロードされるとき、ＭＡＣコア３
８のステーションアドレス検出（ＳＡＤ）装置５０は受
信されたパケットがこのＭＡＣ３０にアドレス指定され
ているかどうかを評価する。これはパケット中の行き先
アドレスをステーションアドレスレジスタ（図示せず）
にストアされた物理的アドレスと比較することにより行
なわれる。さらに、ＳＡＤ装置５０はパケットがパケッ
ト行き先アドレスとの論理的アドレス一致に基づいて受
取られるべきかどうか決定するために、ハッシュ機能を
行なってもよい。

【００２３】同時に、ＥＡＤＩ装置５２はＳＲＤストリ
ームおよびＳＲＤＣＬＫ信号を外的に与え、その結果パ
ケットのさらなる評価が外部の回路によって行なわれ
る。下により詳しく説明されるように、ＥＡＤＩ装置５
２はスタートフレーム境界区切符号（ＳＦ／ＢＤ）をか
かる外部回路に与え、その結果それらは行き先アドレス
フィールドまたは他の情報フィールドを直列にされたパ
ケット中に位置決めできる。ＥＡＤＩ装置５２はまた入
力端子を含み、これは回路によるパケットの評価の結果
を示す拡張されたアドレス一致／拒否（／（ＥＡＭ／
Ｒ）（注：この明細書においてＥＡＭ／Ｒの上に否定の
意味を表わすバー記号を記す代わりにＥＡＭ／Ｒの前に
／記号を記すことにする））信号を外部回路から受信す
る。

【００２４】もしパケット全体がとらえられるべきであ
るという決定がなされれば、そのとき受信ＦＩＦＯ４０
はパケットをシステムバスインターフェース４８へ与え
る。システムバスインターフェース４８はシステムバス
３４と通信するためにタイミングおよび制御を与える。
反対にもしパケットはＭＡＣ３０にアドレス指定されて
いない、またはそうでなければ拒否されるべきであると
いう決定がなされれば、受信ＦＩＦＯは流されかつエン
コーダ／デコーダ３６はパケットデータをとらえること
をやめる。

【００２５】この実施例において、受信ＦＩＦＯは少な
くとも６４バイトのデータを保持可能である。さらに、
バイト当り約８００ｎｓの速度でイーサネットデータ経
路上でバイトが与えられる。行き先アドレスはＳＦＤに
続く最初の６バイト中にあるので、受信ＦＩＦＯ４０は
パケット全体をとらえるべきかどうかの決定のための十
分な時間を与え、それは１５１８バイト長までの長さで
あり得る。

【００２６】反対に、システムバス３４から共有直列デ
ータ経路３２への情報の転送の間、バスインターフェー
ス装置４８はシステムバス３４からの情報を受信し、か
つかかる情報を送信ＦＩＦＯ４２へ与えるためにタイミ
ングおよび制御を与える。データ経路３２へ送信される
べき情報は８ビットバイトフレームの倍数で送信ＦＩＦ
Ｏ４２によってＭＡＣコア３８へ与えられる。ＭＡＣコ
ア３８はその情報をたとえばアドレスおよびエラー検出
フィールドを有するパケットにアセンブルする。エンコ
ーダ／デコーダ３６はＳＲＤ信号ストリームおよびＳＲ
ＤＣＬＫをマンチェスタコード化された信号に変換しか
つそれをイーサネットバス上に与える。

【００２７】ＦＩＦＯ制御５２は、ＦＩＦＯ４０および
５２がバスインターフェース装置４８とＭＡＣコア３８
との間で適切にインターフェースされるようにそれらを
制御する。コマンドおよびステータスレジスタ５４はＭ
ＡＣコアを構成しかつパケット送信／受信のステータス
を報告するために使用される。

【００２８】ここでＥＡＤＩ装置５２の動作が図５のブ
ロック図を参照して詳細に説明される。ＥＡＤＩ５２の
部分はＭＡＣコア３８内に含まれることが理解されるで
あろう。ＥＡＤＩ装置５２はＭＡＣ３０の外部端子に一
連の信号を与え、それらは特定のパケットが受取られる
かまたは拒否されるべきかどうかを決定するために使用
できる。特にＳＲＤ信号ストリーム、ＳＲＤＣＬＫおよ
びＳＦ／ＢＤ信号ストリームとして指定された信号スト
リームは外的に与えられる。さらにＥＡＤＩ装置５２は
外部回路から／（ＥＡＭ／Ｒ）として指定された信号を
受信し、それはパケットの規定されたフィールドと外部
のルックアップメモリにストアされた情報との間に一致
があるかどうかを示す。

【００２９】より特定的には、図５において３８′とラ
ベルを付けられた破線内に示される構成要素はＭＡＣコ
ア３８内に配置される。これらの構成要素はＭＡＣコア
とＥＡＤＩ装置とによって共有される。ＥＡＤＩ装置は
直列−並列デコーダおよび同期検出器５８と、フレーム
カウンタ６０と、ＳＦ／ＢＤ発生器６２と、一致論理６
４と、受信フレーム制御レジスタ（ＲＣＦＣＲ）６６と
を含む。

【００３０】動作においては、ＳＲＤ信号ストリームお
よびＳＲＤＣＬＫはイーサネットパケットの受信に応答
してエンコーダ／デコーダ３６によって発生し、かつラ
イン５４および５６を介して直列−並列デコーダおよび
同期検出器５８へ与えられる。同期検出器は受信された
ビットストリームをＳＦＤパターンと比較する比較回路
を含む。同期検出器５８はイーサネットパケットに先行
するＳＦＤの通過を検出し、かつイーサネットパケット
の行き先アドレスフィールドのスタートを示す信号をラ
イン６８を介してフレームカウンタ６０およびＳＦ／Ｂ
Ｄ発生器６２へ与える。それに応答してフレームカウン
タ６０はライン５６を介して与えられたＳＲＤＣＬＫ信
号をカウントし、かつ各８クロックカウントの後にフレ
ームカウンタ６０はライン７０上でフレーム信号を与え
る。フレーム信号は受信ＦＩＦＯ４０と、それに応答し
て８ビットバイトのパケットデータをロードするＦＩＦ
Ｏ制御４４とに与えられる。受信ＦＩＦＯ４０によって
ロードされた８ビットの各々は、ライン５４上でＳＲＤ
信号ストリームをかつライン５６上でＳＲＤＣＬＫ信号
を受信する直列−並列デコーダ５８によってフレームさ
れる。フレームされたバイトはデコーダ５８によって８
ビットライン７２を介して受信ＦＩＦＯ４０に与えられ
る。

【００３１】受信ＦＩＦＯ４４が一度に８つの並行ビッ
トをロードされている間、ＳＦ／ＢＤ発生器６２はＳＦ
／ＢＤ信号ストリームを発生する。特に、同期検出器５
８によってライン６８上で与えられたスタートフレーム
信号に応答して、ＳＦ／ＢＤ発生器６２はスタートフレ
ーム（ＳＦ）信号を発生する。その後ＳＦ／ＢＤ発生器
は、受信された直列パケット中のバイト間の境界を区分
する境界区切り記号（ＢＤ）信号ストリームを発生す
る。より特定的には、ＢＤ信号は各８ビットバイトの始
まりで立上がり、かつ各８ビットバイトのビット３とビ
ット４との間で立下がる。

【００３２】ＳＦ／ＢＤ発生器６２は本質的には、フレ
ームカウンタ６０によってライン７０上で内的に与えら
れるものと同じＢＤ情報を外部へ与える。つまり、ＳＦ
／ＢＤ発生器はパケットバイトの境界を区分し、それは
下に説明されるように外部回路が受信された直列化され
たパケット内に規定されたフィールドを位置決めするこ
とを許容するＳＲＤストリームへのインデックスとして
機能する。

【００３３】ＢＤ信号ストリームは、各４クロックが動
いた後（ＳＦＤ区切記号の受信の後）、ライン６８上で
半バイトまたは「ニブル」指示信号を発生するフレーム
カウンタ６０に応答して発生する。したがって、フレー
ムカウンタ６０はバイト当り２つのカウント信号を与え
る。これらの２つのカウント信号は一連のパルスを含む
ＳＦ／ＢＤストリームを発生するためにＳＦ／ＢＤ発生
器によって使用され、それらのパルスは、パケットバイ
トの始まりで立上がり端縁を有しかつバイトの終端前に
特にビット３とビット４との間で立下がり端縁を有す
る。好ましい実施例において、パケットバイトの始まり
はいつもＳＦ／ＢＤ信号の立上がり端縁によって区分さ
れる。

【００３４】図６および図７の例証的図面を参照して、
ＥＡＤＩ装置５２を介して通信可能な代表的な信号を示
すタイミング図が示される。この装置はエンコーダ／デ
コーダ３６によって発生したＳＲＤ信号ストリームおよ
びＳＲＤＣＬＫ信号を、外部回路によってアクセス可能
な外部端子へ単純に通過させる。図６および図７におい
て、ＳＲＤＣＬＫ信号はクロックパルスストリームによ
って表わされ、かつＳＲＤ信号ストリームは受信された
パケットのビットの二進値を表わす一連の二進信号によ
って表わされる。ＳＦ／ＢＤ信号はＳＲＤ信号を与えて
いる間周期的に反復する一連のパルスによって表わされ
る。

【００３５】特にＳＦ／ＢＤ信号は２つの部分からな
る。第１の部分はイーサネットパケットを表わすＳＲＤ
信号ストリームのスタートを区分するスタートフレーム
（ＳＦ）信号である。ＳＦ信号はＳＦ／ＢＤ信号ストリ
ームの第１のパルスである。図６に示されるように、Ｓ
Ｆ信号は最初の行き先アドレスバイトの始まりで立上が
り、かつ最初の行き先アドレスバイトのビット３とビッ
ト４との間で立下がる。行き先アドレスはイーサネット
パケットの第１のフィールド中にある。その後ＢＤ信号
はそれに続く各バイトの第１のビットの間に立上がりか
つそれに続く各バイトのビット３とビット４との間で立
下がる。／（ＥＡＭ／Ｒ）信号は下に説明されるように
ＥＡＤＩ装置５２へ与えられる。

【００３６】図８の例証的図面をここで参照して、この
発明のＭＡＣ３０とともに使用可能な代表的外部ルック
アップ回路７６が示される。図８の外部ルックアップ回
路は使用可能な多数の異なる回路の代表にすぎない。回
路７６は第１の直列−並列コンバータ７８と第２の直列
−並列コンバータ８０とを含む。これらの直列−並列コ
ンバータ７８および８０は直列ビットを受信しかつ８ビ
ットライン８２および８４のそれぞれ上でそれらを８ビ
ット並列信号に変換する。回路７６はまた第１の入力バ
ッファ８６および第２の入力バッファ８８を含む。最後
に、回路７６はルックアップメモリ９０を含む。

【００３７】たとえばこの実施例において、ルックアッ
プメモリは連想記憶装置（ＣＡＭ）である。外部回路７
０での使用に適した代表的な連想記憶装置はカリフォル
ニア（California）州サニィベイル（Sunnyvale ）のア
ドバンスト・マイクロ・ディバイシズ・インコーポレー
テッド（Advanced Micro Devices, Inc.）によって製造
されるＡｍ９９Ｃ１０Ａ２５６ Ｘ ４８連想記憶装置
である。第１のコンバータ７８はＳＲＤＣＬＫおよびＳ
Ｆ／ＢＤ信号と同時にＳＲＤ信号ストリームを受信す
る。第２のコンバータ８０はＳＲＤＣＬＫ信号とＳＦ／
ＢＤ信号とを受信する。第１のコンバータ７８のオーバ
ーフローＣ_H´は第２のコンバータ８０の直列データ入
力に接続される。２つのコンバータはともに、１６ビッ
トライン９２を介してメモリ９０に与えられる１６ビッ
トの並列ワードにＳＲＤビットを変換する。ルックアッ
プメモリ９０は、行き先アドレスを表わす特に３つの１
６ビットワードである４８ビットをアキュムレートし、
かつ４８ビットアドレスを内部でストアされた４８ビッ
トアドレスと比較する。一致が発生すると、一致指示信
号がライン９４で与えられる。論理ブロック８４はルッ
クアップメモリ９０によって発生した一致信号に基づい
て／（ＥＡＭ／Ｒ）信号を発生する。実践では、／（Ｅ
ＡＭ／Ｒ）信号の発生に貢献するいくつかのメモリ装置
が存在し得ることが理解されるであろう。たとえば、一
度に４８ビットを比較する１つのＣＡＭの代わりに、各
々が１６ビットの行き先アドレスフィールドを先にスト
アされたビットと別個に比較する３つの回路が存在して
もよい。入力バッファ８６および８８がデジタル情報を
ルックアップメモリ９０にロードするために使用され
る。そのストアされた情報は下に説明されるように、一
致があるかどうかを決定するためにフレームされたＳＲ
Ｄ情報に対して比較するために後に使用されることが可
能である。

【００３８】外部回路７６の動作は次のように説明され
る。ＳＲＤストリームのビットは第１のコンバータ７８
および第２のコンバータ８０によって１６ビットワード
にフレームされる。ＳＲＤＣＬＫおよびＳＦ／ＢＤ信号
ストリームはそれぞれ個々のビットおよびバイト境界を
クロック動作する。図６に示されるＳＦ信号は受信され
たパケットの行き先フィールドからＳＲＤ情報のスター
トを区分する。メモリ９０は行き先アドレスを一度に１
６ビットで４８ビットでロードし、それから受信された
行き先アドレスをメモリ９０に既にストアされているア
ドレスと比較する。もし一致があれば、ライン９４上で
一致表示信号が与えられる。

【００３９】多数の行き先アドレスがメモリ９０にスト
アされることが可能である。パケット中の行き先アドレ
スはストアされたアドレスと迅速に比較される。したが
って外部回路７６は本質的に、ＭＡＣ３０のためにスト
ア可能であり、かつハッシュ技術に訴えずに一致可能で
ある物理的アドレスの範囲を拡張する。このことはパケ
ットの受取り／拒否決定の速度を速めかつそれをより正
確にする。

【００４０】下に説明されるように、ライン９４上の一
致信号の提供はパケットを受取るかまたは拒否するかど
うかの基礎として使用されることができる。図５を参照
して、一致論理６４はＲＣＶＦＣレジスタ６６から一致
／拒否（Ｍ／（／Ｒ））（注：この明細書においてＭ／
ＲのＲの上に否定の意味を表わすバー記号を記す代わり
にＲの前に／記号を／（Ｒ）として記すことにする）ビ
ットを入力として、ＭＡＣコア３８のＭＡＣ構成制御レ
ジスタ（図示せず）からＰＲＯＭ入力を、かつ／（ＥＡ
Ｍ／Ｒ）信号を受信する。ＭＡＣ３０の／（ＥＡＭ／
Ｒ）信号への応答は次の表を参照して説明される一致論
理によって決定される：

【００４１】

【表１】

【００４２】ＭＡＣ３０はそれによって受信されたすべ
てのパケットをとらえるモードにプログラムされること
が可能である。これは無差別モードと呼ばれＰＲＯＭビ
ット信号がセットされるときに呼出される。ＰＲＯＭ信
号がセットされない場合は、ＭＡＣ３０は通常は、内部
ＳＡＤ装置５０によって決定される内部の物理的または
論理的行き先アドレスの一致が存在するすべてのパケッ
トをとらえる。ＥＡＤＩ装置５２は、外的にストアされ
た拡張された物理的アドレスの表へインターフェースす
る能力を与えることにより、このアドレス検出プロセス
を向上させる。

【００４３】Ｍ／（／Ｒ）ビットがセットされる場合、
／（ＥＡＭ／Ｒ）入力は／ＥＡＭ（注：この明細書にお
いてＥＡＭの上に否定の意味を表わすバー記号を記す代
わりにＥＡＭの前に／記号を記すことにする）として構
成される。Ｍ／（／Ｒ）ビットがクリアな場合は、／
（ＥＡＭ／Ｒ）入力は／ＥＡＲ（注：この明細書におい
てＥＡＲの上に否定の意味を表わすバー記号を記す代わ
りにＥＡＲの前に／記号を記すことにする）として構成
される。

【００４４】／ＥＡＲモードにおいて、外部メモリ９０
で拒否が発生すると、ＳＡＤ装置がパケットが受取られ
るべきであると示すアドレス一致を検出しなければ、パ
ケットは拒否されるであろう。もし内部ＳＡＤ装置５０
が一致を検出すれば、パケットは／ＥＡＲ信号のステー
トにかかわらず受取られるであろう。

【００４５】図７を参照して、／ＥＡＲ拒否はパケット
バイト６５番の受信に先立って呼出されるべきであると
いうことが理解されるであろう。他の態様では、ＭＡＣ
３０は自動的にパケット全体をとらえるであろう。この
実施例において、拒否モード（Ｍ／（／Ｒ）クリア）
で、／ＥＡＲ信号はバイト６４までアサートされる必要
はない。この遅延された／ＥＡＲアサーションオプショ
ンの利点は、比較情報をストアしかつ検索するためによ
り速度の遅い安価な外部機構が使用されることができる
ということである。たとえば、より速度が速いがより高
価なＣＡＭ回路の代わりにより速度が遅いハッシュ技術
が使用され得る。

【００４６】対照的にこの実施例において、一致モード
（Ｍ／（／Ｒ）セット）で／ＥＡＭ信号は最後の行き先
アドレスバイトの６００ｎｓ内でアサートされなければ
ならない。他の態様ではパケットは流されるであろう。

【００４７】さらに、ＳＦ／ＢＤ発生器６２と外部回路
７６との間にカウンタ遅延９６を挿入することにより、
比較されるべきパケットのフィールドが特定されること
ができる。特に、カウンタ遅延９６は規定された数のＳ
ＲＤバイトが通過するまでＳＦ／ＢＤストリームの提供
を遅延することができる。その態様で、ルックアップメ
モリ９０中で比較された８ビットフレームは、データプ
ロトコルを特定しかつ典型的にはパケットのデータフィ
ールドに位置決めされる異なる規定されたフィールドか
らであり得る。

【００４８】具体例が例示されかつ説明されてきたが、
この発明は前掲の特許請求の範囲で説明されるというこ
とを理解されたい。

【図面の簡単な説明】

【図１】代表的なイーサネットパケットの図である。

【図２】ブリッジ回路を含む代表的なローカルエリアネ
ットワークを示す図である。

【図３】この発明に従うメディアアクセスコントローラ
のブロック図である。

【図４】ａ−ｄは図３のコントローラのマンチェスタエ
ンコーダ／デコーダの動作を説明するために使用される
タイミングを示す図である。

【図５】図３のコントローラのＭＡＣコアおよびＥＡＤ
Ｉ装置の詳細を示すブロック図である。

【図６】図３のコントローラのＥＡＤＩ装置中に与えら
れる信号を示すタイミング図である。

【図７】図３のコントローラのＥＡＤＩ装置中に与えら
れる信号を示すタイミング図である。

【図８】図５のＥＡＤＩ装置とともに使用されることが
可能な外部ルックアップメモリを示す図である。

【符号の説明】

３０ イーサネットメディアアクセスコントローラ ３６ マンチェスタエンコーダ／デコーダ ３８ ＭＡＣコア ４０ 受信ＦＩＦＯ ４２ 送信ＦＩＦＯ ５０ ステーションアドレス検出装置 ５２ 拡張アドレス検出インターフェース制御装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イアン・クレイフォード アメリカ合衆国、95129 カリフォルニ ア州、サン・ホーゼイ、アイリーン・ド ライブ、5380 (56)参考文献 欧州特許出願公開436194（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 G06F 13/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 システムバスに接続されたイーサネット
   メディアアクセスコントローラ（ＭＡＣ）およびＭＡＣ
   の外部のルックアップメモリとともに使用するために、
   ＭＡＣによって直列データ（ＳＲＤ）信号ストリームと
   直列データクロック（ＳＲＤＣＬＫ）信号とにデコード
   されたイーサネットパケットを受取って前記システムバ
   スに供給するかまたは拒否するかを決定するための方法
   であって、 ＳＲＤ信号ストリームをバイトフレームに変換しかつそ
   のフレームをＭＡＣの受信ＦＩＦＯにロードするステッ
   プと、 受信ＦＩＦＯがロードされている間に、各バイトフレー
   ムのフレーム境界を区切る境界区切り記号（ＢＤ）信号
   ストリームをＭＡＣによって発生するステップと、 受信ＦＩＦＯがロードされている間に、ＳＲＤ信号スト
   リームと、ＳＲＤＣＬＫ信号と、ＢＤ信号ストリームと
   をＭＡＣからルックアップメモリへ前記システムバスと
   は異なる経路を介して与えるステップと、 受信ＦＩＦＯがロードされている間に、パケットの規定
   されたフィールドがルックアップメモリにストアされた
   情報に一致するかどうかを決定するステップと、 受信ＦＩＦＯがロードされている間に、ルックアップメ
   モリによって一致が検出されたかどうかをＭＡＣに知ら
   せるステップとを含む、方法。
2. 【請求項２】 直列データおよび直列データクロックを
   受信しかつ受信された直列データを並列バイトフレーム
   に変換するルックアップ回路とともに使用するためのイ
   ーサネットメディアアクセスコントローラであって、前
   記回路は、デジタル情報をストアし、少なくとも１つの
   バイトフレームをストアされたデジタル情報と比較し、
   かつ比較されたバイトフレームとストアされた情報との
   間に一致があったかどうかを示す一致表示信号を与える
   ルックアップメモリを含み、前記イーサネットメディア
   アクセスコントローラは、 マンチェスタコード化されたイーサネットパケットを直
   列データ（ＳＲＤ）信号ストリームと直列データクロッ
   ク（ＳＲＤＣＬＫ）信号とに変換するためのコンバータ
   手段と、 ＳＲＤ信号ストリームおよびＳＲＤＣＬＫを受信し、か
   つＳＲＤ信号ストリームをそれぞれのバイトフレームに
   変換するための直列−並列デコーダと、 前記デコーダによって発生したバイトフレームをロード
   するための、システムバスに接続された出力を有する受
   信ＦＩＦＯと、 イーサネットパケットのスタートを検出し、かつパケッ
   トのスタートを示すスタートフレーム（ＳＦ）信号を発
   生するための手段と、 パケットバイトフレーム境界を検出しかつバイト区切り
   記号（ＢＤ）信号ストリームを発生するための手段と、 ＳＲＤ信号ストリームと、ＳＲＤＣＬＫ信号と、ＳＦ信
   号と、ＢＤ信号ストリームとを前記システムバスと異な
   る経路を介してルックアップ回路に与えるための手段
   と、 ルックアップ回路から一致表示信号を受信するための手
   段と、 一致表示信号に応答して、ロードされたバイトフレーム
   を流すかどうかを前記受信ＦＩＦＯに指示するための手
   段とを含む、コントローラ。