JPH08307407A - デジタル・データ・シーケンス・パターンのフィルタリング - Google Patents
デジタル・データ・シーケンス・パターンのフィルタリングInfo
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- JPH08307407A JPH08307407A JP2121296A JP2121296A JPH08307407A JP H08307407 A JPH08307407 A JP H08307407A JP 2121296 A JP2121296 A JP 2121296A JP 2121296 A JP2121296 A JP 2121296A JP H08307407 A JPH08307407 A JP H08307407A
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- H04L7/04—Speed or phase control by synchronisation signals
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- H04L7/042—Detectors therefor, e.g. correlators, state machines
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Abstract
(57)【要約】
【課題】 バイナリ・デジタル・データのシーケンス・
パターンを高速で認識すること。 【解決手段】 バイナリ・デジタル・データのシーケン
ス・パターン認識及びフィルタリング回路が、バイナリ
・ビットのそれぞれの組合せをＳＲＡＭであるデジタル
・メモリ・デバイス（４２、４４）のアドレスとして使
用することにより、バイナリ・ビットの組合せの受信し
たパターンを、バイナリ・ビットの予測されるシーケン
ス・パターンと相関させる。
パターンを高速で認識すること。 【解決手段】 バイナリ・デジタル・データのシーケン
ス・パターン認識及びフィルタリング回路が、バイナリ
・ビットのそれぞれの組合せをＳＲＡＭであるデジタル
・メモリ・デバイス（４２、４４）のアドレスとして使
用することにより、バイナリ・ビットの組合せの受信し
たパターンを、バイナリ・ビットの予測されるシーケン
ス・パターンと相関させる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイナリ（二進）
・デジタル・データのシーケンス・パターンの認識に関
し、更に詳しくは、バイナリ・ビットの組合せの受信さ
れたパターンをビットの組合せの予測されるパターンに
相関させることに関する。
・デジタル・データのシーケンス・パターンの認識に関
し、更に詳しくは、バイナリ・ビットの組合せの受信さ
れたパターンをビットの組合せの予測されるパターンに
相関させることに関する。
【０００２】
【従来の技術】バイナリ・ビットストリームにおけるビ
ットのパターン認識は、１９世紀の電信技師が自らの局
のコール・サイン（call letters）を聞く際に注意を研
ぎ澄したのと同じくらい古いものである。電子時代の以
前には、機械的なシーケンス検出器がバイナリ・ビット
・シーケンスやコードの組合せや文字を認識し、その検
出器にシーケンスにおける次の文字を前以て与えて（pr
ime）おいた。予測されるシーケンスにおける最後の文
字がそのように前以て与えられており、そして認識され
ると、電気的な接点が閉じられ、又は機械的なレバーが
付勢された。
ットのパターン認識は、１９世紀の電信技師が自らの局
のコール・サイン（call letters）を聞く際に注意を研
ぎ澄したのと同じくらい古いものである。電子時代の以
前には、機械的なシーケンス検出器がバイナリ・ビット
・シーケンスやコードの組合せや文字を認識し、その検
出器にシーケンスにおける次の文字を前以て与えて（pr
ime）おいた。予測されるシーケンスにおける最後の文
字がそのように前以て与えられており、そして認識され
ると、電気的な接点が閉じられ、又は機械的なレバーが
付勢された。
【０００３】半導体と集積回路とが登場すると、シフト
・レジスタを用いて、シリアルに到着するビットは、各
バイナリ・コードの組合せ又は文字（現在では、８ビッ
トを考える際には、「バイト」と称されることが多い）
の同時的な又はパラレルな表示に変換された。次に、Ａ
ＮＤゲート、ＮＯＲゲート、レジスタなどが用いられ
て、文字が認識され、その到着の順序が知られて、文字
の予測されるシーケンスが認識される際にはある種のト
リガが生じる。
・レジスタを用いて、シリアルに到着するビットは、各
バイナリ・コードの組合せ又は文字（現在では、８ビッ
トを考える際には、「バイト」と称されることが多い）
の同時的な又はパラレルな表示に変換された。次に、Ａ
ＮＤゲート、ＮＯＲゲート、レジスタなどが用いられ
て、文字が認識され、その到着の順序が知られて、文字
の予測されるシーケンスが認識される際にはある種のト
リガが生じる。
【０００４】現代の高速データ通信とそのデータ・トラ
フィックの電子的なデジタル・コンピュータによるスイ
ッチングとにより、認識されるべき予測されるシーケン
スは、更に長くなり、ハード・ワイヤリングによってで
はなくソフトウェア制御の下に変更されなければなら
ず、且つ認識回路は更に迅速に反応しなければならな
い。
フィックの電子的なデジタル・コンピュータによるスイ
ッチングとにより、認識されるべき予測されるシーケン
スは、更に長くなり、ハード・ワイヤリングによってで
はなくソフトウェア制御の下に変更されなければなら
ず、且つ認識回路は更に迅速に反応しなければならな
い。
【０００５】
【発明が解決しようとする課題】１９８１年１１月３日
にスタッテル（Stattel）他に与えられた米国特許第４
２９８９８７号は、受け取られたコードの組合せをＲＡ
Ｍ集積回路に対するアドレスとして用いることを教示
し、また、ＲＡＭの内部の適切なアドレス位置をアドレ
ス指定するコードの組み合わせにより、認識信号が、Ｒ
ＡＭの入力／出力ポートにおいて生じることを示してい
る。ＲＡＭは、高速で動作する電子デバイスであって、
その内容は、ソフトウェア制御により変更可能である。
しかし、スタッテル他によって示されるように、シーケ
ンスが長くなると、その内容は非常に大きいものになり
得る。
にスタッテル（Stattel）他に与えられた米国特許第４
２９８９８７号は、受け取られたコードの組合せをＲＡ
Ｍ集積回路に対するアドレスとして用いることを教示
し、また、ＲＡＭの内部の適切なアドレス位置をアドレ
ス指定するコードの組み合わせにより、認識信号が、Ｒ
ＡＭの入力／出力ポートにおいて生じることを示してい
る。ＲＡＭは、高速で動作する電子デバイスであって、
その内容は、ソフトウェア制御により変更可能である。
しかし、スタッテル他によって示されるように、シーケ
ンスが長くなると、その内容は非常に大きいものになり
得る。
【０００６】
【課題を解決するための手段】したがって、本発明の目
的はバイナリ情報のシーケンスの高速な認識であって、
容易に変更可能であり、シーケンスがバイトのストリー
ムに現れる任意の場所で見つけることができ、長いシー
ケンスを容易に受け入れ可能な、高速の認識を提供する
ことである。
的はバイナリ情報のシーケンスの高速な認識であって、
容易に変更可能であり、シーケンスがバイトのストリー
ムに現れる任意の場所で見つけることができ、長いシー
ケンスを容易に受け入れ可能な、高速の認識を提供する
ことである。
【０００７】本発明によれば、バイナリ・デジタル・デ
ータのシーケンス・パターン認識及びフィルタリング回
路が、バイナリ・ビットの組合せの受け取ったパターン
を、バイナリ・ビットの各組合せをデジタル・メモリ・
デバイスのアドレスとして用いることによって、バイナ
リ・ビットの組合せの予測されるパターンと相関させ、
一致させる。そのアドレスがバイナリ・ビットの組合せ
の予測されるパターンの組合せの１つに対応する各メモ
リのアドレス位置は、そのビット位置の１つにバイナリ
１を有する。バイナリ１が記憶されたビット位置は、バ
イナリ・ビットの組合せの予測されるパターンの内のバ
イナリ・ビットの組合せの位置に対応する。次に、バイ
ナリ１は、ビット組合せの予測されるパターン内のアド
レス組合せの位置の逆のオーダー（order）に対応する
メモリ・サイクルの選択的な数だけ遅延される。選択的
に遅延されたバイナリ１は、サンプリングされ、それら
が同時にすべて存在するかどうかを確認し、予測される
組合せが予測されるシーケンス又は順序で到着するかど
うかを指示する。
ータのシーケンス・パターン認識及びフィルタリング回
路が、バイナリ・ビットの組合せの受け取ったパターン
を、バイナリ・ビットの各組合せをデジタル・メモリ・
デバイスのアドレスとして用いることによって、バイナ
リ・ビットの組合せの予測されるパターンと相関させ、
一致させる。そのアドレスがバイナリ・ビットの組合せ
の予測されるパターンの組合せの１つに対応する各メモ
リのアドレス位置は、そのビット位置の１つにバイナリ
１を有する。バイナリ１が記憶されたビット位置は、バ
イナリ・ビットの組合せの予測されるパターンの内のバ
イナリ・ビットの組合せの位置に対応する。次に、バイ
ナリ１は、ビット組合せの予測されるパターン内のアド
レス組合せの位置の逆のオーダー（order）に対応する
メモリ・サイクルの選択的な数だけ遅延される。選択的
に遅延されたバイナリ１は、サンプリングされ、それら
が同時にすべて存在するかどうかを確認し、予測される
組合せが予測されるシーケンス又は順序で到着するかど
うかを指示する。
【０００８】
【発明の実施の形態】ここで、添付の図面、特に図１を
参照すると、受信されたビット・ストリームがデシリア
ライジング及びフレーミング（deserializing and fram
ing）回路１０の入力に入るのが、概略的に示されてい
る。回路１０は、全体として従来型のものであり、シリ
アル入力１２におけるビットのシリアル・ストリーム
を、ある種類の受信機へのデータ出力１４に同時に提示
されるビットのパラレルなグループに（例えば、８ビッ
ト・バイトに）変換する。また、回路１０は、これらの
バイトを、各バイトが、英数字キャラクタのＡＳＣＩＩ
表現などの送信されたメッセージの個々の部分を表し得
るように、フレーミング（frame）する。８ビット・バ
イトが受け取られ、データ出力１４で利用可能であり、
システム内の次のデバイスの中に読み込まれる準備がで
きているときには、回路１０は、バイト・トリガ出力１
６において、バイト利用可能信号を発する。
参照すると、受信されたビット・ストリームがデシリア
ライジング及びフレーミング（deserializing and fram
ing）回路１０の入力に入るのが、概略的に示されてい
る。回路１０は、全体として従来型のものであり、シリ
アル入力１２におけるビットのシリアル・ストリーム
を、ある種類の受信機へのデータ出力１４に同時に提示
されるビットのパラレルなグループに（例えば、８ビッ
ト・バイトに）変換する。また、回路１０は、これらの
バイトを、各バイトが、英数字キャラクタのＡＳＣＩＩ
表現などの送信されたメッセージの個々の部分を表し得
るように、フレーミング（frame）する。８ビット・バ
イトが受け取られ、データ出力１４で利用可能であり、
システム内の次のデバイスの中に読み込まれる準備がで
きているときには、回路１０は、バイト・トリガ出力１
６において、バイト利用可能信号を発する。
【０００９】回路１０の８つのパラレルのデータ出力
は、２つの８ビットの先入れ先出し（ＦＩＦＯ）回路１
８、２０の８つの入力に送られる。即ち、ＦＩＦＯ回路
１８、２０は、共に、回路１０からの同じパラレルな又
は同時の入力信号を受け取るように配置されている。し
かし、ＦＩＦＯ回路１８、２０は、回路１０から受信さ
れるバイトを交互に受信し記憶する。これを区別するた
めに、ＦＩＦＯ１８は、奇数番のバイトを受信し記憶す
るように設計されており、他方で、ＦＩＦＯ２０は、偶
数番のバイトを受け取るように設計されている。ＦＩＦ
Ｏ回路１８、２０は、それぞれが、関連する出力レジス
タ（図示せず）を有し、それらの中に、各出力バイト
が、その出力バイトが後続の回路に対して利用可能とな
る期間を最大化するように記憶される。
は、２つの８ビットの先入れ先出し（ＦＩＦＯ）回路１
８、２０の８つの入力に送られる。即ち、ＦＩＦＯ回路
１８、２０は、共に、回路１０からの同じパラレルな又
は同時の入力信号を受け取るように配置されている。し
かし、ＦＩＦＯ回路１８、２０は、回路１０から受信さ
れるバイトを交互に受信し記憶する。これを区別するた
めに、ＦＩＦＯ１８は、奇数番のバイトを受信し記憶す
るように設計されており、他方で、ＦＩＦＯ２０は、偶
数番のバイトを受け取るように設計されている。ＦＩＦ
Ｏ回路１８、２０は、それぞれが、関連する出力レジス
タ（図示せず）を有し、それらの中に、各出力バイト
が、その出力バイトが後続の回路に対して利用可能とな
る期間を最大化するように記憶される。
【００１０】交互のＦＩＦＯへのバイトの記憶を制御す
るために、トリガ出力１６は、それぞれのＦＩＦＯ回路
の「記憶」又はクロックイン入力にではなく、むしろ、
双安定マルチバイブレータ又はフリップフロップ２２に
運ばれる。フリップフロップ２２の「通常」又は「１」
の出力は、ＦＩＦＯ１８のクロックイン端子２４に接続
され、フリップフロップ２２の「反転」又は「０」の出
力は、ＦＩＦＯ２０のクロックイン端子２６に接続され
る。ＦＩＦＯ回路は、そのクロック入力端子がロー電圧
からハイ電圧への変化を経験するときにその入力データ
端子に存在する入力データ信号を記憶するように作られ
ているので、フリップフロップ２２は、この２つのＦＩ
ＦＯ回路をトリガし、回路１０からの交互のバイト利用
可能信号に応じて、その入力データを交互に記憶する。
るために、トリガ出力１６は、それぞれのＦＩＦＯ回路
の「記憶」又はクロックイン入力にではなく、むしろ、
双安定マルチバイブレータ又はフリップフロップ２２に
運ばれる。フリップフロップ２２の「通常」又は「１」
の出力は、ＦＩＦＯ１８のクロックイン端子２４に接続
され、フリップフロップ２２の「反転」又は「０」の出
力は、ＦＩＦＯ２０のクロックイン端子２６に接続され
る。ＦＩＦＯ回路は、そのクロック入力端子がロー電圧
からハイ電圧への変化を経験するときにその入力データ
端子に存在する入力データ信号を記憶するように作られ
ているので、フリップフロップ２２は、この２つのＦＩ
ＦＯ回路をトリガし、回路１０からの交互のバイト利用
可能信号に応じて、その入力データを交互に記憶する。
【００１１】ＦＩＦＯ回路の通常の目的は、データ・バ
イトが、回路１０のようなデータ・ソースから利用可能
である速度と、データ・バイトが後に利用される速度と
の間の実質的な差を調整することである。代表的タイプ
のＦＩＦＯ回路は、米国カリフォルニア州サンノゼのサ
イプレス・セミコンダクタ社からＣＹ７Ｃ４６０、ＣＹ
７Ｃ４６２、ＣＹ７Ｃ４６４の製品番号で集積回路とし
て市販されている。
イトが、回路１０のようなデータ・ソースから利用可能
である速度と、データ・バイトが後に利用される速度と
の間の実質的な差を調整することである。代表的タイプ
のＦＩＦＯ回路は、米国カリフォルニア州サンノゼのサ
イプレス・セミコンダクタ社からＣＹ７Ｃ４６０、ＣＹ
７Ｃ４６２、ＣＹ７Ｃ４６４の製品番号で集積回路とし
て市販されている。
【００１２】本発明の目的を達成するために、回路１０
からのデータ・バイトは、単に、利用されるためにゲー
トされ得る。しかし、本発明にとっては関係のない理由
で、回路１０からのデータ・バイトは、好ましくは、最
初にＦＩＦＯ回路に記憶されることによって、本発明の
フィルタ回路とは別のネットワーク・アナライザの機能
に対して利用可能である。ＦＩＦＯ回路は、このＦＩＦ
Ｏ回路からまだクロック・アウト（clocked out）され
ていない最も古いバイトが自動的にＦＩＦＯの出力に存
在するように、作られている。ＦＩＦＯ回路の出力にお
けるバイトをより良く利用するために、各ＦＩＦＯ回路
の出力は、出力記憶レジスタ（図示せず）を含む。ＦＩ
ＦＯから１６ビットのバイナリ（二進）ワードが新たに
要求されるときには、フィルタ・クロック４０は、クロ
ック信号を、２つのＦＩＦＯ回路の出力クロック入力２
８、３０それぞれに印加する。フィルタ・クロック４０
からの各クロック信号は、各ＦＩＦＯにおける最も古い
バイトを、それに関連する出力記憶レジスタの中にクロ
ックする。同時に、ＦＩＦＯは、その最も古いバイトを
削除し、次に古いバイトをその出力記憶レジスタの入力
に移動させ、フィルタ・クロック４０の次のサイクルを
待機する。
からのデータ・バイトは、単に、利用されるためにゲー
トされ得る。しかし、本発明にとっては関係のない理由
で、回路１０からのデータ・バイトは、好ましくは、最
初にＦＩＦＯ回路に記憶されることによって、本発明の
フィルタ回路とは別のネットワーク・アナライザの機能
に対して利用可能である。ＦＩＦＯ回路は、このＦＩＦ
Ｏ回路からまだクロック・アウト（clocked out）され
ていない最も古いバイトが自動的にＦＩＦＯの出力に存
在するように、作られている。ＦＩＦＯ回路の出力にお
けるバイトをより良く利用するために、各ＦＩＦＯ回路
の出力は、出力記憶レジスタ（図示せず）を含む。ＦＩ
ＦＯから１６ビットのバイナリ（二進）ワードが新たに
要求されるときには、フィルタ・クロック４０は、クロ
ック信号を、２つのＦＩＦＯ回路の出力クロック入力２
８、３０それぞれに印加する。フィルタ・クロック４０
からの各クロック信号は、各ＦＩＦＯにおける最も古い
バイトを、それに関連する出力記憶レジスタの中にクロ
ックする。同時に、ＦＩＦＯは、その最も古いバイトを
削除し、次に古いバイトをその出力記憶レジスタの入力
に移動させ、フィルタ・クロック４０の次のサイクルを
待機する。
【００１３】フィルタ・クロック４０は、また、ＦＩＦ
Ｏ回路の後の動作のタイミングを行い、実際には、本発
明のフィルタ回路がその一部であるネットワーク・アナ
ライザの内部的な機能のほとんどのタイミングをとるク
ロックで有り得る。２つのＦＩＦＯ回路にバイトを交互
に記憶し、１６ビットの組合せ又は２バイトそれぞれの
バイナリ・ワードに対してアクセスするために、１６ビ
ットのデータ・バスが、本発明のフィルタ回路が好まし
くはその一部であるプロトコル・アナライザの中に作成
される。従って、フィルタ・クロック４０は、実際に
は、この１６ビット・バス上のすべての機能にタイミン
グを与え、好ましくは、回路１０のバイト・トリガ速度
の半分の速度以上で動作する。
Ｏ回路の後の動作のタイミングを行い、実際には、本発
明のフィルタ回路がその一部であるネットワーク・アナ
ライザの内部的な機能のほとんどのタイミングをとるク
ロックで有り得る。２つのＦＩＦＯ回路にバイトを交互
に記憶し、１６ビットの組合せ又は２バイトそれぞれの
バイナリ・ワードに対してアクセスするために、１６ビ
ットのデータ・バスが、本発明のフィルタ回路が好まし
くはその一部であるプロトコル・アナライザの中に作成
される。従って、フィルタ・クロック４０は、実際に
は、この１６ビット・バス上のすべての機能にタイミン
グを与え、好ましくは、回路１０のバイト・トリガ速度
の半分の速度以上で動作する。
【００１４】予測されるシーケンス・パターンを見いだ
すためのフィルタリングに用いられるそれぞれのコード
組み合わせ又は１６ビットのバイナリ・ワードは、回路
１０によって同時に与えられるグループ又はバイトにお
けるビット数（８）の倍数（２倍）であるビット数（１
６ビット）を有している。この倍数は、３２ビットのコ
ード組み合わせ又はバイナリ・ワードを形成するよう
に、容易に４にもなり得る。逆に、この倍数は１になる
こともあり、その場合には、フィルタリング動作に用い
られるそれぞれのコード組み合わせ又はバイナリ・ワー
ドは、１つの８ビット・バイトである。偶数ではない又
は８の整数倍ではないビット数を有するバイナリ・ワー
ドも有り得ることは明らかであるが、実際的及び経済的
な観点からは、魅力的なものではない。
すためのフィルタリングに用いられるそれぞれのコード
組み合わせ又は１６ビットのバイナリ・ワードは、回路
１０によって同時に与えられるグループ又はバイトにお
けるビット数（８）の倍数（２倍）であるビット数（１
６ビット）を有している。この倍数は、３２ビットのコ
ード組み合わせ又はバイナリ・ワードを形成するよう
に、容易に４にもなり得る。逆に、この倍数は１になる
こともあり、その場合には、フィルタリング動作に用い
られるそれぞれのコード組み合わせ又はバイナリ・ワー
ドは、１つの８ビット・バイトである。偶数ではない又
は８の整数倍ではないビット数を有するバイナリ・ワー
ドも有り得ることは明らかであるが、実際的及び経済的
な観点からは、魅力的なものではない。
【００１５】回路１０のバイト・トリガ速度で又はそれ
よりも若干速く動作することによって、ＦＩＦＯ回路１
８、２０がオーバーフローすることが回避される。しか
し、このことから、フィルタ・クロック４０の出力を図
１及び図２の本発明のフィルタ回路に印加することは、
ＦＩＦＯ回路が空であるであるときには、スプリアス・
ブランク・データ（spurious blank data）信号への応
答を回避するために、禁止されるべきであることが明ら
かになる。
よりも若干速く動作することによって、ＦＩＦＯ回路１
８、２０がオーバーフローすることが回避される。しか
し、このことから、フィルタ・クロック４０の出力を図
１及び図２の本発明のフィルタ回路に印加することは、
ＦＩＦＯ回路が空であるであるときには、スプリアス・
ブランク・データ（spurious blank data）信号への応
答を回避するために、禁止されるべきであることが明ら
かになる。
【００１６】奇数番のＦＩＦＯ１８の８つのデータ出力
は、８つのバッファ・ゲート４１を介して、８バイナリ
・ビットによって容易にアドレス指定され得る最大の数
である２５６個のアドレス位置を有するスタティック・
ランダム・アクセス・メモリ（スタティックＲＡＭ又は
ＳＲＡＭ）４２のアドレス入力に運ばれる。このバッフ
ァ・ゲートの目的及び機能は、以下で、ＳＲＡＭ４２の
アドレス・メモリ位置へのデータの記憶又は書き込みと
関連して更に詳細に説明する。
は、８つのバッファ・ゲート４１を介して、８バイナリ
・ビットによって容易にアドレス指定され得る最大の数
である２５６個のアドレス位置を有するスタティック・
ランダム・アクセス・メモリ（スタティックＲＡＭ又は
ＳＲＡＭ）４２のアドレス入力に運ばれる。このバッフ
ァ・ゲートの目的及び機能は、以下で、ＳＲＡＭ４２の
アドレス・メモリ位置へのデータの記憶又は書き込みと
関連して更に詳細に説明する。
【００１７】ＳＲＡＭ４２のそれぞれのアドレス位置
は、８つのバイナリ・ビットを記憶することができる。
ＳＲＡＭ４２のアドレス入力は奇数番のＦＩＦＯ１８の
データ出力から導かれるので、ＳＲＡＭ４２は、その奇
数番のＳＲＡＭに任意に指定される。同様に、偶数番の
ＦＩＦＯ２０の８つのデータ出力がやはりバッファ・ゲ
ート４１を介して偶数番のＳＲＡＭ４４のアドレス入力
に運ばれる（図４を参照せよ）。
は、８つのバイナリ・ビットを記憶することができる。
ＳＲＡＭ４２のアドレス入力は奇数番のＦＩＦＯ１８の
データ出力から導かれるので、ＳＲＡＭ４２は、その奇
数番のＳＲＡＭに任意に指定される。同様に、偶数番の
ＦＩＦＯ２０の８つのデータ出力がやはりバッファ・ゲ
ート４１を介して偶数番のＳＲＡＭ４４のアドレス入力
に運ばれる（図４を参照せよ）。
【００１８】フィルタ・クロック４０の出力は、ＦＩＦ
Ｏ回路１８、２０の出力クロック入力２８、３０に接続
される。したがって、データ・バイトが、フィルタ・ク
ロック４０の出力におけるロー電圧への変化の直後に、
ＦＩＦＯ回路の出力において利用可能となる。
Ｏ回路１８、２０の出力クロック入力２８、３０に接続
される。したがって、データ・バイトが、フィルタ・ク
ロック４０の出力におけるロー電圧への変化の直後に、
ＦＩＦＯ回路の出力において利用可能となる。
【００１９】１６ビットのコード組合せ又はバイナリ・
ワードから成るシーケンス・パターンをフィルタリング
するには２つの８ビットＳＲＡＭが好適であるが、１６
ビットのＳＲＡＭを用いることもできることは当業者に
は明らかである。しかし、１６ビットのＳＲＡＭは、６
万４千のアドレス位置をアドレス指定することができる
ので、それは必要ではない。５１２のアドレス位置が適
当である。
ワードから成るシーケンス・パターンをフィルタリング
するには２つの８ビットＳＲＡＭが好適であるが、１６
ビットのＳＲＡＭを用いることもできることは当業者に
は明らかである。しかし、１６ビットのＳＲＡＭは、６
万４千のアドレス位置をアドレス指定することができる
ので、それは必要ではない。５１２のアドレス位置が適
当である。
【００２０】また、１６ビットのコード組合せにおける
フィルタリングは任意の選択であり、また、１つのＳＲ
ＡＭだけを用ての、それぞれがフィルタリング単位とし
ての８ビットのバイト又はコード組み合わせは、実際に
は、論理的により容易である。しかし、高い送信速度で
は、１６ビットのデータ・バスがネットワーク・アナラ
イザの残りの部分に対しては好ましく、実際に、応答が
より遅くより安価なＳＲＡＭ集積回路の使用を可能にす
る。８ビットのフィルタリングが用いられるとすると、
各バイトは別々にフィルタリングされ、ＦＩＦＯ回路は
不要となる。回路１０のデータ出力は、必要となる１つ
のＳＲＡＭのアドレス入力に直接に運ばれ得る。
フィルタリングは任意の選択であり、また、１つのＳＲ
ＡＭだけを用ての、それぞれがフィルタリング単位とし
ての８ビットのバイト又はコード組み合わせは、実際に
は、論理的により容易である。しかし、高い送信速度で
は、１６ビットのデータ・バスがネットワーク・アナラ
イザの残りの部分に対しては好ましく、実際に、応答が
より遅くより安価なＳＲＡＭ集積回路の使用を可能にす
る。８ビットのフィルタリングが用いられるとすると、
各バイトは別々にフィルタリングされ、ＦＩＦＯ回路は
不要となる。回路１０のデータ出力は、必要となる１つ
のＳＲＡＭのアドレス入力に直接に運ばれ得る。
【００２１】ＳＲＡＭが好適であるのは、使用が簡単で
あり且つリフレッシュ回路を必要とせず、現在利用可能
なＤＲＡＭのデータ容量はシーケンス認識回路において
は通常は必要ではないからである。ＳＲＡＭの代わりに
ＲＯＭを用いることもできるが、フィールドにおいて非
常に容易にプログラム可能であるようにプログラマブル
なＲＯＭ（ＰＲＯＭ）でなければならない。また、この
ＰＲＯＭは、認識され得るシーケンス・パターンの再プ
ログラミングを可能にするように、消去可能（ＥＰＲＯ
Ｍ）でなければならない。また、ＲＯＭの内容を消去す
るための紫外線源の手動での操作を不要にするため、こ
のＥＰＲＯＭは、電気的に消去可能であるべき（ＥＥＰ
ＲＯＭ）である。
あり且つリフレッシュ回路を必要とせず、現在利用可能
なＤＲＡＭのデータ容量はシーケンス認識回路において
は通常は必要ではないからである。ＳＲＡＭの代わりに
ＲＯＭを用いることもできるが、フィールドにおいて非
常に容易にプログラム可能であるようにプログラマブル
なＲＯＭ（ＰＲＯＭ）でなければならない。また、この
ＰＲＯＭは、認識され得るシーケンス・パターンの再プ
ログラミングを可能にするように、消去可能（ＥＰＲＯ
Ｍ）でなければならない。また、ＲＯＭの内容を消去す
るための紫外線源の手動での操作を不要にするため、こ
のＥＰＲＯＭは、電気的に消去可能であるべき（ＥＥＰ
ＲＯＭ）である。
【００２２】１バイトが従来型のシリアル−パラレル・
コンバータ及びバイト・フレーミング回路１０から受け
取られるたびに、ＦＩＦＯは、それを隣接するバイトと
対とし、結果として得られる２バイトのバイナリ・ワー
ドを２つのＳＲＡＭ４２、４４のアドレス入力に与え
る。ＦＩＦＯからの出力データが２つのＳＲＡＭ４２、
４４のアドレス入力に結果的に与えられたときには、Ｓ
ＲＡＭは、このようにアドレス指定されたメモリ位置の
内容を、入力／出力端子４９において利用可能にする。
コンバータ及びバイト・フレーミング回路１０から受け
取られるたびに、ＦＩＦＯは、それを隣接するバイトと
対とし、結果として得られる２バイトのバイナリ・ワー
ドを２つのＳＲＡＭ４２、４４のアドレス入力に与え
る。ＦＩＦＯからの出力データが２つのＳＲＡＭ４２、
４４のアドレス入力に結果的に与えられたときには、Ｓ
ＲＡＭは、このようにアドレス指定されたメモリ位置の
内容を、入力／出力端子４９において利用可能にする。
【００２３】いずれかのＳＲＡＭのアドレス入力におけ
るその受け取られたアドレス・バイトが、予測される６
４ビットのシーケンス・パターンの８バイトのうちの１
つに対応する場合には、その受け取られたバイトは、バ
イナリ（二進数）１が記憶されているＳＲＡＭ４２又は
４４のメモリ位置をアドレス指定することにより認識さ
れる。そのアドレス位置に記憶されている残りの７ビッ
トは、バイナリ０である。そのアドレス位置に記憶され
ている８ビットの内のバイナリ１の位置は、６４ビット
の予測されるシーケンス・パターンを構成する８バイト
の中のアドレス・バイトの位置に対応する。すなわち、
ＳＲＡＭをアドレス指定するバイトが予測されるシーケ
ンス・パターンの最初のバイトである場合には、バイナ
リ１は、そのアドレス指定されたメモリ位置における最
初のビット位置に記憶される。
るその受け取られたアドレス・バイトが、予測される６
４ビットのシーケンス・パターンの８バイトのうちの１
つに対応する場合には、その受け取られたバイトは、バ
イナリ（二進数）１が記憶されているＳＲＡＭ４２又は
４４のメモリ位置をアドレス指定することにより認識さ
れる。そのアドレス位置に記憶されている残りの７ビッ
トは、バイナリ０である。そのアドレス位置に記憶され
ている８ビットの内のバイナリ１の位置は、６４ビット
の予測されるシーケンス・パターンを構成する８バイト
の中のアドレス・バイトの位置に対応する。すなわち、
ＳＲＡＭをアドレス指定するバイトが予測されるシーケ
ンス・パターンの最初のバイトである場合には、バイナ
リ１は、そのアドレス指定されたメモリ位置における最
初のビット位置に記憶される。
【００２４】その受信されたアドレス・バイトが予測さ
れるシーケンス・パターンにおいて２回現れる場合に
は、ＳＲＡＭ４２又は４４におけるそのアドレス位置に
記憶された２つのバイナリ１がある。また、予測される
シーケンス・パターンの１バイトは１６ビットのバイナ
リ・ワードの中の奇数又は偶数の時の位置において受け
取られ得るから（図４を参照）、一方のＳＲＡＭのメモ
リ・アドレス位置に記憶されるコーディングは、他方の
ＳＲＡＭに記憶されるものと同一である。
れるシーケンス・パターンにおいて２回現れる場合に
は、ＳＲＡＭ４２又は４４におけるそのアドレス位置に
記憶された２つのバイナリ１がある。また、予測される
シーケンス・パターンの１バイトは１６ビットのバイナ
リ・ワードの中の奇数又は偶数の時の位置において受け
取られ得るから（図４を参照）、一方のＳＲＡＭのメモ
リ・アドレス位置に記憶されるコーディングは、他方の
ＳＲＡＭに記憶されるものと同一である。
【００２５】デジタル電子工学の当業者にとっては、
「バイナリ１」という語は任意のものであることは明ら
かである。ある人がバイナリ１と呼ぶものを、別の人が
バイナリ０と呼ぶことは容易に有り得る。ここでの説明
と特許請求の範囲の内容においては、コードのバイナリ
の意味は容易に反転させることができ、ＡＮＤゲートを
ＮＯＲゲートで置き換え得るように、「負論理」を用い
ることができる。
「バイナリ１」という語は任意のものであることは明ら
かである。ある人がバイナリ１と呼ぶものを、別の人が
バイナリ０と呼ぶことは容易に有り得る。ここでの説明
と特許請求の範囲の内容においては、コードのバイナリ
の意味は容易に反転させることができ、ＡＮＤゲートを
ＮＯＲゲートで置き換え得るように、「負論理」を用い
ることができる。
【００２６】ＳＲＡＭ４２又は４４のメモリ位置は、そ
のアドレスは予測されるビット・シーケンス・パターン
のバイトには対応しないが、その８個すべてのビット位
置にバイナリ０が記憶されている。ＳＲＡＭのアドレス
・レジスタ（分けて示さず）にアドレスが存在するとす
ぐに、アドレス指定されたメモリ位置に記憶されたこの
８ビットが、ＳＲＡＭの入力／出力レジスタ（分けて示
さず）とＳＲＡＭ４２又は４４の出力端子４９に存在す
る。
のアドレスは予測されるビット・シーケンス・パターン
のバイトには対応しないが、その８個すべてのビット位
置にバイナリ０が記憶されている。ＳＲＡＭのアドレス
・レジスタ（分けて示さず）にアドレスが存在するとす
ぐに、アドレス指定されたメモリ位置に記憶されたこの
８ビットが、ＳＲＡＭの入力／出力レジスタ（分けて示
さず）とＳＲＡＭ４２又は４４の出力端子４９に存在す
る。
【００２７】目的は、６４ビットまでの特定のシーケン
ス・パターン、すなわち、８バイトの長さ又は４つの１
６ビットのバイナリ・ワードの長さであるシーケンスを
認識することである。即ち、目的は、デシリアライジン
グ及びバイト・フレーミング回路１０によって受け取ら
れているバイトのストリーム内の任意の場所において適
切なシーケンスで受け取られるべき予測されるバイトを
認識することである。従って、ＳＲＡＭ４２、４４の入
力／出力端子４９におけるデータ出力は、双方向性のバ
ッファ５１を介して、複数のＡＮＤゲート５２の入力５
０として与えられる。双方向性のバッファ５１が予測さ
れるシーケンス・パターンを見いだすようにサーチ又は
フィルタリングするために適切にゲートされるならば、
ＳＲＡＭの出力端子４９は、ＡＮＤゲート５２の入力５
０に接続され、且つこの入力５０と機能的に区別不可能
である。従って、ＳＲＡＭの出力端子４９は、ＳＲＡＭ
の出力５０とも称される。個々のデータ出力５０におい
て示されている数は、ＡＮＤゲート５２の個々の入力５
０に示されている数と対応する。個々のデータ出力５０
及び個々の入力５０における数の使用は、ＳＲＡＭ４
２、４４の出力とＡＮＤゲート５２の入力との間の好適
な相互接続を図解するためである。
ス・パターン、すなわち、８バイトの長さ又は４つの１
６ビットのバイナリ・ワードの長さであるシーケンスを
認識することである。即ち、目的は、デシリアライジン
グ及びバイト・フレーミング回路１０によって受け取ら
れているバイトのストリーム内の任意の場所において適
切なシーケンスで受け取られるべき予測されるバイトを
認識することである。従って、ＳＲＡＭ４２、４４の入
力／出力端子４９におけるデータ出力は、双方向性のバ
ッファ５１を介して、複数のＡＮＤゲート５２の入力５
０として与えられる。双方向性のバッファ５１が予測さ
れるシーケンス・パターンを見いだすようにサーチ又は
フィルタリングするために適切にゲートされるならば、
ＳＲＡＭの出力端子４９は、ＡＮＤゲート５２の入力５
０に接続され、且つこの入力５０と機能的に区別不可能
である。従って、ＳＲＡＭの出力端子４９は、ＳＲＡＭ
の出力５０とも称される。個々のデータ出力５０におい
て示されている数は、ＡＮＤゲート５２の個々の入力５
０に示されている数と対応する。個々のデータ出力５０
及び個々の入力５０における数の使用は、ＳＲＡＭ４
２、４４の出力とＡＮＤゲート５２の入力との間の好適
な相互接続を図解するためである。
【００２８】双方向性のバッファ５１は、ＳＲＡＭのデ
ータ入力／出力端子４９を、ＡＮＤゲート５２の入力
に、ゲート又は選択的に接続する。双方向性のバッファ
５１は、ＳＲＡＭの再プログラミングを容易にするため
のものである。その動作と目的とは、ＳＲＡＭの再プロ
グラミングの説明と関連して以下で論じる。
ータ入力／出力端子４９を、ＡＮＤゲート５２の入力
に、ゲート又は選択的に接続する。双方向性のバッファ
５１は、ＳＲＡＭの再プログラミングを容易にするため
のものである。その動作と目的とは、ＳＲＡＭの再プロ
グラミングの説明と関連して以下で論じる。
【００２９】個々の出力５０及び個々の入力５０の同一
の数字は、直接のワイヤによる相互接続を表すが、これ
は、多数の混乱をまねく交差する相互接続を示すのでな
く、明瞭性のための数による参照として示されている。
従って、数字の２を有するＳＲＡＭ４２の個々の出力５
０は、ＳＲＡＭ４２のメモリ位置の中の第２のビット位
置からの出力である。この数字の２の出力は、ＡＮＤゲ
ート５２Ｆの上側の入力５０に直接に接続されている。
数字の１１を有するＳＲＡＭ４４の出力５０は、ＳＲＡ
Ｍ４４のメモリ位置の中の第３のビット位置からの出力
であり、ＡＮＤゲート５２Ｆの下側の入力５０に接続さ
れている。奇数番のＳＲＡＭ４２が予測されるシーケン
ス・パターンの第２のバイトによってアドレス指定さ
れ、偶数番ＳＲＡＭ４４が予測されるシーケンス・パタ
ーンの第３のバイトによってアドレス指定される場合に
は、所望のシーケンスの正しい部分が認識され、バイナ
リ１がＡＮＤゲート５２Ｆの出力に現れてそのことを指
示する。
の数字は、直接のワイヤによる相互接続を表すが、これ
は、多数の混乱をまねく交差する相互接続を示すのでな
く、明瞭性のための数による参照として示されている。
従って、数字の２を有するＳＲＡＭ４２の個々の出力５
０は、ＳＲＡＭ４２のメモリ位置の中の第２のビット位
置からの出力である。この数字の２の出力は、ＡＮＤゲ
ート５２Ｆの上側の入力５０に直接に接続されている。
数字の１１を有するＳＲＡＭ４４の出力５０は、ＳＲＡ
Ｍ４４のメモリ位置の中の第３のビット位置からの出力
であり、ＡＮＤゲート５２Ｆの下側の入力５０に接続さ
れている。奇数番のＳＲＡＭ４２が予測されるシーケン
ス・パターンの第２のバイトによってアドレス指定さ
れ、偶数番ＳＲＡＭ４４が予測されるシーケンス・パタ
ーンの第３のバイトによってアドレス指定される場合に
は、所望のシーケンスの正しい部分が認識され、バイナ
リ１がＡＮＤゲート５２Ｆの出力に現れてそのことを指
示する。
【００３０】ＡＮＤゲート５２の目的は、奇数番のＳＲ
ＡＭ４２と偶数番のＳＲＡＭ４４とのメモリ位置がどの
ようにコーディングされ得るかを示す図３の例示のコー
ディング・チャートを参照することによって、更に容易
に理解される。奇数番のＳＲＡＭ４２のコーディングは
左側に示され、偶数番のＳＲＡＭ４４のコーディングは
右側に示されている。１６のコラムの先頭の数は、図１
及び図２の個々のビット位置出力／入力５０に与えられ
た数に対応する。
ＡＭ４２と偶数番のＳＲＡＭ４４とのメモリ位置がどの
ようにコーディングされ得るかを示す図３の例示のコー
ディング・チャートを参照することによって、更に容易
に理解される。奇数番のＳＲＡＭ４２のコーディングは
左側に示され、偶数番のＳＲＡＭ４４のコーディングは
右側に示されている。１６のコラムの先頭の数は、図１
及び図２の個々のビット位置出力／入力５０に与えられ
た数に対応する。
【００３１】２つのＳＲＡＭは、図３の２つの同一のセ
ットのコラムによって示されるように、同一にコーディ
ングされるべきである。その理由は、シーケンス・パタ
ーンの予測されるバイトが奇数番のバイトか偶数番のバ
イトかを重要としないからである。このことはしっかり
と認識されるべきであり、更に、奇数番のバイトか偶数
番のバイトかに関する重要性は、ＳＲＡＭの出力５０と
ＡＮＤゲート５２の入力５０との間の接続によって分類
される。しかし、先行するバイトと後続のバイトともま
た、ＳＲＡＭとＡＮＤゲートとによって適切に認識され
なければならないことは、重要である。これらすべて
は、図３と、図１及び図２と共に考察することによっ
て、更に明確になる。
ットのコラムによって示されるように、同一にコーディ
ングされるべきである。その理由は、シーケンス・パタ
ーンの予測されるバイトが奇数番のバイトか偶数番のバ
イトかを重要としないからである。このことはしっかり
と認識されるべきであり、更に、奇数番のバイトか偶数
番のバイトかに関する重要性は、ＳＲＡＭの出力５０と
ＡＮＤゲート５２の入力５０との間の接続によって分類
される。しかし、先行するバイトと後続のバイトともま
た、ＳＲＡＭとＡＮＤゲートとによって適切に認識され
なければならないことは、重要である。これらすべて
は、図３と、図１及び図２と共に考察することによっ
て、更に明確になる。
【００３２】受け取られたバイトが位置６０の中の任意
のものをアドレス指定する場合には、そのＳＲＡＭのす
べての出力はバイナリ０を有し、そのＳＲＡＭのアドレ
ス・バイトは予測されるシーケンス・パターンのバイト
のうちの１つではないことを示す。しかし、予測される
シーケンス・パターンのバイトのうちの１つが受け取ら
れるならば、それは、少なくとも１つのバイナリ１が記
憶されているＳＲＡＭ内のメモリ位置をアドレス指定す
る。
のものをアドレス指定する場合には、そのＳＲＡＭのす
べての出力はバイナリ０を有し、そのＳＲＡＭのアドレ
ス・バイトは予測されるシーケンス・パターンのバイト
のうちの１つではないことを示す。しかし、予測される
シーケンス・パターンのバイトのうちの１つが受け取ら
れるならば、それは、少なくとも１つのバイナリ１が記
憶されているＳＲＡＭ内のメモリ位置をアドレス指定す
る。
【００３３】その入力がＳＲＡＭ４２の出力５０の第２
のビット位置とＳＲＡＭ４４の出力５０の第３のビット
位置とから導かれる、ＡＮＤゲート５２Ｆの動作を考察
する。図３では、奇数番の受け取られたバイトは、奇数
番のＳＲＡＭ４２のメモリ位置６２（図３）をアドレス
指定する。バイナリ１が、そのメモリ位置における第２
のビット位置にプログラムされている。即ち、このバイ
ナリ１は、ＡＮＤゲート５２Ｆの上側の入力５０に存在
している。同時に、次の偶数番の受け取られたバイトが
偶数番のＳＲＡＭ４４のメモリ位置６４（図３）をアド
レス指定し、バイナリ１が第３のビット位置に記憶され
ている場合には、そのバイナリ１は、１１の番号が付せ
られ且つＡＮＤゲート５２Ｆの下側の入力に供給される
出力５０に存在している。ＡＮＤゲート５２Ｆがその入
力の両方にバイナリ１を有しているので、ＡＮＤゲート
５２Ｆは、その出力においてバイナリ１を生じる。ＡＮ
Ｄゲート５２Ｆの出力におけるバイナリ１は、予測され
るシーケンス・パターンの第２及び第３のバイトの受信
は成功であることを示し、１６ビットのバイナリ・ワー
ドにおける奇数位置に第２のバイト、偶数位置に第３の
バイトがある。
のビット位置とＳＲＡＭ４４の出力５０の第３のビット
位置とから導かれる、ＡＮＤゲート５２Ｆの動作を考察
する。図３では、奇数番の受け取られたバイトは、奇数
番のＳＲＡＭ４２のメモリ位置６２（図３）をアドレス
指定する。バイナリ１が、そのメモリ位置における第２
のビット位置にプログラムされている。即ち、このバイ
ナリ１は、ＡＮＤゲート５２Ｆの上側の入力５０に存在
している。同時に、次の偶数番の受け取られたバイトが
偶数番のＳＲＡＭ４４のメモリ位置６４（図３）をアド
レス指定し、バイナリ１が第３のビット位置に記憶され
ている場合には、そのバイナリ１は、１１の番号が付せ
られ且つＡＮＤゲート５２Ｆの下側の入力に供給される
出力５０に存在している。ＡＮＤゲート５２Ｆがその入
力の両方にバイナリ１を有しているので、ＡＮＤゲート
５２Ｆは、その出力においてバイナリ１を生じる。ＡＮ
Ｄゲート５２Ｆの出力におけるバイナリ１は、予測され
るシーケンス・パターンの第２及び第３のバイトの受信
は成功であることを示し、１６ビットのバイナリ・ワー
ドにおける奇数位置に第２のバイト、偶数位置に第３の
バイトがある。
【００３４】予測されるパターンの奇数・偶数の交互の
シーケンス化は、図４を参照することによってより容易
に理解できる。この図には、２つのタイミング・バーに
おける１から８の数字によって表された予測されるシー
ケンス・パターンの８バイトが図解的に示されている。
文字Ｘは、予測されるシーケンス・パターンの部分では
ないバイトを表す。タイミング・バー７０に示された第
１の表現では、シーケンス・パターンの第１のバイト
は、奇数番のバイトとして表され、奇数番のＳＲＡＭ４
２をアドレス指定する。予測されるシーケンスの第２の
バイトは、偶数番のバイトとして表され、偶数番のＳＲ
ＡＭ４４をアドレス指定する。バイナリ・ワードは、タ
イミング・バー７２によって表されている。
シーケンス化は、図４を参照することによってより容易
に理解できる。この図には、２つのタイミング・バーに
おける１から８の数字によって表された予測されるシー
ケンス・パターンの８バイトが図解的に示されている。
文字Ｘは、予測されるシーケンス・パターンの部分では
ないバイトを表す。タイミング・バー７０に示された第
１の表現では、シーケンス・パターンの第１のバイト
は、奇数番のバイトとして表され、奇数番のＳＲＡＭ４
２をアドレス指定する。予測されるシーケンスの第２の
バイトは、偶数番のバイトとして表され、偶数番のＳＲ
ＡＭ４４をアドレス指定する。バイナリ・ワードは、タ
イミング・バー７２によって表されている。
【００３５】予測されるシーケンス・パターンの第１の
バイトが偶然に偶数番のバイトとしてタイミングされる
場合には、その第１のバイトと予測されるシーケンスの
残りとは、タイミング・バー７４の表現において示され
る。これは、図３に関して既に図解された表現であり、
そこでは、予測されるシーケンス・パターンの第２のバ
イトは、奇数番のバイトである。この第２のバイトは、
ＳＲＡＭ４２をアドレス指定し、図３のメモリ位置６２
として図解されている出力を生じている。予測されるシ
ーケンス・パターンの第３のバイトは偶数番のバイトで
あり、図３のメモリ６４として表されている。
バイトが偶然に偶数番のバイトとしてタイミングされる
場合には、その第１のバイトと予測されるシーケンスの
残りとは、タイミング・バー７４の表現において示され
る。これは、図３に関して既に図解された表現であり、
そこでは、予測されるシーケンス・パターンの第２のバ
イトは、奇数番のバイトである。この第２のバイトは、
ＳＲＡＭ４２をアドレス指定し、図３のメモリ位置６２
として図解されている出力を生じている。予測されるシ
ーケンス・パターンの第３のバイトは偶数番のバイトで
あり、図３のメモリ６４として表されている。
【００３６】予測されるシーケンス・パターンの受け取
りが図４に示すように偶数番のバイト又は奇数番のバイ
トのいずれかと共に開始し得るという事実を考察し、こ
こで、ＡＮＤゲート５２の目的を説明する。上述のよう
に、予測されるシーケンス・パターンの第１のバイトが
奇数番である場合には、それによって、奇数番のＳＲＡ
Ｍ４２がバイナリ１をＡＮＤゲート５２Ａの上側の入力
に運ぶことになる（図３の位置６６も参照のこと）。同
時に、予測されるシーケンス・パターンの第２のバイト
がバイナリ・ワードの偶数番のバイトとして受け取られ
ることによって、偶数番のＳＲＡＭ４４がＡＮＤゲート
５２Ａの下側の入力にバイナリ１を運ぶことになる（図
３の位置６２を参照のこと）。
りが図４に示すように偶数番のバイト又は奇数番のバイ
トのいずれかと共に開始し得るという事実を考察し、こ
こで、ＡＮＤゲート５２の目的を説明する。上述のよう
に、予測されるシーケンス・パターンの第１のバイトが
奇数番である場合には、それによって、奇数番のＳＲＡ
Ｍ４２がバイナリ１をＡＮＤゲート５２Ａの上側の入力
に運ぶことになる（図３の位置６６も参照のこと）。同
時に、予測されるシーケンス・パターンの第２のバイト
がバイナリ・ワードの偶数番のバイトとして受け取られ
ることによって、偶数番のＳＲＡＭ４４がＡＮＤゲート
５２Ａの下側の入力にバイナリ１を運ぶことになる（図
３の位置６２を参照のこと）。
【００３７】フィルタ・クロック４０の次の出力によっ
て、そのバイナリ１は、補償シフト・レジスタ８０のグ
ループの中の４段の補償シフト・レジスタ８０Ａの第１
段の中にセットされることになる。シフト・レジスタ８
０は、予測されるシーケンス・パターンの最初のバイト
の認識は予測されるシーケンス・パターンの最後のバイ
トよりも数バイト倍だけ早く受け取られる、という事実
に対して補償することを意図したものである。
て、そのバイナリ１は、補償シフト・レジスタ８０のグ
ループの中の４段の補償シフト・レジスタ８０Ａの第１
段の中にセットされることになる。シフト・レジスタ８
０は、予測されるシーケンス・パターンの最初のバイト
の認識は予測されるシーケンス・パターンの最後のバイ
トよりも数バイト倍だけ早く受け取られる、という事実
に対して補償することを意図したものである。
【００３８】受け取られた次の２バイトが予測されるシ
ーケンス・パターンの第３及び第４のバイトである場合
には、第３のバイトはＳＲＡＭ４２のメモリ位置をアド
レス指定し、それにより、バイナリ１がＳＲＡＭ４２の
出力５０における第３のビット位置に現れる。図３のメ
モリ位置６４を参照のこと。このバイナリ１は、ＡＮＤ
ゲート５２Ｂの上側の入力５０に運ばれる。予測される
シーケンス・パターンの第４のバイトによって、ＳＲＡ
Ｍ４４はバイナリ１をＡＮＤゲート５２Ｂの下側の入力
５０に運ぶ。図３のメモリ位置６８を参照のこと。従っ
て、ＡＮＤゲート５２Ｂの出力は、クロックされるべき
バイナリ１を、フィルタ・クロック４０の次の出力にお
いて３段の補償シフト・レジスタ８０Ｂの第１段に運
ぶ。フィルタ・クロック４０の同じ出力は、バイナリ１
をシフト・レジスタ８０Ａの第１段からその第２段にシ
フトさせる。
ーケンス・パターンの第３及び第４のバイトである場合
には、第３のバイトはＳＲＡＭ４２のメモリ位置をアド
レス指定し、それにより、バイナリ１がＳＲＡＭ４２の
出力５０における第３のビット位置に現れる。図３のメ
モリ位置６４を参照のこと。このバイナリ１は、ＡＮＤ
ゲート５２Ｂの上側の入力５０に運ばれる。予測される
シーケンス・パターンの第４のバイトによって、ＳＲＡ
Ｍ４４はバイナリ１をＡＮＤゲート５２Ｂの下側の入力
５０に運ぶ。図３のメモリ位置６８を参照のこと。従っ
て、ＡＮＤゲート５２Ｂの出力は、クロックされるべき
バイナリ１を、フィルタ・クロック４０の次の出力にお
いて３段の補償シフト・レジスタ８０Ｂの第１段に運
ぶ。フィルタ・クロック４０の同じ出力は、バイナリ１
をシフト・レジスタ８０Ａの第１段からその第２段にシ
フトさせる。
【００３９】予測されるシーケンス・パターンの第５及
び第６のバイトが次に受け取られ、ＳＲＡＭ４２、４４
をアドレス指定する場合には、ＡＮＤゲート５２Ｃの２
つの入力５０に印加される結果的なバイナリ１によっ
て、ＡＮＤゲート５２Ｃは、バイナリ１を２段のシフト
・レジスタ８０Ｃの最初の段に運ぶ。フィルタ・クロッ
ク４０からの次の出力は、そのバイナリ１を、２段のシ
フト・レジスタ８０Ｃの最初の段の中にクロックし、更
に、バイナリ１を、シフト・レジスタ８０Ｂの最初の段
から第２段に進め、更に、バイナリ１を、シフト・レジ
スタ８０Ａの第２段から第３段に進める。
び第６のバイトが次に受け取られ、ＳＲＡＭ４２、４４
をアドレス指定する場合には、ＡＮＤゲート５２Ｃの２
つの入力５０に印加される結果的なバイナリ１によっ
て、ＡＮＤゲート５２Ｃは、バイナリ１を２段のシフト
・レジスタ８０Ｃの最初の段に運ぶ。フィルタ・クロッ
ク４０からの次の出力は、そのバイナリ１を、２段のシ
フト・レジスタ８０Ｃの最初の段の中にクロックし、更
に、バイナリ１を、シフト・レジスタ８０Ｂの最初の段
から第２段に進め、更に、バイナリ１を、シフト・レジ
スタ８０Ａの第２段から第３段に進める。
【００４０】予測されるシーケンス・パターンの第７及
び第８のバイトを受け取ることによって、ＡＮＤゲート
５２Ｄは、バイナリ１を１段のシフト・レジスタ８０Ｄ
に与える。フィルタ・クロック４０からの次の出力が、
このバイナリ１を、シフト・レジスタ８０Ｄの１つ且つ
最後の段にクロックする。フィルタ・クロック４０から
の同じ出力が、バイナリ１を、シフト・レジスタ８０
Ａ、８０Ｂ、８０Ｃのそれぞれの最後の段に進める。シ
フト・レジスタ８０Ａ、８０Ｂ、８０Ｃ、８０Ｄの４つ
すべてからの出力は、４つの入力を、認識ＡＮＤゲート
９０に与える。認識ＡＮＤゲート９０の入力の４つすべ
てがバイナリ１の状態であるから、ＡＮＤゲート９０の
出力は、バイナリ１の状態である。
び第８のバイトを受け取ることによって、ＡＮＤゲート
５２Ｄは、バイナリ１を１段のシフト・レジスタ８０Ｄ
に与える。フィルタ・クロック４０からの次の出力が、
このバイナリ１を、シフト・レジスタ８０Ｄの１つ且つ
最後の段にクロックする。フィルタ・クロック４０から
の同じ出力が、バイナリ１を、シフト・レジスタ８０
Ａ、８０Ｂ、８０Ｃのそれぞれの最後の段に進める。シ
フト・レジスタ８０Ａ、８０Ｂ、８０Ｃ、８０Ｄの４つ
すべてからの出力は、４つの入力を、認識ＡＮＤゲート
９０に与える。認識ＡＮＤゲート９０の入力の４つすべ
てがバイナリ１の状態であるから、ＡＮＤゲート９０の
出力は、バイナリ１の状態である。
【００４１】シフト・レジスタ８０Ａでは、３つだけの
段が必要であり、ＡＮＤゲート５２Ｄの出力は、直接
に、認識ＡＮＤゲート９０に運ばれるようにできる。し
かし、シフト・レジスタ８０Ａ、８０Ｂ、８０Ｃ、８０
Ｄの最後の段を設ける理由は、タイミング問題に起因す
るエラーを回避することである。これらの最後の段を用
いると、認識ＡＮＤゲート９０へのすべての４つの入力
は、認識ＡＮＤゲート５２Ｄからの出力がやってくる何
時にでもそれがＡＮＤゲート９０に達するのではなく、
共にクロックされる。
段が必要であり、ＡＮＤゲート５２Ｄの出力は、直接
に、認識ＡＮＤゲート９０に運ばれるようにできる。し
かし、シフト・レジスタ８０Ａ、８０Ｂ、８０Ｃ、８０
Ｄの最後の段を設ける理由は、タイミング問題に起因す
るエラーを回避することである。これらの最後の段を用
いると、認識ＡＮＤゲート９０へのすべての４つの入力
は、認識ＡＮＤゲート５２Ｄからの出力がやってくる何
時にでもそれがＡＮＤゲート９０に達するのではなく、
共にクロックされる。
【００４２】認識ＡＮＤゲート９０の出力におけるバイ
ナリ１は、ＯＲゲート９２を通過し、フリップフロップ
９４をそのバイナリ１状態にセットする。フリップフロ
ップ９４は、次のデータ・フレーム、セル、又はパケッ
トの受け取りの最初においてリセット信号がフリップフ
ロップ９４のリセット入力に存在するまで、そのバイナ
リ１の状態のままである。そのリセットが生じるまで、
フリップフロップ９４の出力は、予測されるシーケンス
・パターンが認識されたデータ・フレーム、セル、又は
パケットの受け取りの残りの間に用いられ得る。
ナリ１は、ＯＲゲート９２を通過し、フリップフロップ
９４をそのバイナリ１状態にセットする。フリップフロ
ップ９４は、次のデータ・フレーム、セル、又はパケッ
トの受け取りの最初においてリセット信号がフリップフ
ロップ９４のリセット入力に存在するまで、そのバイナ
リ１の状態のままである。そのリセットが生じるまで、
フリップフロップ９４の出力は、予測されるシーケンス
・パターンが認識されたデータ・フレーム、セル、又は
パケットの受け取りの残りの間に用いられ得る。
【００４３】次に、図４のタイミング・バー７４を参照
すると、予測されるシーケンス・パターンの第１のバイ
トは、タイミングされて偶数番のバイトになるが、これ
は、このバイトがフィルタ回路によって受け取られる１
６ビットのバイナリ・ワードの第２のバイトであるから
である。従って、予測されるシーケンスの第１のバイト
は、偶数番のＦＩＦＯ２０によって記憶され、偶数番の
ＳＲＡＭ４４をアドレス指定する。その第１のバイトに
よってアドレス指定されたメモリ位置は、図３の６６に
よって表されている位置であり、バイナリ１が偶数番の
ＳＲＡＭ４４の第１のビット位置に記憶される。そのバ
イナリ１は、出力／入力５０の出力９に運ばれ、直接
に、５段のシフト・レジスタ８０Ｅの入力に接続され
る。フィルタ・クロック４０の第１の出力は、そのバイ
ナリ１を、シフト・レジスタ８０Ｅの第１段にクロック
する。
すると、予測されるシーケンス・パターンの第１のバイ
トは、タイミングされて偶数番のバイトになるが、これ
は、このバイトがフィルタ回路によって受け取られる１
６ビットのバイナリ・ワードの第２のバイトであるから
である。従って、予測されるシーケンスの第１のバイト
は、偶数番のＦＩＦＯ２０によって記憶され、偶数番の
ＳＲＡＭ４４をアドレス指定する。その第１のバイトに
よってアドレス指定されたメモリ位置は、図３の６６に
よって表されている位置であり、バイナリ１が偶数番の
ＳＲＡＭ４４の第１のビット位置に記憶される。そのバ
イナリ１は、出力／入力５０の出力９に運ばれ、直接
に、５段のシフト・レジスタ８０Ｅの入力に接続され
る。フィルタ・クロック４０の第１の出力は、そのバイ
ナリ１を、シフト・レジスタ８０Ｅの第１段にクロック
する。
【００４４】次の２バイトが、予測されるシーケンス・
パターンのそれぞれ第２及び第３のバイトである場合に
は、奇数番のＳＲＡＭ４２と偶数番のＳＲＡＭ４４とを
それぞれアドレス指定する。２つのＳＲＡＭから出力さ
れる結果的なバイナリ１は、ＡＮＤゲート５２Ｆの両方
の入力においてバイナリ１を与え、それにより、４段の
シフト・レジスタ８０Ｆの入力においてバイナリ１が利
用可能になる。フィルタ・クロック４０の次の継続する
出力は、そのバイナリ１を、シフト・レジスタ８０Ｆの
第１段にクロックし、更に、バイナリ１を、シフト・レ
ジスタ８０Ｅの第１段から第２段に進める。
パターンのそれぞれ第２及び第３のバイトである場合に
は、奇数番のＳＲＡＭ４２と偶数番のＳＲＡＭ４４とを
それぞれアドレス指定する。２つのＳＲＡＭから出力さ
れる結果的なバイナリ１は、ＡＮＤゲート５２Ｆの両方
の入力においてバイナリ１を与え、それにより、４段の
シフト・レジスタ８０Ｆの入力においてバイナリ１が利
用可能になる。フィルタ・クロック４０の次の継続する
出力は、そのバイナリ１を、シフト・レジスタ８０Ｆの
第１段にクロックし、更に、バイナリ１を、シフト・レ
ジスタ８０Ｅの第１段から第２段に進める。
【００４５】次の受け取られる２バイトが予測されるシ
ーケンス・パターンの第４及び第５のバイトである場合
には、ＡＮＤゲート５２Ｇは、３段のシフト・レジスタ
８０Ｇの入力にバイナリ１を与える。フィルタ・クロッ
ク４０の次の出力は、バイナリ１を、シフト・レジスタ
８０Ｇの第１段中にクロックし、バイナリ１を、シフト
・レジスタ８０Ｅ、８０Ｆにおいて、１段だけ進める。
ーケンス・パターンの第４及び第５のバイトである場合
には、ＡＮＤゲート５２Ｇは、３段のシフト・レジスタ
８０Ｇの入力にバイナリ１を与える。フィルタ・クロッ
ク４０の次の出力は、バイナリ１を、シフト・レジスタ
８０Ｇの第１段中にクロックし、バイナリ１を、シフト
・レジスタ８０Ｅ、８０Ｆにおいて、１段だけ進める。
【００４６】第６及び第７のバイトによって、同様に、
バイナリ１が、２段のシフト・レジスタ８０Ｈの中へ導
かれる。次に、予測されるシーケンス・パターンの第８
のバイトが、奇数番のＳＲＡＭ４２のアドレスとして現
れる。偶数番のＳＲＡＭ４４におけるアドレスは重要で
はなく、その理由は、受け取り及び認識は８番目のバイ
トによって完了しているからである。奇数番のＳＲＡＭ
４２の出力の第８のビット位置におけるバイナリ１は、
直接に、１段のシフト・レジスタ８０Ｊの入力に至る。
認識ＡＮＤゲート９０に関して上述したように、フィル
タ・クロック４０からの次の出力は、すべてのバイナリ
１を、すべてのシフト・レジスタ８０Ｅ、８０Ｆ、８０
Ｇ、８０Ｈ、８０Ｊの最後の段へクロックする。これら
すべてのシフト・レジスタの出力におけるバイナリ１に
よって、認識ＡＮＤゲート９６は、ＯＲゲート９２を介
してフリップフロップ９４をそのバイナリ１の状態にセ
ットするバイナリ１を生じる。
バイナリ１が、２段のシフト・レジスタ８０Ｈの中へ導
かれる。次に、予測されるシーケンス・パターンの第８
のバイトが、奇数番のＳＲＡＭ４２のアドレスとして現
れる。偶数番のＳＲＡＭ４４におけるアドレスは重要で
はなく、その理由は、受け取り及び認識は８番目のバイ
トによって完了しているからである。奇数番のＳＲＡＭ
４２の出力の第８のビット位置におけるバイナリ１は、
直接に、１段のシフト・レジスタ８０Ｊの入力に至る。
認識ＡＮＤゲート９０に関して上述したように、フィル
タ・クロック４０からの次の出力は、すべてのバイナリ
１を、すべてのシフト・レジスタ８０Ｅ、８０Ｆ、８０
Ｇ、８０Ｈ、８０Ｊの最後の段へクロックする。これら
すべてのシフト・レジスタの出力におけるバイナリ１に
よって、認識ＡＮＤゲート９６は、ＯＲゲート９２を介
してフリップフロップ９４をそのバイナリ１の状態にセ
ットするバイナリ１を生じる。
【００４７】結果的に、認識ＡＮＤゲート９０（及び、
ＡＮＤゲート５２と認識ＡＮＤゲート９０に至るシフト
・レジスタ８０）は、図４のタイミング・バー７０での
表現に示されているようにタイミングをとられるときに
は、予測されるシーケンス・パターンを認識するように
機能する。認識ＡＮＤゲート９６（及び、ＡＮＤゲート
５２と認識ＡＮＤゲート９６に至るシフト・レジスタ８
０）は、図４のタイミング・バー７４での表現に示され
ているようにタイミングをとられるときには、予測され
るシーケンス・パターンを認識するように機能する。
ＡＮＤゲート５２と認識ＡＮＤゲート９０に至るシフト
・レジスタ８０）は、図４のタイミング・バー７０での
表現に示されているようにタイミングをとられるときに
は、予測されるシーケンス・パターンを認識するように
機能する。認識ＡＮＤゲート９６（及び、ＡＮＤゲート
５２と認識ＡＮＤゲート９６に至るシフト・レジスタ８
０）は、図４のタイミング・バー７４での表現に示され
ているようにタイミングをとられるときには、予測され
るシーケンス・パターンを認識するように機能する。
【００４８】１６ビット・バスではなく８ビット・バス
が用いられる場合には、ＦＩＦＯ回路１８、２０は必要
ではない。回路１０からのデータ出力は、ただ１つのＳ
ＲＡＭのアドレス入力に直接に運ばれ得る。それぞれの
受け取られたバイトは、次に、ＳＲＡＭによって別々に
復号される。ＡＮＤゲート５２も必要でない。ただ１組
のシフト・レジスタ８０が必要になる。しかし、段の数
は、８から１へと変わる。１つの８入力認識ＡＮＤゲー
ト９０が用いられ、ＯＲゲート９２は用いられない。
が用いられる場合には、ＦＩＦＯ回路１８、２０は必要
ではない。回路１０からのデータ出力は、ただ１つのＳ
ＲＡＭのアドレス入力に直接に運ばれ得る。それぞれの
受け取られたバイトは、次に、ＳＲＡＭによって別々に
復号される。ＡＮＤゲート５２も必要でない。ただ１組
のシフト・レジスタ８０が必要になる。しかし、段の数
は、８から１へと変わる。１つの８入力認識ＡＮＤゲー
ト９０が用いられ、ＯＲゲート９２は用いられない。
【００４９】任意の時にその時に受け取られると予測さ
れる、予測されるシーケンス・パターンの適切なバイト
ではないバイトが受け取られた場合には、バイナリ０
が、バイナリ１がＳＲＡＭの出力において生じるべきビ
ット位置に、生じる。従って、適切なＡＮＤゲート５２
はその入力の１つにおいてバイナリ０を有し、その関連
するシフト・レジスタ８０の入力においてバイナリ０を
生じる。結果的に、認識ＡＮＤゲート９０又は９６は、
問題となる時にその入力の１つにおいてバイナリ０を有
し、フリップフロップ９４は、そのバイナリ１の状態に
はセットされない。
れる、予測されるシーケンス・パターンの適切なバイト
ではないバイトが受け取られた場合には、バイナリ０
が、バイナリ１がＳＲＡＭの出力において生じるべきビ
ット位置に、生じる。従って、適切なＡＮＤゲート５２
はその入力の１つにおいてバイナリ０を有し、その関連
するシフト・レジスタ８０の入力においてバイナリ０を
生じる。結果的に、認識ＡＮＤゲート９０又は９６は、
問題となる時にその入力の１つにおいてバイナリ０を有
し、フリップフロップ９４は、そのバイナリ１の状態に
はセットされない。
【００５０】ＳＲＡＭ４２、４４は、プログラマブル
（プログラム可能）である。従って、図３に図解された
メモリ位置の内容は、任意の時に、関連するコンピュー
タ（図示せず）によって再プログラムされ、認識される
べき又はフィルタリングされるべきシーケンス・パター
ンを変更できる。関連するコンピュータは、複数のアド
レス導体９８（図１）上をＳＲＡＭのアドレスを、バッ
ファ・ゲート４１を介して、そして、ＳＲＡＭ４２、４
４のアドレス入力に運ぶ。バッファ・ゲート４１によっ
て、ＦＩＦＯ又は関連するコンピュータのどちらかが、
他方の干渉を受けることなく、ＳＲＡＭをアドレス指定
することが可能になる。
（プログラム可能）である。従って、図３に図解された
メモリ位置の内容は、任意の時に、関連するコンピュー
タ（図示せず）によって再プログラムされ、認識される
べき又はフィルタリングされるべきシーケンス・パター
ンを変更できる。関連するコンピュータは、複数のアド
レス導体９８（図１）上をＳＲＡＭのアドレスを、バッ
ファ・ゲート４１を介して、そして、ＳＲＡＭ４２、４
４のアドレス入力に運ぶ。バッファ・ゲート４１によっ
て、ＦＩＦＯ又は関連するコンピュータのどちらかが、
他方の干渉を受けることなく、ＳＲＡＭをアドレス指定
することが可能になる。
【００５１】バッファ・ゲート４１は、時には、３状態
バッファとも称されるが、その理由は、その出力が３つ
の状態の内の１つで有り得るからである。そのゲート端
子への電圧入力が論理ハイであるときには、バッファ・
ゲートの出力端子は開いたスイッチのように浮いてい
る。そのゲート端子への電圧入力が論理ローであるとき
には、バッファ・ゲートの出力端子の電圧は、バッファ
・ゲートの入力端子での電圧に依存して、ハイ又はロー
である。
バッファとも称されるが、その理由は、その出力が３つ
の状態の内の１つで有り得るからである。そのゲート端
子への電圧入力が論理ハイであるときには、バッファ・
ゲートの出力端子は開いたスイッチのように浮いてい
る。そのゲート端子への電圧入力が論理ローであるとき
には、バッファ・ゲートの出力端子の電圧は、バッファ
・ゲートの入力端子での電圧に依存して、ハイ又はロー
である。
【００５２】従って、閉じたスイッチのように、ＦＩＦ
Ｏの出力を接続する入力端子を有するバッファ・ゲート
が閉じていれば、ＦＩＦＯの出力は、ＳＲＡＭのアドレ
ス入力に接続される。しかし、その入力端子が関連する
コンピュータからのアドレス導体に接続されたバッファ
・ゲートが閉じる場合には、関連するコンピュータは、
再プログラムするためにＳＲＡＭのメモリ位置をアドレ
ス指定することができる。ＦＩＦＯからのバッファ・ゲ
ートが閉じているときには、関連するコンピュータから
のバッファ・ゲート開いており、また、その逆もいえ
る。
Ｏの出力を接続する入力端子を有するバッファ・ゲート
が閉じていれば、ＦＩＦＯの出力は、ＳＲＡＭのアドレ
ス入力に接続される。しかし、その入力端子が関連する
コンピュータからのアドレス導体に接続されたバッファ
・ゲートが閉じる場合には、関連するコンピュータは、
再プログラムするためにＳＲＡＭのメモリ位置をアドレ
ス指定することができる。ＦＩＦＯからのバッファ・ゲ
ートが閉じているときには、関連するコンピュータから
のバッファ・ゲート開いており、また、その逆もいえ
る。
【００５３】関連するコンピュータによってＳＲＡＭに
送られたそれぞれのアドレスに対して、８メモリ・デー
タ・ビットが、関連するコンピュータから複数のデータ
導体１０２上を運ばれる。これらのメモリ・ビットは、
双方向性のバッファ５１を介して、ＳＲＡＭの入力／出
力端子４９に送られ、これがまた、ＳＲＡＭの出力５０
を運ぶ。双方向性のバッファ５１は、ＳＲＡＭのデータ
出力端子４９を、ＡＮＤゲート５２の入力端子５０から
分離する。
送られたそれぞれのアドレスに対して、８メモリ・デー
タ・ビットが、関連するコンピュータから複数のデータ
導体１０２上を運ばれる。これらのメモリ・ビットは、
双方向性のバッファ５１を介して、ＳＲＡＭの入力／出
力端子４９に送られ、これがまた、ＳＲＡＭの出力５０
を運ぶ。双方向性のバッファ５１は、ＳＲＡＭのデータ
出力端子４９を、ＡＮＤゲート５２の入力端子５０から
分離する。
【００５４】双方向性のバッファ５１は、また、高速
の、ＣＭＯＳの、８ビットのトランシーバとして知られ
ており、製品番号７４Ｘ２４５として種々の製造業者か
ら入手できる。ここでＸは、特定のパラメータを示す複
数の文字コードの任意のものを表す。例えば、７５ＦＣ
Ｔ２４５である。そのような集積回路デバイスのある特
定の製造元をあげると、米国カリフォルニア州サンタク
ララのクオリティ・セミコンダクタ社である。
の、ＣＭＯＳの、８ビットのトランシーバとして知られ
ており、製品番号７４Ｘ２４５として種々の製造業者か
ら入手できる。ここでＸは、特定のパラメータを示す複
数の文字コードの任意のものを表す。例えば、７５ＦＣ
Ｔ２４５である。そのような集積回路デバイスのある特
定の製造元をあげると、米国カリフォルニア州サンタク
ララのクオリティ・セミコンダクタ社である。
【００５５】予測されるシーケンス・パターンの任意の
与えられたバイトが２つのＳＲＡＭをアドレス指定する
１６ビットのバイナリ・ワード中の偶数番又は奇数番の
どちらかにおいて受け取られるので（図４を参照のこ
と）、２つのＳＲＡＭは同一にプログラムされる。した
がって、同じアドレスと同じ入力データとが同時にＳＲ
ＡＭ４２、４４の両方に運ばれる。関連するコンピュー
タは、好ましくは、書き込みコマンドを、２つの書き込
みコマンド導体１０４上を２つのＳＲＡＭに送る。ま
た、両方のＳＲＡＭに行くただ１つの書き込みコマンド
としてもよい。
与えられたバイトが２つのＳＲＡＭをアドレス指定する
１６ビットのバイナリ・ワード中の偶数番又は奇数番の
どちらかにおいて受け取られるので（図４を参照のこ
と）、２つのＳＲＡＭは同一にプログラムされる。した
がって、同じアドレスと同じ入力データとが同時にＳＲ
ＡＭ４２、４４の両方に運ばれる。関連するコンピュー
タは、好ましくは、書き込みコマンドを、２つの書き込
みコマンド導体１０４上を２つのＳＲＡＭに送る。ま
た、両方のＳＲＡＭに行くただ１つの書き込みコマンド
としてもよい。
【００５６】シーケンス・パターン・フィルタリング回
路は、ルーティング（送る）アドレス、あるいは、デー
タ送信フレーム、セル、又はパケットのヘッダにしばし
ば含まれる他の情報を指定し得るバイナリ・ビットの特
別の特定シーケンスを認識するために、デジタル・デー
タ送信において有用である。このような情報は、ビット
・ストリームからフィルタリングされたときには、パケ
ット全体のスイッチング又はルーティングを引き起こす
ことができる。デジタル通信プロトコルの分析やデジタ
ル送信を分析する多くの他の側面においては、ビットの
シーケンス又は８ビット・バイト又はバイトのシーケン
スを、迅速で正確で柔軟性があり且つ安価に認識するこ
とは、プロトコル及びそれ以外のアナライザの設計、製
造、利用、マーケティングにとって、重要であり得る。
路は、ルーティング（送る）アドレス、あるいは、デー
タ送信フレーム、セル、又はパケットのヘッダにしばし
ば含まれる他の情報を指定し得るバイナリ・ビットの特
別の特定シーケンスを認識するために、デジタル・デー
タ送信において有用である。このような情報は、ビット
・ストリームからフィルタリングされたときには、パケ
ット全体のスイッチング又はルーティングを引き起こす
ことができる。デジタル通信プロトコルの分析やデジタ
ル送信を分析する多くの他の側面においては、ビットの
シーケンス又は８ビット・バイト又はバイトのシーケン
スを、迅速で正確で柔軟性があり且つ安価に認識するこ
とは、プロトコル及びそれ以外のアナライザの設計、製
造、利用、マーケティングにとって、重要であり得る。
【００５７】以上に開示した概念と特定の実施例とは、
本発明の目的を達成するために、修正を行ったり、他の
構造を設計したりするための基礎として容易に利用でき
る。そのような均等な構成は、冒頭の特許請求の範囲に
よって定義される本発明の精神と範囲とから離れてはい
ない。
本発明の目的を達成するために、修正を行ったり、他の
構造を設計したりするための基礎として容易に利用でき
る。そのような均等な構成は、冒頭の特許請求の範囲に
よって定義される本発明の精神と範囲とから離れてはい
ない。
【図１】受け取ったデータ・バイトの認識を含む、本発
明の好適実施例の第１の部分を回路の形態で示す。
明の好適実施例の第１の部分を回路の形態で示す。
【図２】受け取ったデータ・バイトのシーケンスの認識
を含む、本発明の好適実施例の第２の部分を回路の形態
で示す。
を含む、本発明の好適実施例の第２の部分を回路の形態
で示す。
【図３】図１及び図２のＳＲＡＭのメモリ位置に記憶さ
れた値の例示的で部分的なテーブルである。
れた値の例示的で部分的なテーブルである。
【図４】８バイトのシーケンスが図１及び図２の回路に
よってどのように認識され得るかに関する２つの例を示
す。
よってどのように認識され得るかに関する２つの例を示
す。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596017196 1030 Ｓｗａｂｉａ Ｃｏｕｒｔ，Ｐｏｓ ｔ Ｏｆｆｉｃｅ Ｂｏｘ 13585，Ｒｅ ｓｅａｒｃｈ Ｔｒｉａｎｇｌｅ Ｐａｒ ｋ，Ｎｏｒｔｈ Ｃａｒｏｌｉｎａ 27709，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ
Claims (11)
- 【請求項１】 バイナリ・ビットの組み合わせの受信し
たパターンをビット組み合わせの予測されるシーケンス
・パターンと相関させ、且つビットの組み合わせの前記
受信したパターンがビット組み合わせの前記予測される
パターンに一致するときそれを検出するバイナリ・デジ
タル・データ・シーケンス・パターン認識及びフィルタ
リング回路において、 アドレス入力とデータ出力とを有するデジタル・メモリ
・デバイスであって、前記アドレス入力は前記ビット組
み合わせにおけるビット数と同数であり、前記アドレス
入力は受信した前記ビット組み合わせの連続的な印加を
受信するように接続されている、少なくとも１つのデジ
タル・メモリ・デバイスを備え、 前記デジタル・メモリ・デバイス内の各メモリ位置の内
容は、前記アドレス入力に現れるメモリ位置のアドレス
に応答して前記データ出力に現れ、 前記デジタル・メモリ・デバイスの各アドレス位置は、
ビット組み合わせの前記予測されるパターンに含まれる
ビット組み合わせと少なくとも同数のバイナリ・ビット
の容量を有し、 前記デジタル・メモリ・デバイスの各アドレス位置での
ビット位置の１つにバイナリ１が記憶されており、その
アドレスはビット組み合わせの前記予測されるパターン
のうちの１つのビット組み合わせに対応し、そのアドレ
ス位置内の前記バイナリ１が記憶されているビット位置
はビット組み合わせの前記予測されるパターン内の前記
アドレス・ビット組み合わせの位置に対応し、 少なくとも１つのバイナリ１のビットを記憶し、且つ少
なくとも前記予測されるシーケンス・パターン内の関連
するアドレス・ビット組み合わせの位置にインバースに
等しい（inversely equal）メモリ・デバイス・サイク
ルの数だけ遅延させる記憶及び遅延手段と、 遅延された前記メモリ・デバイスの出力をサンプリング
し、且つすべてのバイナリ１が示されたとき前記予測さ
れるにビット組み合わせのパターンの受信を指示するサ
ンプリング手段と、 を備えることを特徴とするバイナリ・デジタル・データ
・シーケンス・パターン認識及びフィルタリング回路。 - 【請求項２】 請求項１記載のバイナリ・デジタル・デ
ータ・シーケンス・パターン認識及びフィルタリング回
路において、 前記バイナリ・ビットはシリアル・ストリームで受信さ
れ、且つ、該ビット・ストリームを一連の個別のバイナ
リ・ビットのグループに変換するデシリアリング及びフ
レーミング回路を更に含み、各グループはビット数が等
しく、前記グループのビットは同時に提供される、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。 - 【請求項３】 請求項１記載のバイナリ・デジタル・デ
ータ・シーケンス・パターン認識及びフィルタリング回
路において、 バイナリ・ビットの各組み合わせは、８ビット・バイト
の倍数である、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。 - 【請求項４】 請求項３記載のバイナリ・デジタル・デ
ータ・シーケンス・パターン認識及びフィルタリング回
路において、 前記メモリ・デバイスは、少なくとも１つの８入力の消
去可能なメモリ集積回路であり、複数のアドレス指定可
能なメモリ位置を有し、各メモリ位置は、少なくとも前
記予測されるシーケンスのバイト数と同じビット数を有
する、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。 - 【請求項５】 請求項４記載のバイナリ・デジタル・デ
ータ・シーケンス・パターン認識及びフィルタリング回
路において、 前記記憶及び遅延手段は、複数のシフト・レジスタを備
え、それぞれが少なくとも、前記メモリ・デバイスの出
力における前記ビット組み合わせ内における関連する前
記バイナリ１のビットの位置にインバースに等しいの数
の有効な段を有する、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。 - 【請求項６】 請求項４記載のバイナリ・デジタル・デ
ータ・シーケンス・パターン認識及びフィルタリング回
路において、 前記記憶及び遅延手段は、複数のシフト・レジスタを備
え、それぞれが、前記予測されるシーケンス・パターン
内の関連する前記アドレス・ビット組み合わせの位置に
インバースに等しい数によって表される数の有効段を有
する、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。 - 【請求項７】 請求項６記載のバイナリ・デジタル・デ
ータ・シーケンス・パターン認識及びフィルタリング回
路において、 前記サンプリング手段は、その入力のすべてがバイナリ
１を受信するときにのみ真の出力を生じるゲート回路を
備える、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。 - 【請求項８】 バイナリ・ビットの組み合わせの受信し
たパターンをビット組み合わせの予測されるシーケンス
・パターンと相関させ、且つビット組み合わせの前記受
信したパターンがビット組み合わせの前記予測されるパ
ターンに一致するときそれを検出するバイナリ・デジタ
ル・データ・シーケンス・パターン認識及びフィルタリ
ング回路であって、少なくとも１つのデジタル・メモリ
・デバイスを含み、該デジタル・メモリ・デバイスはア
ドレス入力とデータ出力とを有し、前記アドレス入力は
前記ビット組み合わせにおけるビット数と同数であり且
つ前記アドレス入力は前記受信したビット組み合わせの
連続的な印加を受信するように接続されており、前記デ
ジタル・メモリ・デバイス内の各メモリ位置の内容は、
前記アドレス入力に現れるそのメモリ位置のアドレスに
応答して前記データ出力に現れ、前記デジタル・メモリ
・デバイスの各アドレス位置でのビット位置の１つにバ
イナリ１が記憶されており、そのアドレスはビット組み
合わせの前記予想されるパターンのビット組み合わせの
１つに対応し、そのアドレス位置内の前記バイナリ１が
記憶されているビット位置はビット組み合わせの前記予
測されるシーケンス・パターン内の前記アドレス・ビッ
ト組み合わせの位置に対応している、バイナリ・デジタ
ル・データ・シーケンス・パターン認識及びフィルタリ
ング回路において、 前記デジタル・メモリ・デバイスの各アドレス位置は、
ビット組み合わせの前記予測されるパターンに含まれる
ビット組み合わせと少なくとも同数のバイナリ・ビット
の容量を有し、 少なくとも１つのバイナリ１のビットを記憶し、且つ少
なくとも前記予測されるシーケンス・パターン内の関連
するアドレス・ビット組み合わせの位置にインバースに
等しいメモリ・デバイス・サイクルの数だけ遅延させる
記憶及び遅延手段と、 遅延された前記メモリ・デバイスの出力をサンプリング
し、且つすべてのバイナリ１が示されたとき前記予測さ
れるにビット組み合わせのパターンの受信を指示するサ
ンプリング手段と、 を備えるバイナリ・デジタル・データ・シーケンス・パ
ターン認識及びフィルタリング回路。 - 【請求項９】 請求項８記載のバイナリ・デジタル・デ
ータ・シーケンス・パターン認識及びフィルタリング回
路において、 前記メモリ・デバイスは、少なくとも１つの８入力の消
去可能なメモリ集積回路であり、複数のアドレス指定可
能なメモリ位置を有し、各メモリ位置は、少なくとも前
記予測されるシーケンスの組み合わせの数と同じ数のビ
ット位置を有する、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。 - 【請求項１０】 請求項９記載のバイナリ・デジタル・
データ・シーケンス・パターン認識及びフィルタリング
回路において、 前記記憶及び遅延手段は、複数のシフト・レジスタを備
え、それぞれが、少なくとも、前記予測されるシーケン
ス・パターン内の関連する前記組み合わせの位置にイン
バースに等しいの数の有効な段を有する、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。 - 【請求項１１】 請求項９記載のバイナリ・デジタル・
データ・シーケンス・パターン認識及びフィルタリング
回路において、 前記記憶及び遅延手段は、複数のシフト・レジスタを備
え、それぞれが、前記予測されるシーケンス・パターン
内の関連する前記アドレス・ビット組み合わせの位置に
インバースに等しい数によって表される数の有効な段を
有する、 バイナリ・デジタル・データ・シーケンス・パターン認
識及びフィルタリング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/384,855 US5590159A (en) | 1995-02-07 | 1995-02-07 | Digital data sequence pattern filtering |
| US384855 | 1999-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307407A true JPH08307407A (ja) | 1996-11-22 |
Family
ID=23519033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2121296A Pending JPH08307407A (ja) | 1995-02-07 | 1996-02-07 | デジタル・データ・シーケンス・パターンのフィルタリング |
Country Status (5)
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|---|---|
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