JPH02196535A - ユニークワード検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 ＴＤＭＡ方式等のデータ通信において時間基準を確立す
るために用いられるユニークワード検出回路に関し、 長いユニークワードを小型の回路で検出できるようにす
ることを目的とし、 一定長の受信データビットの１／ｎ（ｎはｎ〉１なる整
数）の直列／並列変換回路と、ｎ等分した該受信データ
の各部分について該受信データのクロックからｎ個のサ
ブアドレスを１ビット中に発生するサブアドレス発生器
と、該直列／並列変換回路の出力をアドレスデータとし
て該受信データの所定ユニークワード部分に対するエラ
ーデータを該サブアドレス数分１ピント中に出力するＲ
ＯＭテーブルと、該ＲＯＭテーブルのエラーデータを、
該アドレスデータの並列ビット数分づつｎ１個分につい
て順次遅延させる第１の遅延器と、該第１の遅延器のｎ
−１個の出力をそれぞれ更に１／ｎビットづつ遅延させ
る第２の遅延器と、該第２の遅延器のｎ−１個分の各出
力と該エラーデータとを加算して該受信データ全体に対
するエラーデータを発生する加算器と、該加算器の出力
をトレランス発生器からの閾値データと比較してユニー
クワード検出信号を発生する比較器とで構成する。

〔産業上の利用分野〕

本発明はユニークワード検出回路に関し、特にＴＤＭＡ
方式等のデータ通信において時間基準を確立するために
用いられるユニークワード検出回路に関するものである
。

情報量の増大に伴い、有限である通信の周波数の有効利
用が叫ばれている。

そのための方式の一つとして同一周波数を時間的に分割
して通信を行うＴＤＭＡ方式がある。

この方式では、バースト状に送信を行うため、受信機に
おいてバーストの時間的基準を確立しなければならない
。

そこで、バースト状データの先頭部に特定のデータ列、
即ちユニークワードを付加しておき、各受信機がその受
信データの中からその特定のユニークワードを検出する
ことで時間的基準を確立している。

〔従来の技術〕

第６図は従来のユニークワード検出回路を示したもので
、この従来例では受信データをシフトレジスタ２１で並
列データに変換し、ユニークワード（ＵＷ）パターン発
生器２２からのユニークワードパターン（並列データ）
と共に不一致ビット検出回路２３に入力する。

不一致ビット検出回路２３では、両人力データを１ビッ
トづつ比較して不一致ビットを検出し並列に加算器２４
に送る。

加算器２４ではこれらの不一致ビット数を加算して比較
器２６に与え、比較器２６においてその不一致ビット数
が許容範囲内であるか否かをトレランス発生器２５から
のトレランス闇値と比較し、この閾値を越えていないと
きのみユニークワードの検出信号を出力する。

このようなユニークワード検出回路では、ユニークワー
ドが長くなると不一致ビット検出回路−３を始めとして
回路全体の構成が非常に大型になってしまいコストの面
でも実用的でない。

そこで、第７図に示すような別のユニークワード検出回
路が用いられるに至っているが、この従来例では、ユニ
ークワード長を例えば６０ビットとすると、２つのシフ
トレジスタ３１．３２で３０ビットづつ並列データを出
力し、それぞれに対応して設けたＲＯＭテーブル３３．
３４に送る。

ＲＯＭテーブル３３．３４には考えられるあらゆる受信
パターンが記憶されており、入力データがユニークワー
ドに対して幾つビットエラーがあったかをそれぞれ５ビ
ット（これ以上のビット数はエラーが多過ぎる場合であ
り必要ない）のエラーデータとして出力する。

そして、第６図の従来例と同様に５ビットづつのエラー
データを加算器３５に入力して６ビットの加算出力を発
生し、トレランス発生器３６からの同じ６ビットのトレ
ランス闇値データを比較器３７に送ってユニークワード
検出信号を発生する。

このような構成にすればＲＯＭテーブルを用いた分だけ
回路規模を縮小することができる。

〔発明が解決しようとする課題〕

しかしながら、第７図に示した従来のユニークワード検
出回路においても、ユニークワード長が長い場合、例え
ば６０ビット長のユニークワードを検出するために、シ
フトレジスタ並びにＲＯＭテーブルが６０ビット分もの
アドレスを必要とし、ＬＳＩ化を図る場合の障害になっ
ていた。

従って、本発明は、長いユニークワードを小型の回路で
検出できるようにすることを目的とする。

〔課題を解決するための手段］ 上記の目的を達成するため、本発明に係るユニークワー
ド検出回路では、第１図に原理的に示すように、一定長
の受信データビットのＩ／ｎ（ｎはｎ＞１なる整数）の
直列／並列変換回路１と、ｎ等分した該受信データの各
部分について該受信データのクロックからｎ個のサブア
ドレスを１ビット中に発生するサブアドレス発生器２と
、該直列／並列変換回路１の出力をアドレスデータとし
て該受信データの所定ユニークワード部分に対するエラ
ーデータを該サブアドレス数分１ピント中に出力するＲ
ＯＭテーブル３と、該ＲＯＭテーブル３のエラーデータ
を、該アドレスデータの並列ビット数分づつｎ−１個分
について順次遅延させる第１の遅延器４と、該第１の遅
延器４のｎ−１個の出力をそれぞれ更にｌ／ｎビットづ
つ遅延させる第２の遅延器５と、該第２の遅延器５のｎ
−１個分の各出力と該エラーデータとを加算して該受信
データ全体に対するエラーデータを発生する加算器６と
、該加算器６の出力をトレランス発生器８からの閾値デ
ータと比較してユニークワード検出信号を発生する比較
器９とで構成する。

〔作　　用〕

本発明は、一定長のユニークワードをｎ等分して各ユニ
ークワード部分についてユニークワード検出を行い、最
終的にそれらを加算して全体のユニークワードを検出し
ようとするものである。

本発明を、第１図に示すようにユニークワード長が上記
の例に合わせて６０ビットである場合について説明する
。従って、直列／並列変換回路１及びＲＯＭテーブル３
は６０／ｎのビットアドレスのものが用いられる。

まず、直列／並列変換回路（Ｓ／Ｐ）１で受信データを
６０／ｎビットの並列データに変換する。

この場合のｎはサブアドレス発生器２において受信クロ
ックに基づいて１ビット（ｌクロック）中に発生される
サブアドレスの数に対応しており、このサブアドレス数
ｎをｍピントのサブアドレスで表すものとする。従って
、直列／並列変換回路１から出力される６０／ｎビット
のアドレスとサブアドレスとでＲＯＭテーブル３のアド
レスが形成され、このアドレスに対応したｌピントのエ
ラーデータが出力される。

但し、この場合、受信データ中のユニークワードは必ず
先頭から受信されるとは限らないため、サブアドレス発
生器２からは１ビット中において６０／ｎビットの受信
データ部分の各々の同じアドレスに対して別々のｎ個の
サブアドレスが発生されてＲＯＭテーブル３に与えられ
、各サブアドレス子アドレスについてのｌビ・ントのエ
ラーデータを順次ＲＯＭテーブル３から出力する。

このエラーデータを１１（資）次第１の遅延器４に送っ
てアドレスデータの並列ビット数分づつｎ個分の各々に
ついて順次遅延させる。即ち、第１図に示すようば、６
０／ｎビットづつ遅延したデータをｎ−１個分出力する
。

そして、これら第１の遅延器４のｎ−１個分のエラーデ
ータは、更に第２の遅延器５においてｎ−１個分の各出
力データをそれぞれ１　／　ｎビットづつ遅延させる。

そして、第２の遅延器５のｎチャネル分の各出力とＲＯ
Ｍテーブル３からのエラーデータとを加算器６で加算し
て受信データ全体に対するエラーデータを発生し、この
エラーデータをトレランス発生器８からの闇値データと
比較器７で比較してユニークワード検出信号を発生する
。

このようにして、直列／並列変換回路１及びＲＯＭテー
ブル３には６０／ｎピントのものを用いることができ、
回路全体を小型化することができる。

〔実　施　例〕

第２図は本発明に係るユニークワード検出回路の一実施
例を示しており、この実施例では、ｎ＝２チヤネルとし
ている。尚、この実施例に示す部分は第１図に同じ符号
で示した部分にそれぞれ対応している。

この第２図の実施例を第３図のタイムチャートを参照し
て説明する。

まず、ｎ−２チヤネルであるから、６０／２＝３０ビッ
トの直列／並列変換回路としてのシフトレジスタ１及び
ＲＯＭテーブル３が用いられ、３０ビット毎の並列アド
レスデータＡ〜■がＲＯＭテーブル３に与えられると共
に受信クロックに基づいてサブアドレス発生器２がｍ＝
１ビット、即ち“１″か“０”の２チヤネルのサブアド
レスをＲＯＭデータに与える。

ここで、２チヤネルということは第３図に示すようにシ
フトレジスタ１の各ビットの出力データが存在する間に
２回、ＲＯＭテーブル３に対して同じアドレスを与える
こととなる。そして、その場合、サブアドレスは１″か
らＯ″に変わるので最下位ビットのみが変化した２つの
アドレスが１回のシフトレジスタ１の出力からＲＯＭテ
ーブル３に与えられ、ＲＯＭテーブル３からは、２回に
渡って別々のエラーデータ（５ビット）Ａ゛〜Ｖ°が出
力されることとなる。

ＲＯＭテーブル３から出力された５ビット並列のエラー
データは第１の遅延器４に送られて６０／　ｎ　＝　３
０ビット分遅延される。これは、第３図に示すように、
３０ビット後のＲＯＭテーブル３からのエラーデータと
タイミングを合わせるためである。

第１の遅延器４で遅延された５ビット並列のエラーデー
タは第２の遅延器５に送られ、ここで更に１　／　ｎ　
＝　１　／　２ビット分の遅延を受ける。

このようにして第２の遅延器５から出力されるエラーデ
ータと３０ビット後のＲＯＭテーブル３からのエラーデ
ータとを加算器６に入力して加算する。

この結果、第３図に示すように６０ビットのユニークワ
ード全体についての不一致ビット数力＜ＩＪＯ算される
こととなる。

この場合、１／２ビットずらしたのは、第３図に示すよ
うに例えば３０ビットのＲＯＭ人力人力更に３０ビット
後のＲＯＭ人力人力後どちらが［）訂半か後半かが不明
であるため、入力Ａの前半又は後半に対するエラーピッ
トＡ“　と、その後の３０ビットのＲＯＭ人力人力後半
又は前半に対するエラービットＰ゛とのタイミングをと
るためである。

このようにして３０ビット毎のエラーピットが同時に加
算器６で加算され、この加算した結果の６ビット並列デ
ータがトレランス発生器８からのトレランス闇値（６ビ
ット）と比較器７で比較され、そのトレランス闇値を下
回っているときのみユニークワード検出信号が出力され
ることとなる。

従って、ｎ＝２の場合は第６図に示した従来例と全く同
じ機能を半分のシフトレジスタとＲＯＭテーブルによっ
て実現している。

第４図はｎ＝３チヤネルの場合を示したもので、この場
合には第５図のタイムチャートに示すように、６０／ｎ
＝２０ビットのシフトレジスタｌ及びＲＯＭテーブル３
が使用され、サブアドレス数＝３となるので、ｍ−２ビ
ットが必要であり、サブアドレスとしては例えば”００
”　　　”０１″”　１０”が用いられる。

また、第１の遅延器４からの出力（１）は、２０×２−
４０ビット遅延した５ビットの並列エラーデータＡ′〜
Ｃ′であり、出力（２）は、２０ビット遅延した５ビッ
トの並列エラーデータし〜Ｎ″　となる。これらのエラ
ーデータはそれぞれ第２の遅延？Ｓ５において１／３ビ
・ント、２／３ピントづつ遅延された後に加算器６で上
述したように加算されることとなる。

即ち、ＲＯＭ入力人力Ｂ、Ｃに対するＲＯＭ出力Ａ’　
、Ｂ’　＋　ｃ’から４０ピント遅延され、ＲＯＭ人力
り、Ｍ、、Ｎに対するＲＯＭ出力Ｌ’　、Ｍ’Ｎ°から
２０ビットそれぞれ遅延されたＲＯＭ入力ＸＳＹ、Ｚに
対するＲＯＭ出力ｘ’　、ｙ’　、ｚ’をそれぞれ更に
１／３及び２／３ビット遅延させることにより加算器６
に同時にＡ−Ｌ−ＸＳＢ−Ｍ−Ｙ、Ｃ−Ｎ−Ｚが入力さ
れ、それぞれにおいて６０ビット全体に対するユニーク
ワードの検出が行われることとなる。その他の動作は第
２図の場合と同様である。

従って、３チヤネルの場合には、シフトレジスタ及びＲ
ＯＭテーブルは更に小さなもので済む。

尚、サブアドレスが大きくなるとシフトレジスタ及びＲ
ＯＭテーブルのアドレス長が小さくなるが、その分、遅
延器及び加算器が大きくなってしまうが、−船釣にこの
ユニークワード検出回路をＬＳＩ化するためには、ＲＯ
Ｍを出来るだけ小さ（することの方が有利である。

また、ユニークワードを検出するためには、加算器６で
全て加算して行き、比較器７から第２図の場合であれば
２回に１回、第４図の場合であれば３回に１回ユニーク
ワード検出パルスが発生されることになる。又は、加算
器６での加算タイミングをサブアドレスの数に応じて生
成しても良い。

〔発明の効果〕

以上のように本発明によれば、ユニークワードをｆ　／
　ｎづつ人力し、その部分毎にサブアドレスを用いてＲ
ＯＭテーブルによりエラー判定し、その結果を同時に加
算して全体のユニークワードのエラーデータとするよう
に構成したので、受信データの直列／並列変換回路及び
ＲＯＭテーブルがユニークワード長の１／ｎで済むこと
となり、ＬＳＩ化を図る上での障害が大幅に軽減できる
。

【図面の簡単な説明】

第１図は本発明に係るユニークワード検出回路を原理的
に示したブロック図、 第２図は本発明に係るユニークワード検出回路の一実施
例を示したブロック図、 第３図は第２図の実施例の動作を説明するためのタイム
チャート図、 第４図は本発明に係るユニークワード検出回路の別の実
施例を示したブロック図、 第５図は第４図の実施例の動作を説明するためのタイム
チャート図、 第６図及び第７図は従来のユニークワード検出回路の構
成ブロック図、である。 第１図において、 １・・・直列／並列変換回路、 ２・・・サブアドレス発生器、 ３・・・ＲＯＭテーブル、 ４・・・第１の遅延器、 ５・・・第２の遅延器、 ６・・・加算器、 ７・・・比較器、 訃・・トレランス発生器。 図中、同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 一定長の受信データビットの１／ｎ（ｎはｎ＞１なる整
   数）の直列／並列変換回路（１）と、ｎ等分した該受信
   データの各部分について該受信データのクロックからｎ
   個のサブアドレスを１ビット中に発生するサブアドレス
   発生器（２）と、該直列／並列変換回路（１）の出力を
   アドレスデータとして該受信データの所定ユニークワー
   ド部分に対するエラーデータを該サブアドレス数分１ビ
   ット中に出力するＲＯＭテーブル（３）と、該ＲＯＭテ
   ーブル（３）のエラーデータを、該アドレスデータの並
   列ビット数分づつｎ−１個分について順次遅延させる第
   １の遅延器（４）と、該第１の遅延器（４）のｎ−１個
   の出力をそれぞれ更に１／ｎビットづつ遅延させる第２
   の遅延器（５）該第２の遅延器（５）のｎ−１個分の各
   出力と該エラーデータとを加算して該受信データ全体に
   対するエラーデータを発生する加算器（６）と、該加算
   器（６）の出力をトレランス発生器（８）からの閾値デ
   ータと比較してユニークワード検出信号を発生する比較
   器（９）と、 を備えたことを特徴とするユニークワード検出回路。