SU1517136A1 - Преобразователь последовательного кода в параллельный - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении преобразователей в устройствах сопр жени  ЭВМ с двухпроводными каналами св зи. Изобретение позвол ет упростить конструкцию преобразовател  и, кроме того, устранить искажение информации на его выходе, вызванное задержкой фронта сигнала на втором входе преобразовател  относительно спада сигнала на его первом входе, чем обеспечиваетс  повышение достоверности работы преобразовател . Преобразователь последовательного кода в параллельный содержит генератор 1 импульсов, элемент НЕ 2, счетчик 3 импульсов, три триггера 4, 6 и 8, элемент И 5 и регистра 7 сдвига. 2 ил.

Description

//

ел Ч

D9

Изобретение относитс  к вычислительной технике и может быть использовано при построении преобразователей в устройствах сопр жени  ЭВМ с двухг1роводны№1 каналами св зи.

Целью изобретени   вл етс  упрощение преобразовател  и повышение достоверности его работы.

Иа фиг.1 представлена блок-схема Q преобразовател ; на фиг.2 - временные диаграммы, по сн ющие работу преобразовател  .

Преобразователь последовательного кода в параллельный содерткит генера- 15 тор 1. импульсов, элемент НЕ 2, счетчик 3 импульсов, первый триггер 4, элемент И 5, второй триггер 6, ре- П1стр 7 сдвига, третий триггер 8 и имеет первый 9 и второй 10 информаци- 20 и установочные 11 входы, а также информационный 12 и управл ю- П1ИЙ 13 выходы.

На фиг.2 обозначены: а - сигнал, поступающий на преобразователь с двух-25 проводного канала св зи; б - сигнал на входе 9; в - сигнал на входе 10; г - сигнал на выходе генератора ; д сигнал на выходе триггера 4; е - сигнал па выходе триггера 8; ж - сигнал 0 на выходе элемента И 5; з - сигнал на выходе триггера 6„

Преобразователь последовательного кода в параллельный работает следую- щим образом.

Информационный бит передаетс  за врем , равное кодируетс  следующим образом: 1 как последователь- ность (+11, -и. О), О как последова- те шность (-и,+и,0) „ Информаци  следу-.Q ВТ последовательно бит за битом по оди1П1адцать бит в каждой информационной посылке, 11-битные информацион- ные посылки раздел ют врем  не менее 8Т(, .45

При включении питани  преобразователь устанавливаетс  в исходное то ние, которое определ етс  обнулением 11-разр дного счетчика 3 и установкой триггера 6 в 1 через триггер 4 и элемент И 5 сигналом но входу 11 о На информационных входах 9 и 10 сигналы отсутч:твуют о

Если первым по вл етс  информаци- онкшш сигнал на входе 9, то он записывает исходное единичное состо ние триггера 6 в регистр 7, а также поступает на D-ВЫХОДЫ триггеров 4 и 8, которые по синхросигналам от генера

Q

5 0

5 0

.Q 5

0

5

тора 1, формирующего сигнала типа меандр с периодом следовани  импульсов не более 2/3 Т устанавливаютс  в единичное состо ние. Так как вьгхо- ды триггеров 4 и 8 соединены с S-вхо- дом триггера 6 через элемент И 5,то срабатывание хот  бы одного из триггеров 8 и 4 обеспечивает сохранение исходного единичного состо ни  триггера 6.

По вившийс  на втором информационном входе 10 сигнал вслед за сигналом на первом входе 9 ije может вывести триггер 6 из исходного единичного состо ни , так как на приоритетный вход (S-вход) триггера 6 воздействует сигнал с выхода элемента И 5.

Если первым по вл етс  сигнал на втором входе 10, то он устанавливает триггер 6 в нулевое состо -ние. Сигнал , по вившийс  на первом входе 9, записывает нуль с выхода триггера 6 в регистр 7, а затем этим же сигналом через триггеры 4 и 8 и элемент И 5 триггер 6 устанавливаетс  в исходное единичное состо ние,, С выхода элемента И 5 сигнал в это врем  поступает на счетный вход П-разр дного счетчика 3, состо ние которого увеличиваетс  на единицу.

Задержка срабатывани  триггеров 4 и 8 и элемента И 5 не приводит к опрокидыванию триггера б из нулевого состо ни  в единичное сигналом, по вившимс  на первом входе 9, прежде, чем этим сигналом нулевое состо ние триггера 6 не будет записано в регистр 7.

Прием информационного бита завершаетс  отсутствием сигналов на первом 9 и втором 10 входах устройства в течение времени не менее 2То, За это врем  триггеры 4 и 8 установ тс  в исходное состо ние и через элемент И 5 разрешат работу триггера 6, сохран   на его выходе 1.

I

Если сигнал вновь по вл етс  на первом входе 9, процедура обработки и записи информации в регистр 7 повтор етс . 1

k При состо нии счетчика 3, равном одиннадцати, на его выходе по вл етс  сигнал, рзначаищий, что в сдвиговый регистр 7 поступило 11 информационных бит, а сам счетчик 3 обнул етс  .

1

Преобразователь готов к приему очередной 11-битной информационной посылки.

Claims (1)

1. Формула изобретени  Преобразователь последовательного кода в параллельный, содержащий генератор имп льсов, элемент НЕ, счетчик импульсов, выход которого  вл етс  . управл ющим выходом преобразовател , первый триггер, инвертирующий выход которого соединен с первым входом элемента И, выход которого соединен с S-входом второго триггера, выход которого соединен с D-входом регистра сдвига, выходы которого  вл ютс  информационным выходом преобразовател , отличающийс  тем, что, с целью упрощени  преобраэова-

   136

   тел  и повьппени  достоверности его работы, в него введен третий триггер , инвертирующий выход которого соединен с вторым входом элемента И, выход генератора импульсов соединен непосредственно с С-входом первого триггера и через элемент НЕ с С-входом третьего триггера, вход записи регистра сдвига объединен с D-входам первого и третьего триггеров и  вл етс  первым информатдаонным входом преобразовател , С-вход второго триггера  вл етс  вторым информационным входом преобразовател , счетный вход счетчика импульсов подключен к выходу элемента И, R-вход счетчика импульсов объединен с S-входом первого триггера и  вл етс  установочным входом преобразовател .

   1 гг1гитг1гшдлгдп1

   I

   I

   111

   I I

   г