JPH04274637A - フレキシブルな単一配線バスを備えたマスタースレーブデータ送信システム - Google Patents

フレキシブルな単一配線バスを備えたマスタースレーブデータ送信システム

Info

Publication number
JPH04274637A
JPH04274637A JP91324612A JP32461291A JPH04274637A JP H04274637 A JPH04274637 A JP H04274637A JP 91324612 A JP91324612 A JP 91324612A JP 32461291 A JP32461291 A JP 32461291A JP H04274637 A JPH04274637 A JP H04274637A
Authority
JP
Japan
Prior art keywords
address
data
message
master
transmission system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP91324612A
Other languages
English (en)
Other versions
JP2954410B2 (ja
Inventor
Klaus Heberle
クラウス・ヘベルレ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of JPH04274637A publication Critical patent/JPH04274637A/ja
Application granted granted Critical
Publication of JP2954410B2 publication Critical patent/JP2954410B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/403—Bus networks with centralised control, e.g. polling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/407—Bus networks with decentralised control
    • H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
    • H04L12/4135—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD] using bit-wise arbitration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入力／出力段を介して
スレーブ装置にデータを送信するか、またはスレーブ装
置からデータを読取るマスター装置を具備し、データ伝
送が単一配線を介してメッセージによって行われ、メッ
セージは、スレーブ装置におけるデータシンクまたはデ
ータソースを限定するアドレス部分と、送信データまた
は読取りデータのいずれかを含むデータ部分と、スター
トおよび終了情報とを含んでいるマスタースレーブデー
タ送信システムに関する。
【０００２】
【従来の技術】単一配線バスを具備したこのようなマス
タースレーブデータ送信システムは特に例えば単一のデ
ータチャンネルを有する遠隔制御システムにおいて知ら
れている。２つ以上のマスター装置および、または２つ
以上のスレーブ装置が存在する場合、単一配線バスの衝
突のない制御は複雑な制御回路を必要とし、その費用は
付加的なバスおよび制御ラインが距離が長いために避け
られなければならない場合にのみ妥当なものとされる。 集積技術、特にモノリシック集積回路技術の進歩はこれ
まで受動であると考えられていた素子を“電子インテリ
ジェンス”に構成することを可能にする。これは、以下
に示されるように距離があまり重要でない態様ならばデ
ータ送信システムにおいて大きい利点を提供する。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は多数のマスター装置動作および多数のスレーブ装
置動作を可能にし、データフォーマットが各送信および
動作要求に随意的に適合されることができるマスタース
レーブデータ送信システムにフレキシブルな単一配線バ
スを提供することである。
【０００４】
【課題を解決するための手段】本発明は、１以上のマス
ター装置および１以上のスレーブ装置がそれらの各入力
／出力段を介して前記単一配線に接続され、長さがメッ
セージからメッセージまで任意に予め定められることが
できるアドレス部分の終端部が第１のラベルによって限
定され、アドレスされるべき各スレーブ装置がアドレス
長検査装置を含み、データ部分の長さがメッセージ毎に
任意に予め決定可能であり、ビットクロックが少くとも
メッセージ上に重畳され、スタート情報が少くともメッ
セージの期間中に別のマスター装置のロックアウトを開
始し、出力エラー検出器が優先制御の目的で設けられて
、２以上のマスター装置間における競合を防止している
ことを特徴とするマスタースレーブデータ送信システム
によって実現される。本発明の別の有効な特徴は特許請
求の範囲第２項以下に記載されている。本発明によって
提供された利点のいくつかは以下の通りである。
【０００５】単一配線バスを備えたマスタースレーブデ
ータ送信システムのフレキシビリティは本質的にデータ
フォーマットの個々の成分が数等でメッセージからメッ
セージに変化するために得られる。別の利点は、短縮さ
れたアドレスを介して重要なデータへの迅速なアクセス
を可能にする自由に選択可能なアドレス長のために得ら
れる。
【０００６】別の利点は、置換可能な素子としてこのよ
うなマスター装置およびスレーブ装置を具備したデータ
送信システムにおいて提供される。１つの適用は、自動
車の分野においてマスター装置として動作する１つ以上
のプロセッサがスレーブ装置として機能する空間的に分
離されたセンサからデータを読取らなければならない場
合である。
【０００７】全素子が接続される単一配線バスで十分で
あるデータラインの節約の他に、各素子の端子の数は重
要な観点である。導線数および接続線数が少なくなれば
、それだけ接続部の反転または開回路または接触問題に
よる故障の危険が少ない。
【０００８】自由に選択可能なアドレス長はまた、長い
アドレスを介していわゆるオプションとして呼出されな
ければならない新しい付加的な機能が既存の機能が短い
アドレスを介して呼出されなければならない既存の機能
と矛盾しないため、置換またはレトロフィット動作を容
易にする。
【０００９】別の利点は、このようなシステムにおいて
結合された自己内蔵された素子上での導線の節約である
。極端な場合には、“インテリジェント”センサ、メモ
リ、変換器等の導線数は３に減少されることができる。
【００１０】
【実施例】図１に示されたメッセージＴはスタート情報
ｓｉにより開始する。このスタート情報に後続して可変
長アドレス部分ａｄ、第１のラベルｍ１　、同期ビット
ｓｂ、可変長部分ｄｔおよび終了情報ｏｉが配置され、
メッセージの前後に単一配線バスＢ（図３参照）は静止
または待機状態にある。静止状態において、単一配線バ
スは高いインピーダンス状態であるか、或は上または下
のスイッチング電位にある（図４を参照）。メッセージ
Ｔの外側において、ビットクロックｂｔは待機信号とし
て単一配線バスで送信されてもよい。その場合、開始お
よび終了情報ｓｉおよびｏｉに対する特定のビットの送
信は省略されることができる。送信されたビットクロッ
クによる待機状態に関して、開始情報ｓｉは最後のビッ
トクロック期間によって限定され、終了情報ｏｉは２つ
の連続したビットクロック期間によって限定される。有
効には、第１のラベルｍ１　および同期ビットｓｂもま
たそれぞれ１ビットクロック期間長だけである。図４は
個々の信号が異なるマーク・スペース比によってどのよ
うに区別されるかを示す。
【００１１】図２はさらに複雑なメッセージＴを概略的
に示すが、しかしながらこれは図１のメッセージの全素
子を含んでいる。メッセージＴの外側の静止または待機
状態において、マスター装置は単一配線バスに対してビ
ットクロックｂｔを一定して送信する。ビットクロック
ｂｔの終りおよびアドレス部分ａｄのデータの始めは開
始情報ｓｉを形成する。アドレス部分ａｄは図１のよう
に第１のラベルｍ１　、同期ビットｓｂおよび可変長デ
ータ部分ｄｔによって後続される。データ部分ｄｔが終
了情報ｏｉによって後続される図１とは異なり、第２の
ラベルｍ２　はメッセージＴがまだ完了ではないことを
示す。第２のラベルｍ２　は可変長試験部分ｔｘ、第３
のラベルｍ３　、禁止ビットｂｂおよび終了情報ｏｉに
よって後続される。試験部分ｔｘはアドレス部分ａｄお
よび、またはデータ部分ｄｔを試験するように機能する
。エラーが検出されたとき、禁止ビットｂｂの論理状態
は変化され、それによって送信されたメッセージＴ全体
が取消される。
【００１２】図１のフォーマットにおけるアドレス部分
ａｄはまた装置アドレスｄａ、内部アドレスｉａおよび
動作アドレスｏａに分割される。装置アドレスｄａは異
なるスレーブ装置をアドレスするように機能する。内部
アドレスｉａによってスレーブ装置内の異なるデータソ
ースまたはデータシンクへのアクセスを得ることができ
る。動作アドレスｏａはスレーブ装置によって行われる
べき動作を特定する。例えばスレーブ装置が読取り／書
込みメモリならば、このメモリは特定の動作アドレスｏ
ａによって読取りまたは書込みモードに対して準備され
ることができる。
【００１３】図１および図２における同期ビットｓｂは
スレーブ装置がメッセージＴを受ける準備ができていな
いことをマスター装置に示すように機能する。するとマ
スター装置は終了情報ｏｉを送信することによって単一
配線バスを放棄し、待機時間後に再度メッセージＴを送
信する。
【００１４】２つ以上のマスター装置が単一配線バスに
接続された場合、開始情報ｓｉの検出は終了情報ｏｉが
単一配線バスに現れるまで自分のメッセージＴの送信を
抑制させる。２つ以上のマスター装置がメッセージＴを
同時に送信し始めた場合、出力エラー検出器ａｆ（図５
参照）によって送信されたビットと受信されたビットと
の間の差を検出するマスター装置はバスを次々に放棄す
る。これは単一配線バスが“配線されたオア”として構
成されることを可能にする。２つの状態の一方、通常Ｌ
状態は単一のマスター装置または単一のスレーブ装置に
よって予め強制されることができる。類似した方法にお
いて、同期ビットｓｂおよび禁止ビットｂｂの論理状態
は各ビット期間内において変化される。したがって、バ
ス制御は出力エラー検出器ａｆによって簡単な方法で行
われる。
【００１５】“配線されたオア”および高いインピーダ
ンス状態（３状態論理の第３の状態）はまた結合される
ことができる。その後全てのマスター装置およびスレー
ブ装置はアクチブなものを除いて高いインピーダンス状
態になる。
【００１６】メッセージを送信した後、アクチブなマス
ター装置が待機状態でビットクロックｂｔを送信したと
きに、それは新しいマスター装置が開始情報ｓｉを送信
することにより優勢になるまで全てのマスター装置およ
びスレーブ装置上にそのビットクロックを与える。待機
状態中のビットクロックｂｔのマーク・スペース比は第
１のアドレスビットの検出がどのようにして達成される
かに依存する。第１のアドレスビットの前に開始情報ｓ
ｉとして論理“０”または“１”或はラベルを挿入する
ことが必要であることもある。
【００１７】図３は単一配線バスＢを介して互に接続さ
れる３つのマスター装置Ｍ，Ｍ１　，Ｍ２　および４つ
のスレーブ装置Ｓ，Ｓ１　，Ｓ２，Ｓ３　を示す。この
バスを介して１つのマスター装置は連続的に一時に１つ
づつスレーブ装置にデータを送信し、それからデータを
読取ることができる。個々のスレーブ装置は異なる装置
アドレスｄａによって識別可能である。データがマスタ
ー装置の間で交換可能ならば、後者はスレーブ装置と同
様にアドレス可能でなければならない。スレーブ装置Ｓ
３　は３つの導線素子として示されており、その中の２
つが給電線であり、第３の導線が単一配線バスＢに接続
されている。このような素子は例えばデジタル化された
温度値が単一配線バスを介して読取られる電子温度セン
サである。
【００１８】図４は関連したビットクロックｂｔを持つ
メッセージＴの部分の信号波形を概略的に示す。信号波
形は適当であるために、すなわちマーク・スペース比は
任意であるため、ビットクロックｂｔのクロック期間だ
けがマークされている。
【００１９】ビットクロックｂｔの下にはメッセージＴ
のいくつかのビットクロック期間の信号波形が示されて
いる。各ビットクロック期間の始めにおいて、ＬからＨ
への転移が発生する。負のエッジはビットクロック期間
中予め定められた時間に発生し、異なる長さのＨおよび
Ｌ状態を限定する。１より小さい第１のマーク・スペー
ス比は論理“０”を限定し、１より大きい第２のマーク
・スペース比は論理“１”を限定する。第３のマーク・
スペース比はラベルｍｉを限定し、また待機状態中のビ
ットクロックｂｔを限定する。
【００２０】ビットクロックｂｔからまたはラベルｍｉ
からデータビット“０”または“１”への転移は開始情
報ｓｉをマークする。終了情報ｏｉは、２以上のラベル
ｍｉが連続的に送信された場合に検出される。同期ビッ
トｓｂおよび禁止ビットｂｂは第１の論理状態例えば“
１”がマスター装置によって送信されることを特徴とす
る。スレーブ装置がメッセージＴを処理する準備ができ
ている場合、それは同期ビットｓｂまたは禁止ビットｂ
ｂの論理状態を維持する。
【００２１】スレーブ装置がメッセージＴを処理する準
備ができていない場合、それは第２の論理状態、例えば
“０”に同期ビットを変化することによってマスターＭ
中の準備できていない信号をトリガーする。同様に、エ
ラーの検出時にスレーブ装置は第２の論理状態例えば“
０”に禁止ビットｂｂを変化することによってマスター
装置Ｍ中の取消し信号をトリガーする。いずれかの場合
に、送信されたメッセージは無効であるため、後で反復
されなければならない。この割当ては“配線されたオア
”に適用され、ここにおいて“０”は“１”に優先する
。
【００２２】必要なマーク・スペース比は、周波数がビ
ットクロックｂｔの周波数の少なくとも２倍である内部
システムクロックｃｌまたは補助クロックｈｔ（図５お
よび図６を参照されたい）から簡単に得られることが可
能である。メッセージＴの正のエッジはビットクロック
ｂｔを限定し、スレーブ装置および存在すれば他のマス
ター装置における補助クロックおよびクロック発生器は
全てそれに位相ロックループによりロックされる。
【００２３】図５はマスター装置Ｍの個々の機能モジュ
ールをブロック図で示す。機能モジュールは当業者に知
られているものと類似した回路なので、詳細な図示およ
び説明は不要である。個々の機能モジュールのタイミン
グおよび制御はマスター装置制御装置ｓｔによって行わ
れ、これは個々の機能モジュールから制御信号を受信し
、付勢のために後者に制御信号を送信する。
【００２４】入力／出力段ｉｏは単一配線バスＢに接続
されたその出力端子ｋを有し、送信モードで個々のＨお
よびＬスイッチング信号を発生する。受信モードにおい
て、単一配線バスＢの状態が感知され、デコーダｄｅｃ
に送信される。高インピーダンス状態への入力／出力段
ｉｏの変化が行われた場合、これは制御ラインｆ（破線
）上の信号によって実行される。受信された信号用のデ
コーダｄｅｃに対応した装置は送信されるべき信号用の
コーダｃｏｄであり、これは送信されたビットのマーク
・スペース比を制御する。デコーダｄｅｃはそれらのマ
ーク・スペース比に関して受信された信号をデコードす
る。対応した窓はマーク・スペース比制御装置ｔｒによ
って形成され、これはコーダおよびデコーダの制御入力
に接続される。
【００２５】マーク・スペース比制御装置ｔｒはさらに
入力／出力段ｉｏを介して単一配線バスＢに対するラベ
ルｍｉを形成するラベル発生器ｍｇを制御する。コーダ
ｃｏｄに対する直列入力データはアドレス発生器ａｄ、
データソースｄｑまたは試験データ発生器ｔｇから生じ
る。デコーダｄｅｃの直列出力データは、基準入力がラ
ベル発生器ｍｇから供給されるデータシンクｄｓ、試験
データ発生器ｔｇまたは停止信号検出器ｓｄに供給され
る。
【００２６】停止信号検出器ｓｄが２つの供給された信
号間のマーク・スペース比の実質的な差を検出した場合
、それはマスター制御装置ｓｔに未準備信号または取消
し信号の検出を通知する。エラー検出器ｆｄは類似した
方法で動作する。その入力の１つは試験データ発生器ｔ
ｇからの出力データを供給され、別の入力はデコーダｄ
ｅｃからの出力データを供給される。試験データ発生器
ｔｇはアドレスデータおよび、または送信または受信さ
れたデータから試験データを形成する。試験データへの
データの類似の処理がスレーブ装置Ｓにおいて行われた
場合、エラー検出器ｆｄにおける受信された試験データ
と試験データ発生器ｔｇからの試験データとを比較する
ことによって送信エラーが検出される。
【００２７】未準備および取消し信号の別の検出は、第
１のデータ入力端子がコーダｃｏｄの出力に接続され、
第２の入力端子が入力／出力段ｉｏの出力端子ｋに接続
された出力エラー検出器ａｆによって可能になる。入力
／出力段ｉｏの２つのタップにおけるマーク・スペース
比の間の差はスレーブ装置Ｓが同期または禁止ビットｓ
ｂ，ｂｂの状態を変化したことを示す。
【００２８】分離したブロックとして、クロック発生器
ｔｃが図５に示されている。それは内部システムクロッ
クｃｌを発生し、その内部位相ロックされたループ（示
されていない）は単一配線バスＢに結合され、または外
部システムクロックｃｌ´を与えられる。待機状態中、
単一配線バスＢはラベル発生器ｍｇからビットクロック
ｂｔを与えられる。
【００２９】マスター装置Ｍに全機能モジュールが存在
することは減じられた処理機能に対して不要である。例
えば、データの読取りだけを行われなければならない場
合、データソースｄｑは不要である。要求されるデータ
送信の信頼性が低いか、或は例えば反復によってその他
のものを得ることができるならば、スレーブ装置でも必
要とされる高価な試験データ発生器ｔｇは不要である。 図１のデータフォーマットの処理はもちろん試験データ
発生器も要求しない。
【００３０】図６は個々の機能ブロックを備えたスレー
ブ装置Ｓをブロック図で示す。マスター装置Ｍと類似し
た機能は図から明らかである。入力／出力段ｉｏ´の出
力端子ｋ´は単一配線バスＢに接続される。この入力／
出力段の内部データ出力はデコーダｄｅｃ´に結合され
、内部データ入力はデータソースｄｑ´から入力を供給
されるコーダｃｏｄ´の出力に接続される。デコーダｄ
ｅｃ´の出力はデータシンクｄｓ´、アドレス長検査装
置ｕｅを備えたアドレス比較器ａｌおよびラベル検出器
ｍｄに結合される。
【００３１】コーダｃｏｄ´およびデコーダｄｅｃ´に
おける異なるマーク・スペース比に対する窓はマーク・
スペース比制御装置ｔｒ´によって制御される。後者は
また停止信号発生器ｓｇにおいて形成され、入力／出力
段ｉｏ´に直接供給された未準備および取消し信号に対
するマーク・スペース比を制御する。入力／出力段ｉｏ
´において、第２の論理状態すなわち“０”は各同期ビ
ットｓｂまたは禁止ビットｂｂに作用する。
【００３２】待機状態中の単一配線バスＢ上におけるビ
ットクロックｂｔの存在は、ビットクロックのないとき
にスレーブ装置制御装置ｓｔ´に作用するモードスイッ
チｂｕを介して電流節約状態を開始するビットクロック
検出器ｂｄによって検出される。ビットクロックｂｔに
対して整数周波数比を有する補助クロックｈｔを供給す
る補助クロック発生器ｈｇもビットクロック発生器ｂｄ
に結合されている。スレーブ装置ＳがＣＭＯＳ技術を使
用して実現された場合、回路が消勢されるならば内部ク
ロックをオフに切替えることだけが必要である。
【００３３】任意の長さのアドレスを供給されることが
できるアドレス比較器ａｌはアドレス長検査装置ｕｅを
具備している。アドレス部分ａｄ（または装置アドレス
ｄａ）およびアドレス長が等しくない場合、エネーブル
信号ａｊ（図７参照）はスレーブ装置制御装置ｓｔ´に
送信されない。したがって、異なる長さのアドレスにお
ける偶然の一致が結果的に送信になることはない。
【００３４】図７はアドレス長検査装置ｕｅの一実施例
をブロック図で示す。装置は少数の付加的な素子だけを
必要とするが、アドレス部分ａｄの連続的に供給された
データを蓄積するシフトレジスタｓｒを必ず具備してい
る。
【００３５】シフトレジスタｓｒはアドレス長検査のた
めに少なくともｎ＋１個のシフトレジスタ段を含み、こ
こにおいてｎは認識されるべきアドレスのビット数であ
る。スタート情報ｓｉから得られたスタート信号ｓｉ´
によって、第１のものを除く全てのシフトレジスタ段は
書込み動作の開始によって最も遅く“０”に設定され、
第１のシフトレジスタ段は“１”に設定される。個々の
シフトレジスタ段の設定はそれらのセットおよびリセッ
ト入力またはそれらのデータ入力を介して行われ、それ
ら入力に“１”または“０”のいずれかが第１または第
２のメモリｈ１，ｈ２　から供給される。
【００３６】アドレス部分ａｄの始めは個々のシフトレ
ジスタ段へのアドレスの直列の書込みを開始し、これは
第１のラベルｍ１　がシフト処理Ｉｆ　を終了させるま
で連続する。アドレス長が等しい場合、第１のシフトレ
ジスタ段の論理“１”はシフトレジスタ段ｎ＋１にその
間シフトされている。正しいアドレス長の基準は、第１
の“１”がシフトレジスタ段ｎ＋１に到達し、この最初
の“１”が依然としてそこに存在しているかの検査であ
る。
【００３７】図７の実施例において、この検査を実行す
る回路は第１および第２のＲＳフリップフロップｆ１　
，ｆ２　、２つの付加的なシフトレジスタ段ｎ＋１およ
びｎ＋２、インバータｉおよび第１および第２のアンド
ゲートｕ１　，ｕ２　を含む。スタート信号ｓｉ´によ
り２つのＲＳフリップフロップｆ１　，ｆ２　のリセッ
ト入力Ｒはアドレス長測定期間の始めに付勢される。第
１および第２のＲＳフリップフロップｆ１　，ｆ２　の
セット入力Ｓｅ　はそれぞれシフトレジスタ段ｎ＋１お
よびｎ＋２の出力に接続されている。第１のフリップフ
ロップｆ１　のＲＳのＱ出力は第１のアンドゲートｕ１
　の１入力に直接接続され、第２のフリップフロップｆ
１のそれはインバータｉを介して第２の入力に結合され
ている。第１のアンドゲートｕ１の別の入力は並列入力
が装置アドレスｄａを含むシフトレジスタ段から供給さ
れる装置アドレス比較器ｄｋの出力に接続されている。 装置アドレス比較器ｄｋはハードウェアまたはソフトウ
ェア情報の形態で認識される装置アドレスを含む。
【００３８】正しいアドレス長の認識は以下の状態の有
効性検査から得られる： １．第１のＲＳフリップフロップｆ１　のＱ出力は論理
“１”でなければならず、これは“１”が測定期間中少
なくとも一度シフトレレジスタ段ｎ＋１にあったことを
意味する。
【００３９】２．第２のＲＳフリップフロップｆ２　の
Ｑ出力は論理“０”でなければならず、これは“１”が
測定期間中シフトレレジスタ段ｎ＋２になかったことを
意味する。そうでなければ、第２のＲＳフリップフロッ
プｆ２　は切換えられ、これはＱ出力における“１”に
よって検出可能である。 ３．最後に、装置アドレス比較器ｄｋは装置アドレスｄ
ａの領域において全てのビットが一致していることを示
す。
【００４０】４．第１のラベルｍ１　がアドレス部分ａ
ｄの終端を信号した場合のみ先行した検査１乃至３はエ
ネーブル信号ａｊをトリガーするため、この検査の有効
性は第１のラベルｍ１　に左右される：このラベルから
得られた信号ｍ１　´は第２のアンドゲートｕ２　の１
入力に供給され、また第１のアンドゲートｕ１　からの
出力は他の入力に供給される。アンドゲートｕ２　の出
力は所望のエネーブル信号ａｊを供給する。
【００４１】シフトレジスタ段ｎ＋１の状態はまたもち
ろん異なる方法で検査される。例えば、第１のＲＳフリ
ップフロップｆ１　が位置を最初に変化したのは最後の
ビットクロックパルスの発生時かまたはそれより早い発
生時かを決定するために検査が行われる。
【００４２】図８は、スレーブ装置におけるデータソー
スｄｑ´として機能する多重データソースのブロック図
である。データソースは第１のマルチプレクサｐ１　に
よって連続的にサンプリングされ、アナログデジタル変
換器ａｃに供給される複数のアナログ信号ソースｑ１　
，ｑ２　，ｑｉ　から適切に構成される。アナログデジ
タル変換器ａｃの出力は、メモリ装置ｍｒのセルｒ１　
，ｒ２　，ｒｉ　中にデータを書込む第２のマルチプレ
クサｐ２　中に供給される。個々のメモリセルからのデ
ータｄａｔの読取りは内部アドレスｉａによって各セル
を選択することによって達成される。データソースｄｑ
が単一のアナログソースｑ１　だけを備えている場合、
第１および第２のマルチプレクサｐ１　，ｐ２　はもち
ろん不要であり、メモリ装置ｍｒは単一セルｒ１　だけ
を必要とし、内部アドレスｉａを介した上記のアドレス
動作も不要である。
【００４３】スレーブ装置がデータソースｄｑ´として
単一または多重アナログ信号ソースを含んでいるこのよ
うなマスタースレーブデータ送信システムの特に有効な
適用は、広範囲の測定タスクのためのあらゆる種類のセ
ンサ素子にある。複数の類似したまたは異なるセンサ素
子は１つの単一配線バスＢを介して質問されることがで
きる。さらに、センサ素子の必要な導線数は極端な場合
には３本に減少されることが可能である（図３および図
９参照）。第１の導線ａ１　は単一配線バスＢにセンサ
素子を接続するように機能する。第２および第３の導線
ａ２　およびａ３　は正および負の電源端子に素子を接
続するように機能する。
【００４４】図９は、回転角変換器Ｒｘ　用の抵抗位置
に接続される３導線センサ素子Ｓ３　を概略的に示す。 回転角変換器Ｒｘ　の知られていない抵抗は、第２およ
び第３の導線ａ２　，ａ３　間の電圧Ｕと単一配線バス
Ｂを介してデータとしてシャント電流Ｉを読取ることに
よって決定されることができる。値Ｕ，Ｉおよび既知の
供給電圧Ｕｂ　から知られていない抵抗値Ｒｘ　はマス
ター装置Ｍにおいてデータシンクｄｓに接続された演算
ユニットによってマスター装置Ｍにおいて決定されるこ
とができる。
【００４５】供給電圧Ｕｂ　が知られていない場合、位
置変換器Ｒｘ　の知られていない抵抗値は２つの異なる
測定から決定されなければならず、電圧Ｕまたはシャン
ト電流ＩのいずれかがセンサＳ３　において内部ステッ
プを経ることによって切替えられなければならない。
【００４６】必要とされているものが位置変換器Ｒｘ　
の絶対抵抗値ではなく、相対的な測定で十分であるなら
ば、センサＳ３　において接続された電流Ｉ１　が固定
的であるが、予め定められたステップで変化するか或は
単に２倍にされることで十分である。測定された電圧値
Ｕから、位置変換器Ｒｘ　の相対的な抵抗変化はシャン
ト電流Ｉの実際値を知らずに決定されることができる。 これはほとんどの場合に回転の予め定められた角度等を
再調節するために特定の位置に対象を再度位置するのに
十分である。
【００４７】スレーブ装置の上記の機能モジュールｓｊ
に加えて、図９のセンサ素子は電流源スイッチング装置
ｘｑおよび、または電圧源スイッチング装置ｘｕを具備
している。アナログ信号源は図９に示されていない第２
および第３の導線ａ２　，ａ３間の電圧を測定するため
の装置である。
【００４８】図１０は単一配線バスＢとのこのようなマ
スタースレーブデータ送信システムの別の有効な適用、
すなわち“内蔵インテリジェンス”を備えたメモリ素子
Ｓ４　を示す。メモリ装置ｍｒの保護された領域ｍｐは
、本発明によるマスタースレーブデータ送信システムｍ
ｊを介してこの領域に書込まれるアドレス計算プログラ
ムを含んでいる。スレーブ装置の出力端子ｋ´はメモリ
素子の第１の導線ａ１　であり、この導線は単一配線バ
スＢに接続されている。プログラム位相において、メモ
リ素子Ｓ４　はアドレス計算プログラムの個々のステッ
プを含むメッセージＴを単一配線バスＢから受信する。 これらは一般に簡単な循環計算プログラムであり、個々
のアドレスがアドレス計算装置ａｐにおいて決定される
。メモリ装置ｍｒの自由にアクセス可能な領域ｍｆはデ
ータ出力段ｖｏおよびデータ入力段ｖｉに接続されてい
る。出力および入力データｏｄ，ｉｄに対して、並列デ
ータ伝送が可能な少なくとも１つの各組の導線が利用で
きる。
【００４９】内部同期は、補助クロック発生器ｈｇによ
って供給される補助クロックｈｔにより行われ、ビット
クロックｂｔまたは読取り信号ｓａのいずれかにロック
される。データサイクルも外部読取り信号ｓａと同期さ
れ、その周期は補助クロックｈｔまたはビットクロック
ｂｔの周期の整数倍である。異なるクロック間の同期は
補助クロック発生器ｈｇにおいて位相ロックループによ
って通常の方法で行われる。
【００５０】内蔵アドレス計算によるこのようなメモリ
素子Ｓ４　は、読取りおよび書込み速度および必要導線
数が非常に高い場合に特に有効である。例えばこの様な
メモリはカラーテレビジョン信号のフレームを蓄積する
ためのビデオ信号処理において必要である。
【００５１】多数の導線のメモリ素子をパッケージする
費用は非常に高い。一般に、導線の長さはそれらの数と
共に増加する。これは導線間の相互結合を増加させ、そ
れによってデータ速度が制限される。このような高速素
子はアドレス導線を全く必要としないため本発明はこの
問題を除去する。
【００５２】別の有効な種類のメモリ素子は図１１に示
されている。このメモリ素子Ｓ５　は、第１の端子ａ１
　が単一配線バスＢに接続され、一方第２および第３の
導線はそれぞれ電源の正および負の給電端子に接続され
た３導線素子である。このような３導線メモリ素子Ｓ５
　は、低いデータ伝送速度で十分である場合に使用され
ることができる。全体的なデータ伝送は単一配線バスＢ
を介して直列的に行われることができる。メッセージＴ
における内部アドレス部分ｉａを介してメモリ素子Ｓ５
中の各内部アドレスは選択されることができ、これは例
えば画像管用のデータの整列または調節を含む。蓄積さ
れたデータが動作中に変化されない場合、メモリ装置は
読取り専用メモリに過ぎない。このような３導線素子の
利点は低価格の３導線トランジスタケースが使用される
ことができることである。さらに、単一配線バスＢ上の
メッセージＴのゆっくりした処理は素子の形態で実際の
マスター装置Ｍを必要とせず、市販のマイクロプロセッ
サに負荷される対応した処理プログラムにより構成され
ることができる。
【図面の簡単な説明】
【図１】単一配線バス上のメッセージの簡単なフォーマ
ットの概略図。
【図２】拡大されたフォーマットの概略図。
【図３】単一配線バスを介して結合された３つのマスタ
ー装置および４つのスレーブ装置を示したブロック図。
【図４】メッセージの一部分の概略図。
【図５】複合的な実施例におけるマスター装置の個々の
機能モジュールのブロック図。
【図６】複合的な実施例におけるスレーブ装置の個々の
機能モジュールのブロック図。
【図７】アドレス長検査装置のブロック図。
【図８】スレーブ装置に含まれ、センサ素子の一部分を
形成する多数データソースのブロック図。
【図９】３導線センサ素子の概略図。
【図１０】第１のメモリ素子のブロック図。
【図１１】３導線メモリ素子の概略図。

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】　　入力／出力段を介してスレーブ装置に
    データを送信するか、またはスレーブ装置からデータを
    読取るマスター装置を具備し、データ伝送が単一配線を
    介してメッセージによって行われ、メッセージは、スレ
    ーブ装置におけるデータシンクまたはデータソースを限
    定するアドレス部分と、送信データまたは読取りデータ
    のいずれかを含むデータ部分と、スタートおよび終了情
    報とを含んでいるマスタースレーブデータ送信システム
    において、１以上のマスター装置および１以上のスレー
    ブ装置がそれらの各入力／出力段を介して前記単一配線
    に接続され、長さがメッセージ毎に任意に予め定められ
    ることができるアドレス部分の終端が第１のラベルによ
    って限定され、アドレスされるべき各スレーブ装置がア
    ドレス長検査装置を含み、データ部分の長さがメッセー
    ジ毎に任意に予め決定可能であり、ビットクロックが少
    くともメッセージ上に重畳され、スタート情報が少くと
    もメッセージの期間中に別のマスター装置のロックアウ
    トを開始し、出力エラー検出器が優先制御の目的で設け
    られて、２以上のマスター装置間における競合を防止し
    ていることを特徴とするマスタースレーブデータ送信シ
    ステム。
  2. 【請求項２】　　メッセージにおいて同期ビットが第１
    のラベルの後に挿入され、同期ビットの第１の論理状態
    を維持することによってスレーブ装置がメッセージの処
    理が連続することをマスター装置に示し、第２の論理状
    態に同期ビットを変化することによって形成された未準
    備信号によって、スレーブ装置はメッセージを処理する
    準備ができていないことをマスター装置に示し、マスタ
    ー装置が終端情報を送信することによって単一配線バス
    を放棄することを特徴とする請求項１記載のデータ送信
    システム。
  3. 【請求項３】　　アドレス部分は装置アドレスおよび、
    または内部アドレスおよび、または動作アドレスを含ん
    でいることを特徴とする請求項１または２記載のデータ
    送信システム。
  4. 【請求項４】　　データ部分は各内部アドレスによって
    特定された位置に書込まれるプログラム指令を含んでい
    ることを特徴とする請求項１乃至３のいずれか１項記載
    のデータ送信システム。
  5. 【請求項５】　　データ部分と終端情報との間において
    第２のラベル、データ部分を検査する可変長試験部分お
    よび、またはアドレス部分、第３のラベル、禁止ビット
    が以上の順序で挿入され、エラーの検出時にスレーブ装
    置は禁止ビットの状態を変化することによって送信され
    たメッセージを取消す取消し信号をトリガーすることを
    特徴とする請求項１乃至４のいずれか１項記載のデータ
    送信システム。
  6. 【請求項６】　　メッセージの外側において単一配線バ
    スでビットクロックを送信することによって接続された
    スレーブ装置がアクチブ状態に置かれ、単一配線バス上
    でビットクロックを抑制することによって少くとも１つ
    のスレーブ装置が現在の保存待機状態に置かれているこ
    とを特徴とする請求項１乃至５のいずれか１項記載のデ
    ータ送信システム。
  7. 【請求項７】　　メッセージ中のビットの論理状態は単
    一配線バスの第１の状態と第２の状態の間の第１のまた
    は第２の一時的な比によって決定され、第２の状態から
    第１のものへの転移が各ビットクロック期間の始めを限
    定し、第１の、第２および第３のラベル並びに終端情報
    のビットは第１と第２の状態の間の第３の一時的な比、
    特に１：１の比によって限定されることを特徴とする請
    求項１乃至６のいずれか１項記載のデータ送信システム
    。
  8. 【請求項８】　　同期ビットおよび禁止ビットはそれぞ
    れ第１および第２の状態間において第１または第２の一
    時的な比によって限定される第１の論理状態または第２
    の論理状態を有し、第１の論理状態はメッセージの妨害
    されない処理を信号し、第２の論理状態はメッセージの
    中断または無効性を信号することを特徴とする請求項７
    記載のデータ送信システム。
  9. 【請求項９】　　接続されたマスター装置およびスレー
    ブ装置の信号配線バスおよび入力／出力段が“配線され
    たオア”を形成し、単一配線バスの状態の１つが単一の
    マスター装置または単一のスレーブ装置によって既に強
    制されることができ、第２の一時的な比において強制さ
    れた状態の期間は第１の一時的な比における期間よりも
    長いことを特徴とする請求項８記載のデータ送信システ
    ム。
  10. 【請求項１０】　　アドレス長検査装置は受信されたア
    ドレス部分が蓄積されるシフトレジスタを含み、前記シ
    フトレジスタは少なくともｎ＋１個のシフトレジスタ段
    を含み、ここにおいてｎは認識されるべきアドレスのビ
    ット数であり、最も新しいスタート情報によって第１の
    シフトレジスタ段は“１”に設定され、他のシフトレジ
    スタ段は“０”に設定され、第１のラベルはアドレス長
    検査を開始し、評価回路はスタート時間から“１”がシ
    フトレジスタ段ｎ＋１に到達されたかを検査し、もしそ
    うであればそれは依然としてそこに存在しているか否か
    を検査することを特徴とする請求項１乃至９のいずれか
    １項記載のデータ送信システム。
  11. 【請求項１１】　　センサ素子はスレーブ装置を構成し
    、信号値がアナログデジタル変換器によってデジタル化
    され、メモリセルに蓄積されるデータ源として１以上の
    アナログ信号源を含み、前記セルの内容がメッセージに
    よってセンサ素子の１つの導線に接続されている単一配
    線バスを介してマスター装置によって読取り可能である
    ことを特徴とする請求項１乃至１０のいずれか１項記載
    のデータ送信システムを構成しているセンサ素子。
  12. 【請求項１２】　　スレーブ装置における２つ以上のア
    ナログ信号源が独立した第１のマルチプレクサを介して
    サンプリングされ、アナログデジタル変換器によってデ
    ジタル化され、アナログデジタル変換器の出力データが
    第１のマルチプレクサと同期された第２のマルチプレク
    サによって各アナログ信号源に対するメモリセル中にそ
    れぞれ蓄積され、それら各メモリセルが単一配線バスを
    介して装置アドレスおよび内部アドレスによって選択さ
    れることを特徴とする請求項１１記載のセンサ素子。
  13. 【請求項１３】　　最小３本の導線を有し、第１の導線
    が単一配線バスに接続され、第２の導線が正の電源に接
    続され、第３の導線が負の電源に接続されていることを
    特徴とする請求項１１または１２記載のセンサ素子。
  14. 【請求項１４】　　第２および第３の導線間で測定され
    た電圧Ｕおよび電流Ｉは単一配線バスを介してデータワ
    ードとして読取り可能であることを特徴とする請求項１
    ３記載のセンサ素子。
  15. 【請求項１５】　　センサ素子が２以上の限定されたス
    テップで第２および第３の導線間の電流Ｉを変化する電
    流源切替え装置を具備し、および、または、センサ素子
    が２以上の限定されたステップで第２および第３の導線
    間の電圧Ｕを変化する電圧源切替え装置を具備している
    ことを特徴とする請求項１４記載のセンサ素子。
  16. 【請求項１６】　　データソースまたはデータシンクが
    装置アドレスおよび、または内部アドレスを介して読取
    りおよびまたは書込みされることができるデータ用の複
    数のメモリセルを有するモノリシック集積メモリ装置で
    あるスレーブ装置を形成しているメモリ素子であって、
    読取りモードから書込みモードへの切替えが動作アドレ
    スによって行われることを特徴とする請求項１乃至１０
    のいずれか１項記載のデータ送信システムを構成してい
    るメモリ素子。
  17. 【請求項１７】　　スレーブ装置は予め定められたアド
    レスサイクル用のアドレス計算装置を具備し、このよう
    よなアドレスサイクルが呼出された後に後続するメッセ
    ージ中のアドレス部分が省略され、アドレスサイクルは
    読取りおよび、または書込み動作を含んでいることを特
    徴とする請求項１６記載のメモリ素子。
  18. 【請求項１８】　　アドレス計算装置およびメモリ装置
    がモノリシック集積回路の一部分であり、アドレス計算
    装置のためのプログラムがメモリ装置の保護された領域
    においてアドレス計算プログラムとして蓄積され、アド
    レス計算プログラムが単一配線バスを介してメモリ装置
    中に書込まれることを特徴とする請求項１７記載のメモ
    リ素子。
  19. 【請求項１９】　　最小３本の導線を有し、第１の導線
    が単一配線バスに接続され、第２の導線が正の電源に接
    続され、第３の導線が負の電源に接続されていることを
    特徴とする請求項１６のセンサ素子。
  20. 【請求項２０】　　メモリ素子がメモリアドレスを供給
    するための導線を持たず、単一配線バスに接続された導
    線の１つがプログラム位相中にアドレス計算プログラム
    を供給するように機能し、正常な動作位相におけるアド
    レスの内部計算は外部読取り信号によって同期され、デ
    ータワードのビットは全てデータ導線を介して並列に入
    力および、または出力されることを特徴とする請求項１
    ７のセンサ素子。
  21. 【請求項２１】　　テレビジョン信号レンジからのビデ
    オデータが固定されたアドレスサイクルで書込まれ、読
    取れられることを特徴とする請求項２０のセンサ素子。
JP3324612A 1990-12-08 1991-12-09 フレキシブルな単一配線バスを備えたマスタースレーブデータ送信システム Expired - Fee Related JP2954410B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE90123647:1 1990-12-08
EP90123647A EP0489944B1 (de) 1990-12-08 1990-12-08 Master-Slave-Datenübertragungsverfahren mit flexiblem Eindraht-Bus

Publications (2)

Publication Number Publication Date
JPH04274637A true JPH04274637A (ja) 1992-09-30
JP2954410B2 JP2954410B2 (ja) 1999-09-27

Family

ID=8204816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3324612A Expired - Fee Related JP2954410B2 (ja) 1990-12-08 1991-12-09 フレキシブルな単一配線バスを備えたマスタースレーブデータ送信システム

Country Status (5)

Country Link
US (2) US5237322A (ja)
EP (1) EP0489944B1 (ja)
JP (1) JP2954410B2 (ja)
KR (1) KR0161668B1 (ja)
DE (1) DE59009700D1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007538345A (ja) * 2004-05-20 2007-12-27 クゥアルコム・インコーポレイテッド 単線バス及び３線バスの相互運用性
JP2009272964A (ja) * 2008-05-08 2009-11-19 Seiko Epson Corp 通信システム、ホスト、クライアント、携帯電話機の電話機本体、バッテリおよび通信方法
US8750324B2 (en) 2004-05-20 2014-06-10 Qualcomm Incorporated Single wire bus interface

Families Citing this family (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517015A (en) * 1990-11-19 1996-05-14 Dallas Semiconductor Corporation Communication module
EP0489944B1 (de) * 1990-12-08 1995-09-20 Deutsche ITT Industries GmbH Master-Slave-Datenübertragungsverfahren mit flexiblem Eindraht-Bus
DE4230913C2 (de) * 1992-09-16 1994-09-15 Itt Ind Gmbh Deutsche Verfahren und Schaltungsanordnung für ein serielles Bus-System mit einer Eindrahtverbindung
JPH06188850A (ja) * 1992-10-23 1994-07-08 Fujitsu Ltd データ転送方式及びデータ転送装置
US5457688A (en) * 1993-05-07 1995-10-10 The United States Of America As Represented By The Secretary Of The Navy Signal processor having multiple paralleled data acquisition channels and an arbitration unit for extracting formatted data therefrom for transmission
US5758098A (en) * 1994-05-12 1998-05-26 Apple Computer, Inc. Method and apparatus for providing a high throughput two-conductor serial interface with support for slave device detection
JP3681186B2 (ja) * 1994-06-22 2005-08-10 パイオニア株式会社 リモートコントロールシステム
US5577043A (en) * 1994-09-21 1996-11-19 Motorola, Inc. Method and apparatus for controlling information transmission on a multipoint link
US7424731B1 (en) 1994-10-12 2008-09-09 Touchtunes Music Corporation Home digital audiovisual information recording and playback system
US8661477B2 (en) 1994-10-12 2014-02-25 Touchtunes Music Corporation System for distributing and selecting audio and video information and method implemented by said system
US7188352B2 (en) 1995-07-11 2007-03-06 Touchtunes Music Corporation Intelligent digital audiovisual playback system
DK0786121T3 (da) 1994-10-12 2000-07-03 Touchtunes Music Corp System til digital, intelligent audiovisuel gengivelse
US5793980A (en) * 1994-11-30 1998-08-11 Realnetworks, Inc. Audio-on-demand communication system
US7349976B1 (en) 1994-11-30 2008-03-25 Realnetworks, Inc. Audio-on-demand communication system
US5600310A (en) * 1994-12-02 1997-02-04 General Electric Company Serial bus control for appliances
US5729547A (en) * 1996-02-07 1998-03-17 Dutec, Inc. Automatic driver/receiver control for half-duplex serial networks
US5862354A (en) * 1996-03-05 1999-01-19 Dallas Semiconductor Corporation Universal asynchronous receiver/transmitter (UART) slave device containing an identifier for communication on a one-wire bus
FR2753868A1 (fr) 1996-09-25 1998-03-27 Technical Maintenance Corp Procede de selection d'un enregistrement sur un systeme numerique de reproduction audiovisuel et systeme pour mise en oeuvre du procede
KR100214624B1 (ko) * 1996-12-03 1999-08-02 구자홍 냉장고의 외부 표시장치
DE19651308C2 (de) * 1996-12-10 1998-10-22 Becker Gmbh Audio-Soundsystem für ein Kraftfahrzeug
WO1998045787A1 (en) * 1997-04-10 1998-10-15 Advanced Micro Devices, Inc. Pin count reduction through serialization techniques
US7574727B2 (en) 1997-07-23 2009-08-11 Touchtunes Music Corporation Intelligent digital audiovisual playback system
US6605679B1 (en) * 1997-07-23 2003-08-12 E. I. Du Pont De Nemours And Company Polymerization of olefins
US6122278A (en) * 1997-08-07 2000-09-19 Advanced Micro Devices, Inc. Circuit and method for protocol header decoding and packet routing
FR2769165B1 (fr) 1997-09-26 2002-11-29 Technical Maintenance Corp Systeme sans fil a transmission numerique pour haut-parleurs
US6418352B1 (en) * 1997-12-12 2002-07-09 Brooks Automation Gmbh Integrated material management module
US6157818A (en) * 1998-04-03 2000-12-05 Trimble Navigation Limited Communication system having automatic addressing
FR2781582B1 (fr) 1998-07-21 2001-01-12 Technical Maintenance Corp Systeme de telechargement d'objets ou de fichiers pour mise a jour de logiciels
FR2781591B1 (fr) * 1998-07-22 2000-09-22 Technical Maintenance Corp Systeme de reproduction audiovisuelle
FR2781580B1 (fr) 1998-07-22 2000-09-22 Technical Maintenance Corp Circuit de commande de son pour systeme de reproduction audiovisuelle numerique intelligent
FR2781593B1 (fr) 1998-07-22 2001-01-12 Technical Maintenance Corp Telecommande pour systeme de reproduction audiovisuelle numerique intelligent
US8028318B2 (en) 1999-07-21 2011-09-27 Touchtunes Music Corporation Remote control unit for activating and deactivating means for payment and for displaying payment status
US6493342B1 (en) * 1998-09-11 2002-12-10 Teledesic Llc Method of data transmission in a data communication network
DE19904092B4 (de) * 1999-02-02 2012-01-05 Robert Bosch Gmbh Verfahren zur Übertragung von Daten
US8726330B2 (en) 1999-02-22 2014-05-13 Touchtunes Music Corporation Intelligent digital audiovisual playback system
FR2796482B1 (fr) 1999-07-16 2002-09-06 Touchtunes Music Corp Systeme de gestion a distance d'au moins un dispositif de reproduction d'informations audiovisuelles
US6670882B1 (en) 1999-07-28 2003-12-30 Cisco Technology, Inc. Multi drop stack bus detector method and apparatus
FR2805377B1 (fr) 2000-02-23 2003-09-12 Touchtunes Music Corp Procede de commande anticipee d'une selection, systeme numerique et juke-box permettant la mise en oeuvre du procede
FR2805060B1 (fr) 2000-02-16 2005-04-08 Touchtunes Music Corp Procede de reception de fichiers lors d'un telechargement
FR2805072B1 (fr) * 2000-02-16 2002-04-05 Touchtunes Music Corp Procede d'ajustement du volume sonore d'un enregistrement sonore numerique
FR2808906B1 (fr) 2000-05-10 2005-02-11 Touchtunes Music Corp Dispositif et procede de gestion a distance d'un reseau de systemes de reproduction d'informations audiovisuelles
FR2811175B1 (fr) 2000-06-29 2002-12-27 Touchtunes Music Corp Procede de distribution d'informations audiovisuelles et systeme de distribution d'informations audiovisuelles
FR2811114B1 (fr) 2000-06-29 2002-12-27 Touchtunes Music Corp Dispositif et procede de communication entre un systeme de reproduction d'informations audiovisuelles et d'une machine electronique de divertissement
US6498937B1 (en) 2000-07-14 2002-12-24 Trw Inc. Asymmetric bandwidth wireless communication techniques
FR2814085B1 (fr) 2000-09-15 2005-02-11 Touchtunes Music Corp Procede de divertissement base sur les jeux concours a choix multiples
JP2002351825A (ja) * 2001-05-29 2002-12-06 Rohm Co Ltd 通信システム
CA2357939A1 (en) * 2001-09-27 2003-03-27 Alcatel Canada Inc. Master-slave communications system and method for a network element
CA2357944A1 (en) * 2001-09-27 2003-03-27 Alcatel Canada Inc. Multi-subshelf control system and method for a network element
AU2003225172A1 (en) * 2002-05-08 2003-11-11 Semtech Corporation Single-wire communication bus for miniature low-power systems
US8103589B2 (en) 2002-09-16 2012-01-24 Touchtunes Music Corporation Digital downloading jukebox system with central and local music servers
US11029823B2 (en) 2002-09-16 2021-06-08 Touchtunes Music Corporation Jukebox with customizable avatar
US8151304B2 (en) 2002-09-16 2012-04-03 Touchtunes Music Corporation Digital downloading jukebox system with user-tailored music management, communications, and other tools
US8332895B2 (en) 2002-09-16 2012-12-11 Touchtunes Music Corporation Digital downloading jukebox system with user-tailored music management, communications, and other tools
US7822687B2 (en) 2002-09-16 2010-10-26 Francois Brillon Jukebox with customizable avatar
US10373420B2 (en) * 2002-09-16 2019-08-06 Touchtunes Music Corporation Digital downloading jukebox with enhanced communication features
US8584175B2 (en) 2002-09-16 2013-11-12 Touchtunes Music Corporation Digital downloading jukebox system with user-tailored music management, communications, and other tools
US9646339B2 (en) 2002-09-16 2017-05-09 Touchtunes Music Corporation Digital downloading jukebox system with central and local music servers
EP2202596B1 (de) * 2002-12-02 2012-02-01 Infineon Technologies AG Anordnung bestehend aus einer programmgesteuerten Einheit und einem mit dieser verbundenen Power-Baustein
US6993619B2 (en) 2003-03-28 2006-01-31 International Business Machines Corporation Single request data transfer regardless of size and alignment
US7079147B2 (en) 2003-05-14 2006-07-18 Lsi Logic Corporation System and method for cooperative operation of a processor and coprocessor
US7406100B2 (en) * 2003-05-21 2008-07-29 Atmel Corporation Bi-directional single wire interface
US7051146B2 (en) * 2003-06-25 2006-05-23 Lsi Logic Corporation Data processing systems including high performance buses and interfaces, and associated communication methods
US7181557B1 (en) * 2003-09-15 2007-02-20 National Semiconductor Corporation Single wire bus for connecting devices and methods of operating the same
US7606955B1 (en) * 2003-09-15 2009-10-20 National Semiconductor Corporation Single wire bus for connecting devices and methods of operating the same
US7315585B2 (en) * 2004-02-11 2008-01-01 Micrel, Inc. Clock-less serial data interface using a single pin
US7765420B2 (en) * 2005-08-23 2010-07-27 Linear Technology Corporation Single-wire sequencing technique
US7487331B2 (en) * 2005-09-15 2009-02-03 Microchip Technology Incorprated Programming a digital processor with a single connection
AT503207B1 (de) 2006-01-25 2009-04-15 Sigmatek Gmbh & Co Kg Verfahren und system zur ubertragung von daten
US7395362B2 (en) * 2006-02-03 2008-07-01 Standard Microsystems Corporation Method for a slave device to convey an interrupt and interrupt source information to a master device
US8185680B2 (en) * 2006-02-06 2012-05-22 Standard Microsystems Corporation Method for changing ownership of a bus between master/slave devices
US9330529B2 (en) 2007-01-17 2016-05-03 Touchtunes Music Corporation Game terminal configured for interaction with jukebox device systems including same, and/or associated methods
US9171419B2 (en) 2007-01-17 2015-10-27 Touchtunes Music Corporation Coin operated entertainment system
US7826525B2 (en) * 2007-02-16 2010-11-02 Illinois Tool Works, Inc. Pulse-based communication for devices connected to a bus
US9953481B2 (en) 2007-03-26 2018-04-24 Touchtunes Music Corporation Jukebox with associated video server
DE102007026512B4 (de) * 2007-06-08 2015-08-13 Ifm Electronic Gmbh Berührungslos arbeitendes Schaltgerät und Verfahren zum Betreiben desselben
US8332887B2 (en) 2008-01-10 2012-12-11 Touchtunes Music Corporation System and/or methods for distributing advertisements from a central advertisement network to a peripheral device via a local advertisement server
US10290006B2 (en) 2008-08-15 2019-05-14 Touchtunes Music Corporation Digital signage and gaming services to comply with federal and state alcohol and beverage laws and regulations
US7966438B2 (en) * 2007-09-27 2011-06-21 Honeywell International Inc. Two-wire communications bus system
DE102007053667B4 (de) * 2007-11-08 2010-01-14 Behr-Hella Thermocontrol Gmbh Verfahren zum Datenaustausch in einem Bussystem
US8332572B2 (en) 2008-02-05 2012-12-11 Spansion Llc Wear leveling mechanism using a DRAM buffer
DE102008031357B4 (de) * 2008-07-04 2017-06-29 Sennheiser Electronic Gmbh & Co. Kg Verfahren und System zur seriellen Übertragung von Daten
US8849435B2 (en) 2008-07-09 2014-09-30 Touchtunes Music Corporation Digital downloading jukebox with revenue-enhancing features
US8291143B1 (en) * 2009-02-11 2012-10-16 Brocade Communication Systems, Inc. Single line communication
US10564804B2 (en) 2009-03-18 2020-02-18 Touchtunes Music Corporation Digital jukebox device with improved user interfaces, and associated methods
JP5567653B2 (ja) 2009-03-18 2014-08-06 タッチチューンズ ミュージック コーポレイション エンターテイメントサーバおよび関連するソーシャルネットワーキングサービス
US10719149B2 (en) 2009-03-18 2020-07-21 Touchtunes Music Corporation Digital jukebox device with improved user interfaces, and associated methods
US9292166B2 (en) 2009-03-18 2016-03-22 Touchtunes Music Corporation Digital jukebox device with improved karaoke-related user interfaces, and associated methods
FR2948474A1 (fr) * 2009-07-22 2011-01-28 Proton World Int Nv Protocole de communication sur bus unifilaire
US8327052B2 (en) 2009-12-23 2012-12-04 Spansion Llc Variable read latency on a serial memory bus
KR101446403B1 (ko) 2010-01-26 2014-11-04 터치튠즈 뮤직 코포레이션 개선된 사용자 인터페이스를 갖는 디지털 쥬크박스 장치, 및 관련된 방법
US8719613B2 (en) * 2010-01-28 2014-05-06 Futurewei Technologies, Inc. Single-wire serial interface with delay module for full clock rate data communication between master and slave devices
US8775707B2 (en) * 2010-12-02 2014-07-08 Blackberry Limited Single wire bus system
WO2012170921A2 (en) * 2011-06-10 2012-12-13 Intersil Americas LLC System and method for operating a one-wire protocol slave in a two-wire protocol bus environment
JP5806557B2 (ja) * 2011-08-31 2015-11-10 オリンパス株式会社 カプセル型内視鏡
CA2971002A1 (en) 2011-09-18 2013-03-21 Touchtunes Music Corporation Digital jukebox device with karaoke and/or photo booth features, and associated methods
US11151224B2 (en) 2012-01-09 2021-10-19 Touchtunes Music Corporation Systems and/or methods for monitoring audio inputs to jukebox devices
US9409482B2 (en) 2012-04-17 2016-08-09 General Electric Company Power converter control system and method
US10205404B2 (en) 2012-04-17 2019-02-12 General Electric Company Power converter control system and method
CA2874899C (en) 2012-06-01 2017-07-11 Blackberry Limited Universal synchronization engine based on probabilistic methods for guarantee of lock in multiformat audio systems
US9479275B2 (en) 2012-06-01 2016-10-25 Blackberry Limited Multiformat digital audio interface
WO2013185111A2 (en) 2012-06-07 2013-12-12 Apple Inc. Methods and apparatus for synchronization among integrated circuits within a wireless network
US20140120845A1 (en) * 2012-10-30 2014-05-01 Anayas360.Com, Llc Low noise and loss biasing circuit
US9461812B2 (en) 2013-03-04 2016-10-04 Blackberry Limited Increased bandwidth encoding scheme
US10102175B2 (en) * 2013-03-15 2018-10-16 Apple Inc. Methods and apparatus for multi-drop digital bus
WO2015070070A1 (en) 2013-11-07 2015-05-14 Touchtunes Music Corporation Techniques for generating electronic menu graphical user interface layouts for use in connection with electronic devices
JP6777545B2 (ja) 2014-03-25 2020-10-28 タッチチューンズ ミュージック コーポレイションＴｏｕｃｈｔｕｎｅｓ Ｍｕｓｉｃ Ｃｏｒｐｏｒａｔｉｏｎ 改善されたユーザインターフェースを備えたデジタルジュークボックス装置および関連する方法
US9473876B2 (en) 2014-03-31 2016-10-18 Blackberry Limited Method and system for tunneling messages between two or more devices using different communication protocols
US10085224B2 (en) 2014-11-19 2018-09-25 Apple Inc. Methods and apparatus for synchronization of media playback within a wireless network
US9946677B2 (en) 2015-02-12 2018-04-17 Atmel Corporation Managing single-wire communications
US10353845B2 (en) 2015-02-12 2019-07-16 Atmel Corporation Adaptive speed single-wire communications
US10079650B2 (en) 2015-12-04 2018-09-18 Infineon Technologies Ag Robust high speed sensor interface for remote sensors
CN108605055A (zh) * 2016-02-01 2018-09-28 高通股份有限公司 串行链路中的可编程分布式数据处理
US10159053B2 (en) 2016-02-02 2018-12-18 Qualcomm Incorporated Low-latency low-uncertainty timer synchronization mechanism across multiple devices
JP6962229B2 (ja) * 2018-02-15 2021-11-05 オムロン株式会社 中央制御装置、制御方法およびプログラム
GB2575441B (en) 2018-07-05 2023-03-22 Siemens Ind Software Inc Addressing mechanism
EP3997580B1 (de) * 2019-07-11 2023-06-21 Inventio Ag Verfahren und datennetzwerk zum kommunizieren von dateninhalten, insbesondere in einer aufzuganlage

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735355A (en) * 1971-05-12 1973-05-22 Burroughs Corp Digital processor having variable length addressing
US4050062A (en) * 1975-08-14 1977-09-20 The United States Of America As Represented Bythe Secretary Of The Air Force System for digitizing and interfacing analog data for a digital computer
US4438491A (en) * 1980-10-14 1984-03-20 Constant James N Computer having plural IC chips with each chip including a transceiver
JPS57212563A (en) * 1981-06-25 1982-12-27 Fujitsu Ltd Address reading circuit for one-chip microcomputer
JPS5925536A (ja) * 1982-07-30 1984-02-09 シャープ株式会社 電力線デ−タ伝送システム
JPS6135642A (ja) * 1984-07-27 1986-02-20 Nissan Motor Co Ltd ネツトワ−クシステム
US4675864A (en) * 1985-06-04 1987-06-23 Hewlett-Packard Company Serial bus system
US4715031A (en) * 1985-09-23 1987-12-22 Ford Motor Company Vehicular data transfer communication system
US4707829A (en) * 1986-09-25 1987-11-17 Racal Data Communications Inc. CSMA-CD with channel capture
US5165023A (en) * 1986-12-17 1992-11-17 Massachusetts Institute Of Technology Parallel processing system with processor array and network communications system for transmitting messages of variable length
GB8722194D0 (en) * 1987-09-21 1987-10-28 Salplex Ltd Information handling & control systems
US5107256A (en) * 1987-11-02 1992-04-21 Matsushita Electric Industrial Co., Ltd. Method and apparatus for controlling terminals on communication network
FR2631183B1 (fr) * 1988-05-06 1991-02-22 Compex Procede et dispositif de transmission asynchrone de donnees par paquets
US4956852A (en) * 1988-08-30 1990-09-11 Universal Data Systems, Inc. Method for remote configuration of a modem
US5095480A (en) * 1989-06-16 1992-03-10 Fenner Peter R Message routing system for shared communication media networks
EP0489944B1 (de) * 1990-12-08 1995-09-20 Deutsche ITT Industries GmbH Master-Slave-Datenübertragungsverfahren mit flexiblem Eindraht-Bus

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007538345A (ja) * 2004-05-20 2007-12-27 クゥアルコム・インコーポレイテッド 単線バス及び３線バスの相互運用性
JP2010211810A (ja) * 2004-05-20 2010-09-24 Qualcomm Inc 単線バス及び３線バスの相互運用性
JP2010218558A (ja) * 2004-05-20 2010-09-30 Qualcomm Inc 単線バス及び３線バスの相互運用性
JP2010220222A (ja) * 2004-05-20 2010-09-30 Qualcomm Inc 単線バス及び３線バスの相互運用性
JP2011028764A (ja) * 2004-05-20 2011-02-10 Qualcomm Inc 単線バス及び３線バスの相互運用性
JP2013211029A (ja) * 2004-05-20 2013-10-10 Qualcomm Inc 単線バス及び３線バスの相互運用性
US8750324B2 (en) 2004-05-20 2014-06-10 Qualcomm Incorporated Single wire bus interface
JP2009272964A (ja) * 2008-05-08 2009-11-19 Seiko Epson Corp 通信システム、ホスト、クライアント、携帯電話機の電話機本体、バッテリおよび通信方法

Also Published As

Publication number Publication date
KR920013994A (ko) 1992-07-30
DE59009700D1 (de) 1995-10-26
US5495240A (en) 1996-02-27
EP0489944B1 (de) 1995-09-20
US5237322A (en) 1993-08-17
EP0489944A1 (de) 1992-06-17
JP2954410B2 (ja) 1999-09-27
KR0161668B1 (ko) 1998-12-01

Similar Documents

Publication Publication Date Title
JP2954410B2 (ja) フレキシブルな単一配線バスを備えたマスタースレーブデータ送信システム
US4887262A (en) Single-channel bus system for multi-master use with bit cell synchronization, and master station comprising a bit cell synchronization element suitable for this purpose
JP4598206B2 (ja) 集積回路をパラメータ化するための方法とそのための集積回路配置構成
US6567476B2 (en) Data synchronisation process, and transmission and reception interfaces
US8040215B2 (en) Address selection for an I2C bus
JPH0319741B2 (ja)
US6965530B2 (en) Semiconductor memory device and semiconductor memory device control method
EP0619548A1 (en) Interface circuit between a control bus and an integrated circuit suitable for two different protocol standards
EP2808800B1 (en) Multiple data rate memory with read timing information
KR20090120449A (ko) 시리얼 ｉ／ｏ 버스트 게이팅을 이용한 저전력 ｓｅｒｄｅｓ 아키텍처
US4945540A (en) Gate circuit for bus signal lines
KR20010053365A (ko) 디바이스간 직렬 버스 프로토콜
JP2011035834A (ja) 通信システム、通信装置及び通信方法
US5903508A (en) Input buffer of memory device for reducing current consumption in standby mode
US20030172233A1 (en) Plural station memory data sharing system
JP2012008785A (ja) バス接続回路を備えた半導体装置及びそのバス接続方法
JP2005502970A (ja) バスシステムの加入者におけるプログラム中断を発生させる方法，その装置及びバスシステム
US5701330A (en) Serial communication method and apparatus
US6222900B1 (en) Counter device
US20220150631A1 (en) Audio signal synchronization control device and audio device
US5938746A (en) System for prioritizing slave input register to receive data transmission via bi-directional data line from master
JPH09179819A (ja) 同期データ転送システム
JP2786732B2 (ja) シリアル・パラレル変換回路
JP4201375B2 (ja) データ転送装置
US7031876B2 (en) Procedure and device for data transmission between a processing unit and several position measuring instruments

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080716

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees