JP2954410B2 - フレキシブルな単一配線バスを備えたマスタースレーブデータ送信システム - Google Patents

フレキシブルな単一配線バスを備えたマスタースレーブデータ送信システム

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JP2954410B2 JP3324612A JP32461291A JP2954410B2 JP 2954410 B2 JP2954410 B2 JP 2954410B2 JP 3324612 A JP3324612 A JP 3324612A JP 32461291 A JP32461291 A JP 32461291A JP 2954410 B2 JP2954410 B2 JP 2954410B2
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  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Information Transfer Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入力／出力段を介して
スレーブ装置にデータを送信するか、またはスレーブ装
置からデータを読取るマスター装置を具備し、データ伝
送が単一配線を介してメッセージによって行われ、メッ
セージは、スレーブ装置におけるデータシンクまたはデ
ータソースを限定するアドレス部分と、送信データまた
は読取りデータのいずれかを含むデータ部分と、スター
トおよび終了情報とを含んでいるマスタースレーブデー
タ送信システムに関する。
【０００２】
【従来の技術】単一配線バスを具備したこのようなマス
タースレーブデータ送信システムは特に例えば単一のデ
ータチャンネルを有する遠隔制御システムにおいて知ら
れている。２つ以上のマスター装置および、または２つ
以上のスレーブ装置が存在する場合、単一配線バスの衝
突のない制御は複雑な制御回路を必要とし、その費用は
付加的なバスおよび制御ラインが距離が長いために避け
られなければならない場合にのみ妥当なものとされる。
集積技術、特にモノリシック集積回路技術の進歩はこれ
まで受動であると考えられていた素子を“電子インテリ
ジェンス”に構成することを可能にする。これは、以下
に示されるように距離があまり重要でない態様ならばデ
ータ送信システムにおいて大きい利点を提供する。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は多数のマスター装置動作および多数のスレーブ装
置動作を可能にし、データフォーマットが各送信および
動作要求に随意的に適合されることができるマスタース
レーブデータ送信システムにフレキシブルな単一配線バ
スを提供することである。
【０００４】
【課題を解決するための手段】本発明は、１以上のマス
ター装置および１以上のスレーブ装置がそれらの各入力
／出力段を介して前記単一配線に接続され、長さがメッ
セージからメッセージまで任意に予め定められることが
できるアドレス部分の終端部が第１のラベルによって限
定され、アドレスされるべき各スレーブ装置がアドレス
長検査装置を含み、データ部分の長さがメッセージ毎に
任意に予め決定可能であり、ビットクロックが少くとも
メッセージ上に重畳され、スタート情報が少くともメッ
セージの期間中に別のマスター装置のロックアウトを開
始し、出力エラー検出器が優先制御の目的で設けられ
て、２以上のマスター装置間における競合を防止してい
ることを特徴とするマスタースレーブデータ送信システ
ムによって実現される。本発明の別の有効な特徴は特許
請求の範囲第２項以下に記載されている。本発明によっ
て提供された利点のいくつかは以下の通りである。
【０００５】単一配線バスを備えたマスタースレーブデ
ータ送信システムのフレキシビリティは本質的にデータ
フォーマットの個々の成分が数等でメッセージからメッ
セージに変化するために得られる。別の利点は、短縮さ
れたアドレスを介して重要なデータへの迅速なアクセス
を可能にする自由に選択可能なアドレス長のために得ら
れる。
【０００６】別の利点は、置換可能な素子としてこのよ
うなマスター装置およびスレーブ装置を具備したデータ
送信システムにおいて提供される。１つの適用は、自動
車の分野においてマスター装置として動作する１つ以上
のプロセッサがスレーブ装置として機能する空間的に分
離されたセンサからデータを読取らなければならない場
合である。
【０００７】全素子が接続される単一配線バスで十分で
あるデータラインの節約の他に、各素子の端子の数は重
要な観点である。導線数および接続線数が少なくなれ
ば、それだけ接続部の反転または開回路または接触問題
による故障の危険が少ない。
【０００８】自由に選択可能なアドレス長はまた、長い
アドレスを介していわゆるオプションとして呼出されな
ければならない新しい付加的な機能が既存の機能が短い
アドレスを介して呼出されなければならない既存の機能
と矛盾しないため、置換またはレトロフィット動作を容
易にする。
【０００９】別の利点は、このようなシステムにおいて
結合された自己内蔵された素子上での導線の節約であ
る。極端な場合には、“インテリジェント”センサ、メ
モリ、変換器等の導線数は３に減少されることができ
る。
【００１０】
【実施例】図１に示されたメッセージＴはスタート情報
ｓｉにより開始する。このスタート情報に後続して可変
長アドレス部分ａｄ、第１のラベルｍ1 、同期ビットｓ
ｂ、可変長部分ｄｔおよび終了情報ｏｉが配置され、メ
ッセージの前後に単一配線バスＢ（図３参照）は静止ま
たは待機状態にある。静止状態において、単一配線バス
は高いインピーダンス状態であるか、或は上または下の
スイッチング電位にある（図４を参照）。メッセージＴ
の外側において、ビットクロックｂｔは待機信号として
単一配線バスで送信されてもよい。その場合、開始およ
び終了情報ｓｉおよびｏｉに対する特定のビットの送信
は省略されることができる。送信されたビットクロック
による待機状態に関して、開始情報ｓｉは最後のビット
クロック期間によって限定され、終了情報ｏｉは２つの
連続したビットクロック期間によって限定される。有効
には、第１のラベルｍ1 および同期ビットｓｂもまたそ
れぞれ１ビットクロック期間長だけである。図４は個々
の信号が異なるマーク・スペース比によってどのように
区別されるかを示す。
【００１１】図２はさらに複雑なメッセージＴを概略的
に示すが、しかしながらこれは図１のメッセージの全素
子を含んでいる。メッセージＴの外側の静止または待機
状態において、マスター装置は単一配線バスに対してビ
ットクロックｂｔを一定して送信する。ビットクロック
ｂｔの終りおよびアドレス部分ａｄのデータの始めは開
始情報ｓｉを形成する。アドレス部分ａｄは図１のよう
に第１のラベルｍ1 、同期ビットｓｂおよび可変長デー
タ部分ｄｔによって後続される。データ部分ｄｔが終了
情報ｏｉによって後続される図１とは異なり、第２のラ
ベルｍ2 はメッセージＴがまだ完了ではないことを示
す。第２のラベルｍ2 は可変長試験部分ｔｘ、第３のラ
ベルｍ3 、禁止ビットｂｂおよび終了情報ｏｉによって
後続される。試験部分ｔｘはアドレス部分ａｄおよび、
またはデータ部分ｄｔを試験するように機能する。エラ
ーが検出されたとき、禁止ビットｂｂの論理状態は変化
され、それによって送信されたメッセージＴ全体が取消
される。
【００１２】図１のフォーマットにおけるアドレス部分
ａｄはまた装置アドレスｄａ、内部アドレスｉａおよび
動作アドレスｏａに分割される。装置アドレスｄａは異
なるスレーブ装置をアドレスするように機能する。内部
アドレスｉａによってスレーブ装置内の異なるデータソ
ースまたはデータシンクへのアクセスを得ることができ
る。動作アドレスｏａはスレーブ装置によって行われる
べき動作を特定する。例えばスレーブ装置が読取り／書
込みメモリならば、このメモリは特定の動作アドレスｏ
ａによって読取りまたは書込みモードに対して準備され
ることができる。
【００１３】図１および図２における同期ビットｓｂは
スレーブ装置がメッセージＴを受ける準備ができていな
いことをマスター装置に示すように機能する。するとマ
スター装置は終了情報ｏｉを送信することによって単一
配線バスを放棄し、待機時間後に再度メッセージＴを送
信する。
【００１４】２つ以上のマスター装置が単一配線バスに
接続された場合、開始情報ｓｉの検出は終了情報ｏｉが
単一配線バスに現れるまで自分のメッセージＴの送信を
抑制させる。２つ以上のマスター装置がメッセージＴを
同時に送信し始めた場合、出力エラー検出器ａｆ（図５
参照）によって送信されたビットと受信されたビットと
の間の差を検出するマスター装置はバスを次々に放棄す
る。これは単一配線バスが“配線されたオア”として構
成されることを可能にする。２つの状態の一方、通常Ｌ
状態は単一のマスター装置または単一のスレーブ装置に
よって予め強制されることができる。類似した方法にお
いて、同期ビットｓｂおよび禁止ビットｂｂの論理状態
は各ビット期間内において変化される。したがって、バ
ス制御は出力エラー検出器ａｆによって簡単な方法で行
われる。
【００１５】“配線されたオア”および高いインピーダ
ンス状態（３状態論理の第３の状態）はまた結合される
ことができる。その後全てのマスター装置およびスレー
ブ装置はアクチブなものを除いて高いインピーダンス状
態になる。
【００１６】メッセージを送信した後、アクチブなマス
ター装置が待機状態でビットクロックｂｔを送信したと
きに、それは新しいマスター装置が開始情報ｓｉを送信
することにより優勢になるまで全てのマスター装置およ
びスレーブ装置上にそのビットクロックを与える。待機
状態中のビットクロックｂｔのマーク・スペース比は第
１のアドレスビットの検出がどのようにして達成される
かに依存する。第１のアドレスビットの前に開始情報ｓ
ｉとして論理“０”または“１”或はラベルを挿入する
ことが必要であることもある。
【００１７】図３は単一配線バスＢを介して互に接続さ
れる３つのマスター装置Ｍ，Ｍ1 ，Ｍ2 および４つのス
レーブ装置Ｓ，Ｓ1 ，Ｓ2，Ｓ3 を示す。このバスを介
して１つのマスター装置は連続的に一時に１つづつスレ
ーブ装置にデータを送信し、それからデータを読取るこ
とができる。個々のスレーブ装置は異なる装置アドレス
ｄａによって識別可能である。データがマスター装置の
間で交換可能ならば、後者はスレーブ装置と同様にアド
レス可能でなければならない。スレーブ装置Ｓ3 は３つ
の導線素子として示されており、その中の２つが給電線
であり、第３の導線が単一配線バスＢに接続されてい
る。このような素子は例えばデジタル化された温度値が
単一配線バスを介して読取られる電子温度センサであ
る。
【００１８】図４は関連したビットクロックｂｔを持つ
メッセージＴの部分の信号波形を概略的に示す。信号波
形は適当であるために、すなわちマーク・スペース比は
任意であるため、ビットクロックｂｔのクロック期間だ
けがマークされている。
【００１９】ビットクロックｂｔの下にはメッセージＴ
のいくつかのビットクロック期間の信号波形が示されて
いる。各ビットクロック期間の始めにおいて、ＬからＨ
への転移が発生する。負のエッジはビットクロック期間
中予め定められた時間に発生し、異なる長さのＨおよび
Ｌ状態を限定する。１より小さい第１のマーク・スペー
ス比は論理“０”を限定し、１より大きい第２のマーク
・スペース比は論理“１”を限定する。第３のマーク・
スペース比はラベルｍｉを限定し、また待機状態中のビ
ットクロックｂｔを限定する。
【００２０】ビットクロックｂｔからまたはラベルｍｉ
からデータビット“０”または“１”への転移は開始情
報ｓｉをマークする。終了情報ｏｉは、２以上のラベル
ｍｉが連続的に送信された場合に検出される。同期ビッ
トｓｂおよび禁止ビットｂｂは第１の論理状態例えば
“１”がマスター装置によって送信されることを特徴と
する。スレーブ装置がメッセージＴを処理する準備がで
きている場合、それは同期ビットｓｂまたは禁止ビット
ｂｂの論理状態を維持する。
【００２１】スレーブ装置がメッセージＴを処理する準
備ができていない場合、それは第２の論理状態、例えば
“０”に同期ビットを変化することによってマスターＭ
中の準備できていない信号をトリガーする。同様に、エ
ラーの検出時にスレーブ装置は第２の論理状態例えば
“０”に禁止ビットｂｂを変化することによってマスタ
ー装置Ｍ中の取消し信号をトリガーする。いずれかの場
合に、送信されたメッセージは無効であるため、後で反
復されなければならない。この割当ては“配線されたオ
ア”に適用され、ここにおいて“０”は“１”に優先す
る。
【００２２】必要なマーク・スペース比は、周波数がビ
ットクロックｂｔの周波数の少なくとも２倍である内部
システムクロックｃｌまたは補助クロックｈｔ（図５お
よび図６を参照されたい）から簡単に得られることが可
能である。メッセージＴの正のエッジはビットクロック
ｂｔを限定し、スレーブ装置および存在すれば他のマス
ター装置における補助クロックおよびクロック発生器は
全てそれに位相ロックループによりロックされる。
【００２３】図５はマスター装置Ｍの個々の機能モジュ
ールをブロック図で示す。機能モジュールは当業者に知
られているものと類似した回路なので、詳細な図示およ
び説明は不要である。個々の機能モジュールのタイミン
グおよび制御はマスター装置制御装置ｓｔによって行わ
れ、これは個々の機能モジュールから制御信号を受信
し、付勢のために後者に制御信号を送信する。
【００２４】入力／出力段ｉｏは単一配線バスＢに接続
されたその出力端子ｋを有し、送信モードで個々のＨお
よびＬスイッチング信号を発生する。受信モードにおい
て、単一配線バスＢの状態が感知され、デコーダｄｅｃ
に送信される。高インピーダンス状態への入力／出力段
ｉｏの変化が行われた場合、これは制御ラインｆ（破
線）上の信号によって実行される。受信された信号用の
デコーダｄｅｃに対応した装置は送信されるべき信号用
のコーダｃｏｄであり、これは送信されたビットのマー
ク・スペース比を制御する。デコーダｄｅｃはそれらの
マーク・スペース比に関して受信された信号をデコード
する。対応した窓はマーク・スペース比制御装置ｔｒに
よって形成され、これはコーダおよびデコーダの制御入
力に接続される。
【００２５】マーク・スペース比制御装置ｔｒはさらに
入力／出力段ｉｏを介して単一配線バスＢに対するラベ
ルｍｉを形成するラベル発生器ｍｇを制御する。コーダ
ｃｏｄに対する直列入力データはアドレス発生器ａｄ、
データソースｄｑまたは試験データ発生器ｔｇから生じ
る。デコーダｄｅｃの直列出力データは、基準入力がラ
ベル発生器ｍｇから供給されるデータシンクｄｓ、試験
データ発生器ｔｇまたは停止信号検出器ｓｄに供給され
る。
【００２６】停止信号検出器ｓｄが２つの供給された信
号間のマーク・スペース比の実質的な差を検出した場
合、それはマスター制御装置ｓｔに未準備信号または取
消し信号の検出を通知する。エラー検出器ｆｄは類似し
た方法で動作する。その入力の１つは試験データ発生器
ｔｇからの出力データを供給され、別の入力はデコーダ
ｄｅｃからの出力データを供給される。試験データ発生
器ｔｇはアドレスデータおよび、または送信または受信
されたデータから試験データを形成する。試験データへ
のデータの類似の処理がスレーブ装置Ｓにおいて行われ
た場合、エラー検出器ｆｄにおける受信された試験デー
タと試験データ発生器ｔｇからの試験データとを比較す
ることによって送信エラーが検出される。
【００２７】未準備および取消し信号の別の検出は、第
１のデータ入力端子がコーダｃｏｄの出力に接続され、
第２の入力端子が入力／出力段ｉｏの出力端子ｋに接続
された出力エラー検出器ａｆによって可能になる。入力
／出力段ｉｏの２つのタップにおけるマーク・スペース
比の間の差はスレーブ装置Ｓが同期または禁止ビットｓ
ｂ，ｂｂの状態を変化したことを示す。
【００２８】分離したブロックとして、クロック発生器
ｔｃが図５に示されている。それは内部システムクロッ
クｃｌを発生し、その内部位相ロックされたループ（示
されていない）は単一配線バスＢに結合され、または外
部システムクロックｃｌ´を与えられる。待機状態中、
単一配線バスＢはラベル発生器ｍｇからビットクロック
ｂｔを与えられる。
【００２９】マスター装置Ｍに全機能モジュールが存在
することは減じられた処理機能に対して不要である。例
えば、データの読取りだけを行われなければならない場
合、データソースｄｑは不要である。要求されるデータ
送信の信頼性が低いか、或は例えば反復によってその他
のものを得ることができるならば、スレーブ装置でも必
要とされる高価な試験データ発生器ｔｇは不要である。
図１のデータフォーマットの処理はもちろん試験データ
発生器も要求しない。
【００３０】図６は個々の機能ブロックを備えたスレー
ブ装置Ｓをブロック図で示す。マスター装置Ｍと類似し
た機能は図から明らかである。入力／出力段ｉｏ´の出
力端子ｋ´は単一配線バスＢに接続される。この入力／
出力段の内部データ出力はデコーダｄｅｃ´に結合さ
れ、内部データ入力はデータソースｄｑ´から入力を供
給されるコーダｃｏｄ´の出力に接続される。デコーダ
ｄｅｃ´の出力はデータシンクｄｓ´、アドレス長検査
装置ｕｅを備えたアドレス比較器ａｌおよびラベル検出
器ｍｄに結合される。
【００３１】コーダｃｏｄ´およびデコーダｄｅｃ´に
おける異なるマーク・スペース比に対する窓はマーク・
スペース比制御装置ｔｒ´によって制御される。後者は
また停止信号発生器ｓｇにおいて形成され、入力／出力
段ｉｏ´に直接供給された未準備および取消し信号に対
するマーク・スペース比を制御する。入力／出力段ｉｏ
´において、第２の論理状態すなわち“０”は各同期ビ
ットｓｂまたは禁止ビットｂｂに作用する。
【００３２】待機状態中の単一配線バスＢ上におけるビ
ットクロックｂｔの存在は、ビットクロックのないとき
にスレーブ装置制御装置ｓｔ´に作用するモードスイッ
チｂｕを介して電流節約状態を開始するビットクロック
検出器ｂｄによって検出される。ビットクロックｂｔに
対して整数周波数比を有する補助クロックｈｔを供給す
る補助クロック発生器ｈｇもビットクロック発生器ｂｄ
に結合されている。スレーブ装置ＳがＣＭＯＳ技術を使
用して実現された場合、回路が消勢されるならば内部ク
ロックをオフに切替えることだけが必要である。
【００３３】任意の長さのアドレスを供給されることが
できるアドレス比較器ａｌはアドレス長検査装置ｕｅを
具備している。アドレス部分ａｄ（または装置アドレス
ｄａ）およびアドレス長が等しくない場合、エネーブル
信号ａｊ（図７参照）はスレーブ装置制御装置ｓｔ´に
送信されない。したがって、異なる長さのアドレスにお
ける偶然の一致が結果的に送信になることはない。
【００３４】図７はアドレス長検査装置ｕｅの一実施例
をブロック図で示す。装置は少数の付加的な素子だけを
必要とするが、アドレス部分ａｄの連続的に供給された
データを蓄積するシフトレジスタｓｒを必ず具備してい
る。
【００３５】シフトレジスタｓｒはアドレス長検査のた
めに少なくともｎ＋１個のシフトレジスタ段を含み、こ
こにおいてｎは認識されるべきアドレスのビット数であ
る。スタート情報ｓｉから得られたスタート信号ｓｉ´
によって、第１のものを除く全てのシフトレジスタ段は
書込み動作の開始によって最も遅く“０”に設定され、
第１のシフトレジスタ段は“１”に設定される。個々の
シフトレジスタ段の設定はそれらのセットおよびリセッ
ト入力またはそれらのデータ入力を介して行われ、それ
ら入力に“１”または“０”のいずれかが第１または第
２のメモリｈ1，ｈ2 から供給される。
【００３６】アドレス部分ａｄの始めは個々のシフトレ
ジスタ段へのアドレスの直列の書込みを開始し、これは
第１のラベルｍ1 がシフト処理Ｉf を終了させるまで連
続する。アドレス長が等しい場合、第１のシフトレジス
タ段の論理“１”はシフトレジスタ段ｎ＋１にその間シ
フトされている。正しいアドレス長の基準は、第１の
“１”がシフトレジスタ段ｎ＋１に到達し、この最初の
“１”が依然としてそこに存在しているかの検査であ
る。
【００３７】図７の実施例において、この検査を実行す
る回路は第１および第２のＲＳフリップフロップｆ1 ，
ｆ2 、２つの付加的なシフトレジスタ段ｎ＋１およびｎ
＋２、インバータｉおよび第１および第２のアンドゲー
トｕ1 ，ｕ2 を含む。スタート信号ｓｉ´により２つの
ＲＳフリップフロップｆ1 ，ｆ2 のリセット入力Ｒはア
ドレス長測定期間の始めに付勢される。第１および第２
のＲＳフリップフロップｆ1 ，ｆ2 のセット入力Ｓe は
それぞれシフトレジスタ段ｎ＋１およびｎ＋２の出力に
接続されている。第１のフリップフロップｆ1 のＲＳの
Ｑ出力は第１のアンドゲートｕ1 の１入力に直接接続さ
れ、第２のフリップフロップｆ1のそれはインバータｉ
を介して第２の入力に結合されている。第１のアンドゲ
ートｕ1の別の入力は並列入力が装置アドレスｄａを含
むシフトレジスタ段から供給される装置アドレス比較器
ｄｋの出力に接続されている。装置アドレス比較器ｄｋ
はハードウェアまたはソフトウェア情報の形態で認識さ
れる装置アドレスを含む。
【００３８】正しいアドレス長の認識は以下の状態の有
効性検査から得られる： １．第１のＲＳフリップフロップｆ1 のＱ出力は論理
“１”でなければならず、これは“１”が測定期間中少
なくとも一度シフトレレジスタ段ｎ＋１にあったことを
意味する。
【００３９】２．第２のＲＳフリップフロップｆ2 のＱ
出力は論理“０”でなければならず、これは“１”が測
定期間中シフトレレジスタ段ｎ＋２になかったことを意
味する。そうでなければ、第２のＲＳフリップフロップ
ｆ2 は切換えられ、これはＱ出力における“１”によっ
て検出可能である。 ３．最後に、装置アドレス比較器ｄｋは装置アドレスｄ
ａの領域において全てのビットが一致していることを示
す。
【００４０】４．第１のラベルｍ1 がアドレス部分ａｄ
の終端を信号した場合のみ先行した検査１乃至３はエネ
ーブル信号ａｊをトリガーするため、この検査の有効性
は第１のラベルｍ1 に左右される：このラベルから得ら
れた信号ｍ1 ´は第２のアンドゲートｕ2 の１入力に供
給され、また第１のアンドゲートｕ1 からの出力は他の
入力に供給される。アンドゲートｕ2 の出力は所望のエ
ネーブル信号ａｊを供給する。
【００４１】シフトレジスタ段ｎ＋１の状態はまたもち
ろん異なる方法で検査される。例えば、第１のＲＳフリ
ップフロップｆ1 が位置を最初に変化したのは最後のビ
ットクロックパルスの発生時かまたはそれより早い発生
時かを決定するために検査が行われる。
【００４２】図８は、スレーブ装置におけるデータソー
スｄｑ´として機能する多重データソースのブロック図
である。データソースは第１のマルチプレクサｐ1 によ
って連続的にサンプリングされ、アナログデジタル変換
器ａｃに供給される複数のアナログ信号ソースｑ1 ，ｑ
2 ，ｑi から適切に構成される。アナログデジタル変換
器ａｃの出力は、メモリ装置ｍｒのセルｒ1 ，ｒ2 ，ｒ
i 中にデータを書込む第２のマルチプレクサｐ2 中に供
給される。個々のメモリセルからのデータｄａｔの読取
りは内部アドレスｉａによって各セルを選択することに
よって達成される。データソースｄｑが単一のアナログ
ソースｑ1 だけを備えている場合、第１および第２のマ
ルチプレクサｐ1 ，ｐ2 はもちろん不要であり、メモリ
装置ｍｒは単一セルｒ1 だけを必要とし、内部アドレス
ｉａを介した上記のアドレス動作も不要である。
【００４３】スレーブ装置がデータソースｄｑ´として
単一または多重アナログ信号ソースを含んでいるこのよ
うなマスタースレーブデータ送信システムの特に有効な
適用は、広範囲の測定タスクのためのあらゆる種類のセ
ンサ素子にある。複数の類似したまたは異なるセンサ素
子は１つの単一配線バスＢを介して質問されることがで
きる。さらに、センサ素子の必要な導線数は極端な場合
には３本に減少されることが可能である（図３および図
９参照）。第１の導線ａ1 は単一配線バスＢにセンサ素
子を接続するように機能する。第２および第３の導線ａ
2 およびａ3 は正および負の電源端子に素子を接続する
ように機能する。
【００４４】図９は、回転角変換器Ｒx 用の抵抗位置に
接続される３導線センサ素子Ｓ3 を概略的に示す。回転
角変換器Ｒx の知られていない抵抗は、第２および第３
の導線ａ2 ，ａ3 間の電圧Ｕと単一配線バスＢを介して
データとしてシャント電流Ｉを読取ることによって決定
されることができる。値Ｕ，Ｉおよび既知の供給電圧Ｕ
b から知られていない抵抗値Ｒx はマスター装置Ｍにお
いてデータシンクｄｓに接続された演算ユニットによっ
てマスター装置Ｍにおいて決定されることができる。
【００４５】供給電圧Ｕb が知られていない場合、位置
変換器Ｒx の知られていない抵抗値は２つの異なる測定
から決定されなければならず、電圧Ｕまたはシャント電
流ＩのいずれかがセンサＳ3 において内部ステップを経
ることによって切替えられなければならない。
【００４６】必要とされているものが位置変換器Ｒx の
絶対抵抗値ではなく、相対的な測定で十分であるなら
ば、センサＳ3 において接続された電流Ｉ1 が固定的で
あるが、予め定められたステップで変化するか或は単に
２倍にされることで十分である。測定された電圧値Ｕか
ら、位置変換器Ｒx の相対的な抵抗変化はシャント電流
Ｉの実際値を知らずに決定されることができる。これは
ほとんどの場合に回転の予め定められた角度等を再調節
するために特定の位置に対象を再度位置するのに十分で
ある。
【００４７】スレーブ装置の上記の機能モジュールｓｊ
に加えて、図９のセンサ素子は電流源スイッチング装置
ｘｑおよび、または電圧源スイッチング装置ｘｕを具備
している。アナログ信号源は図９に示されていない第２
および第３の導線ａ2 ，ａ3間の電圧を測定するための
装置である。
【００４８】図10は単一配線バスＢとのこのようなマス
タースレーブデータ送信システムの別の有効な適用、す
なわち“内蔵インテリジェンス”を備えたメモリ素子Ｓ
4 を示す。メモリ装置ｍｒの保護された領域ｍｐは、本
発明によるマスタースレーブデータ送信システムｍｊを
介してこの領域に書込まれるアドレス計算プログラムを
含んでいる。スレーブ装置の出力端子ｋ´はメモリ素子
の第１の導線ａ1 であり、この導線は単一配線バスＢに
接続されている。プログラム位相において、メモリ素子
Ｓ4 はアドレス計算プログラムの個々のステップを含む
メッセージＴを単一配線バスＢから受信する。これらは
一般に簡単な循環計算プログラムであり、個々のアドレ
スがアドレス計算装置ａｐにおいて決定される。メモリ
装置ｍｒの自由にアクセス可能な領域ｍｆはデータ出力
段ｖｏおよびデータ入力段ｖｉに接続されている。出力
および入力データｏｄ，ｉｄに対して、並列データ伝送
が可能な少なくとも１つの各組の導線が利用できる。
【００４９】内部同期は、補助クロック発生器ｈｇによ
って供給される補助クロックｈｔにより行われ、ビット
クロックｂｔまたは読取り信号ｓａのいずれかにロック
される。データサイクルも外部読取り信号ｓａと同期さ
れ、その周期は補助クロックｈｔまたはビットクロック
ｂｔの周期の整数倍である。異なるクロック間の同期は
補助クロック発生器ｈｇにおいて位相ロックループによ
って通常の方法で行われる。
【００５０】内蔵アドレス計算によるこのようなメモリ
素子Ｓ4 は、読取りおよび書込み速度および必要導線数
が非常に高い場合に特に有効である。例えばこの様なメ
モリはカラーテレビジョン信号のフレームを蓄積するた
めのビデオ信号処理において必要である。
【００５１】多数の導線のメモリ素子をパッケージする
費用は非常に高い。一般に、導線の長さはそれらの数と
共に増加する。これは導線間の相互結合を増加させ、そ
れによってデータ速度が制限される。このような高速素
子はアドレス導線を全く必要としないため本発明はこの
問題を除去する。
【００５２】別の有効な種類のメモリ素子は図11に示さ
れている。このメモリ素子Ｓ5 は、第１の端子ａ1 が単
一配線バスＢに接続され、一方第２および第３の導線は
それぞれ電源の正および負の給電端子に接続された３導
線素子である。このような３導線メモリ素子Ｓ5 は、低
いデータ伝送速度で十分である場合に使用されることが
できる。全体的なデータ伝送は単一配線バスＢを介して
直列的に行われることができる。メッセージＴにおける
内部アドレス部分ｉａを介してメモリ素子Ｓ5中の各内
部アドレスは選択されることができ、これは例えば画像
管用のデータの整列または調節を含む。蓄積されたデー
タが動作中に変化されない場合、メモリ装置は読取り専
用メモリに過ぎない。このような３導線素子の利点は低
価格の３導線トランジスタケースが使用されることがで
きることである。さらに、単一配線バスＢ上のメッセー
ジＴのゆっくりした処理は素子の形態で実際のマスター
装置Ｍを必要とせず、市販のマイクロプロセッサに負荷
される対応した処理プログラムにより構成されることが
できる。
【図面の簡単な説明】
【図１】単一配線バス上のメッセージの簡単なフォーマ
ットの概略図。
【図２】拡大されたフォーマットの概略図。
【図３】単一配線バスを介して結合された３つのマスタ
ー装置および４つのスレーブ装置を示したブロック図。
【図４】メッセージの一部分の概略図。
【図５】複合的な実施例におけるマスター装置の個々の
機能モジュールのブロック図。
【図６】複合的な実施例におけるスレーブ装置の個々の
機能モジュールのブロック図。
【図７】アドレス長検査装置のブロック図。
【図８】スレーブ装置に含まれ、センサ素子の一部分を
形成する多数データソースのブロック図。
【図９】３導線センサ素子の概略図。
【図１０】第１のメモリ素子のブロック図。
【図１１】３導線メモリ素子の概略図。

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 １以上のマスター装置と１以上のスレー
    ブ装置とを具備し、単一配線バスを介してデータを送受
    信するデータ伝送システムにおいて、 前記１以上のマスター装置は、データ伝送が行われる単
    一配線バスに結合され、入力／出力段を介して１以上の
    スレーブ装置にデータを送信するか、或はそれからデー
    タを読取るように動作し、前記スレーブ装置に与えるた
    めの可変的で随意の予め定められた長さを有し第１のラ
    ベルで終端するアドレスを発生するアドレス発生手段を
    具備し、 前記１以上のスレーブ装置は、前記単一配線バスに結合
    されており、前記マスター装置から送信された前記アド
    レスに応答してスレーブ装置の選択を決定するアドレス
    長検査装置を具備し、 前記アドレス長検査装置は前記可変的で随意の予め定め
    られた長さのアドレスを前記マスター装置から直列に受
    取って記憶するシフトレジスタ手段と、前記第１のラベ
    ルを検出してアドレス検査を開始する手段と、および前
    記マスター装置から送信された前記アドレスが前記スレ
    ーブ装置の前記アドレスと一致しているか否かを検査す
    る比較手段とを具備していることを特徴とするデータ伝
    送システム。
  2. 【請求項２】 前記データはメッセージを介して伝送さ
    れ、 前記メッセージが、 少なくともスレーブ装置のアドレスを限定する前記アド
    レス部分と、 伝送されたデータまたは読取られたデータを含むデータ
    部分と、 前記メッセージのスタートおよび終了を規定するスター
    トおよび終了情報信号とを含んでおり、 それらの組合わせが、 前記情報信号のスタートに応答して、前記メッセージが
    前記バスを占有しているあいだ前記メッセージを発生し
    ていない任意のマスター装置がメッセージ発生を中止し
    ないようにする前記マスター装置中の検出手段と、前記
    マスター装置中に配置され、伝送期間中の２以上のマス
    ター装置間の競合を阻止するように動作する出力エラー
    検出器とを含んでいる請求項１記載のデータ伝送システ
    ム。
  3. 【請求項３】 前記第１のラベルの後に同期ビットを前
    記メッセージ中に挿入する前記マスター装置中の手段
    と、 前記同期ビットに応答して、前記同期ビットの第１の論
    理状態を維持し、前記メッセージの処理が前記スレーブ
    装置により連続することをマスター装置に示す前記スレ
    ーブ装置中の手段と、 前記同期ビットを第２の論理状態に変化させることによ
    って未準備信号を供給して前記スレーブ装置が前記メッ
    セージを処理する準備ができていないことを前記マスタ
    ー装置に示す前記スレーブ装置中の手段と、 前記マスター装置中に配置されており、前記未準備信号
    を検出して、前記マスター装置が終了情報信号を送信す
    ることによって前記バスを放棄することを可能にするよ
    うに動作する手段とをさらに含んでいる請求項２記載の
    データ伝送システム。
  4. 【請求項４】 前記メッセージフォーマットのデータ部
    分と前記終了情報信号との間に第２のラベルと、可変長
    試験部分と、第３のラベルと、それに続く禁止ビットと
    を順次挿入する手段と、 前記スレーブ装置中に含まれており、エラーの検出に応
    答して前記禁止ビットの状態を変化させる手段、および
    前記マスター装置中に配置されており、前記変化された
    禁止ビットに応答して、前記マスター装置により送信さ
    れている前記メッセージを取消す信号を供給する手段と
    をさらに含んでいる請求項３記載のデータ伝送システ
    ム。
  5. 【請求項５】 前記マスター装置中に配置されており、
    前記単一配線バスの第１の状態と第２の状態との間の第
    １または第２の時間的な比によって規定された前記メッ
    セージ中のビットの論理状態を与え、第１と第２の状態
    の間の第３の時間的な比によって規定された前記終了情
    報信号の前記ビットを前記第１、第２および第３のラベ
    ルに供給する手段を含んでおり、前記第２の時間的な比
    で変化させられた状態の持続期間が前記第１の時間的な
    比によるものより長く、前記第２の状態から前記第１の
    状態への転移が各ビットクロック期間の開始を規定する
    前記第２の時間的な比に応答する手段を含んでいる請求
    項１記載のデータ伝送システム。
  6. 【請求項６】 前記第１および第２の状態間の前記第１
    または第２の時間的な比によって規定された前記第１の
    論理状態または前記第２の論理状態をそれぞれ有する同
    期ビットおよび禁止ビットを供給する前記マスター装置
    中の手段をさらに具備しており、 前記第１の論理状態が、スレーブ装置による前記メッセ
    ージの妨害されない処理を規定するように復号化される
    ように構成され、 前記第２の論理状態が、前記メッセージの処理の中断を
    規定するように復号化されるように構成される請求項５
    記載のデータ伝送システム。
  7. 【請求項７】 “配線されたオア”機能を実行する前記
    接続されたマスター装置およびスレーブ装置の前記単一
    配線バスおよび前記入力／出力段を動作する手段を含ん
    でおり、前記単一配線バスの前記状態の１つが少なくと
    もマスター装置によって変化されることができる請求項
    ６記載のデータ伝送システム。
  8. 【請求項８】 前記スレーブ装置は、読取りまたは書込
    みモードに対してそれぞれ選択的にアクセスされること
    ができるデータ記憶用の複数のメモリセルを有するモノ
    リシック集積メモリ装置を含むデータ源手段を有するメ
    モリ手段と、前記マスター装置からの前記メッセージの
    一部分として含まれている動作アドレス部分に応じて前
    記読取りモードから前記書込みモードに切替える手段と
    を含んでいる請求項１記載のデータ伝送システム。
  9. 【請求項９】 前記スレーブ装置は予め定められたアド
    レスサイクルを提供するアドレス計算手段を含み、アド
    レスサイクルの終了に応答して、伝送された後続するメ
    ッセージ中の前記アドレス部分を省略する手段を含み、
    前記アドレスサイクルはメモリ動作指令を含んでいる請
    求項８記載のデータ伝送システム。
  10. 【請求項１０】 前記メモリ手段は、プログラミング位
    相期間中に前記アドレス計算プログラムを適用し、正常
    動作位相において前記メモリ手段によるアドレスの内部
    計算を可能にするように動作する前記単一配線バスに接
    続されたターミナルを有しており、その内部計算は外部
    読取り信号によって前記バス上で同期され、データワー
    ドの全てのビットがデータ導線を介して並列に利用可能
    である請求項９記載のデータ伝送システム。
  11. 【請求項１１】 ビットクロック発生器は、データ伝送
    の前後に前記単一配線バスに対してビットクロックを生
    成し、前記ビットクロックが別のインターバルにおいて
    前記単一配線バス上に重畳され、 前記スレーブ装置中に配置されており、前記ビットクロ
    ックに応答し、前記ビットクロックの抑制期間中に前記
    スレーブ装置を電力節約モードにする手段をさらに含ん
    でいる請求項１記載のデータ伝送システム。
  12. 【請求項１２】 １以上のスレーブ装置から入力／出力
    段を介してデータを送信するか、或はデータを読取るよ
    うに動作する１以上のマスター装置を含み、データ伝送
    が単一配線バスを介して行われるマスター・スレーブ伝
    送システムにおいて、前記システムが前記バスを介して
    メッセージを送受信するためのフォーマットを提供し、
    前記フォーマットが、 スレーブ装置の少なくとも可変的で随意の予め定められ
    た長さのアドレスを規定するアドレス部分と、 伝送された、または読み取られたデータを含んでいるデ
    ータ部分と、 前記メッセージフォーマットのスタートおよび終了を規
    定するスタートおよび終了情報信号とを含んでおり、 それらの組合わせが、 メッセージ毎に随意に予め定められている可変長のアド
    レスを供給し、アドレスの終了が第１のラベルによって
    決定されるアドレス発生手段を有している前記単一配線
    バスに接続された１以上のマスター装置と、 随意の予め定められる長さのアドレスによってアドレス
    され、前記メッセージに応答して、前記スレーブ装置の
    選択を決定するために前記アドレスを復号化するアドレ
    ス長検査装置を含んでいる前記単一配線バスに接続され
    た１以上のスレーブ装置と、 前記送信されたメッセージの前記データ部分がメッセー
    ジ毎に随意に予め定められた長さを有しており、 前記メッセージの前後に送信されるクロックを生成する
    前記マスター装置中に配置されたビットクロック発生器
    と、 前記単一配線バスの第１および第２の状態間の第１また
    は第２の時間的な比によって規定された前記メッセージ
    中のビットの論理状態を与え、前記第１と第２の状態の
    間の第３の時間的な比によって規定される前記終了情報
    信号の前記ビットを前記第１、第２および第３のラベル
    に与える前記マスター装置中に配置された手段であっ
    て、前記第２の時間的な比で変化させられた状態の持続
    期間が前記第１の時間的な比によるものより長く、前記
    第２の状態から前記第１の状態への転移が各ビットクロ
    ック期間の開始を規定する前記第２の時間的な比に応答
    する手段を含んでいる手段と、 前記マスター装置が、前記メッセージが前記バスを占有
    しているあいだ前記情報信号のスタートに応答してメッ
    セージを発生していない任意のマスター装置がメッセー
    ジ発生を中止しないようにする検出手段を含んでおり、 前記第１のラベルの後の前記フォーマット中に同期ビッ
    トを挿入する前記マスター装置中の手段と、 前記同期ビットに応答して、前記同期ビットの前記第１
    の論理状態を維持し、前記メッセージの処理が前記スレ
    ーブ装置により連続することをマスター装置に示す前記
    スレーブ装置中の手段と、 前記同期ビットを前記第２の論理状態に変化させること
    によって未準備信号を供給し、前記スレーブ装置が前記
    メッセージを処理する準備ができていないことを前記マ
    スター装置に示す前記スレーブ装置中の手段と、 前記未準備信号を検出して、前記マスター装置が終了情
    報信号を送信することによって前記バスを放棄すること
    を可能にするように動作する前記マスター装置中に配置
    された手段と、 エラーを検出して、伝送期間中の２以上のマスター装置
    間の競合を阻止するために前記マスター装置から発生さ
    れた前記データと前記バスに存在する前記時間的な比を
    比較するように動作する前記マスター装置中に配置され
    た出力エラー検出器とを含んでいるデータ伝送システ
    ム。
  13. 【請求項１３】 前記メッセージフォーマットのデータ
    部分と前記終了情報信号との間に第２のラベルと、可変
    長試験部分と、第３のラベルと、それに続く禁止ビット
    とを順次挿入する手段と、 エラーの検出に応答して前記禁止ビットの状態を変化さ
    せる前記スレーブ装置中に含まれている手段、および前
    記変化された禁止ビットに応答して前記マスター装置に
    より伝送されている前記メッセージを取消す信号を供給
    する前記マスター装置中に配置された手段とをさらに含
    んでいる請求項１２記載のデータ伝送システム。
  14. 【請求項１４】 “配線されたオア”機能を実行する前
    記接続されたマスター装置およびスレーブ装置の前記単
    一配線バスおよび前記入力／出力段を動作する手段をさ
    らに含んでおり、前記単一配線バスの前記状態の１つが
    少なくともマスター装置によって変化されることができ
    る請求項１２記載のデータ伝送システム。
  15. 【請求項１５】 前記スレーブ装置は３つの電気導線を
    有しており、その第１の導線が前記単一配線バスに接続
    され、第２および第３の導線が電力供給源に接続されて
    いる請求項１４記載のデータ伝送システム。
  16. 【請求項１６】 前記スレーブ装置の前記第２および第
    ３の導線間の電圧を測定するように動作する前記マスタ
    ー装置中に配置された手段を含んでおり、前記スレーブ
    装置は、２以上の限定されたステップで前記第２および
    第３の導線の間の電流を変化させるように動作する電流
    源スイッチング手段を含むセンサ手段として動作し、前
    記センサ手段はさらに、２以上の限定されたステップで
    前記第２および第３の導線の間の前記電圧を変化させる
    ように動作する電圧源スイッチング装置を含んでいる請
    求項１５記載のデータ伝送システム。
  17. 【請求項１７】 前記スレーブ装置は、読取りまたは書
    込みモードに対してそれぞれ選択的にアクセスされるこ
    とができるデータ記憶用の複数のメモリセルを有するモ
    ノリシック集積メモリ装置を含むデータ源手段を有する
    メモリ手段と、前記マスター装置からの前記メッセージ
    の一部分として含まれている動作アドレス選択に応じて
    前記読取りモードから前記書込みモードに切替える手段
    とを含んでおり、 前記スレーブ装置は予め定められたアドレスサイクルを
    提供するアドレス計算手段を含み、アドレスサイクルの
    終了に応答して、伝送された後続するメッセージ中の前
    記アドレス部分を省略する手段を含んでいる請求項１２
    記載のデータ伝送システム。
  18. 【請求項１８】 前記メモリ手段は、プログラミング位
    相期間中に前記アドレス計算プログラムを適用し、正常
    動作位相において前記メモリ手段によるアドレスの内部
    計算を可能にするように動作する、前記単一配線バスに
    接続された導線を１つだけ有しており、その内部計算は
    外部読取り信号によって前記バス上で同期され、データ
    ワードの全てのビットがデータ導線を介して並列に利用
    可能である請求項１７記載のデータ伝送システム。
  19. 【請求項１９】 複数のマスター装置をさらに含んでお
    り、前記マスター装置が別のマスター装置からデータを
    受信するためにアドレス可能である請求項１２記載のデ
    ータ伝送システム。
  20. 【請求項２０】 １以上のスレーブ装置から入力／出力
    段を介してデータを送信するか、或はデータを読取るよ
    うに動作する１以上のマスター装置を含み、データ伝送
    が単一配線バスを介して行われるマスター・スレーブ伝
    送システムにおいて、前記システムが前記バスを介して
    メッセージを送受信するためのフォーマットを提供し、
    前記フォーマットが、 スレーブ装置の少なくとも可変的で随意の予め定められ
    た長さのアドレスを規定するアドレス部分と、 伝送された、または読み取られたデータを含んでいるデ
    ータ部分と、 前記メッセージフォーマットのスタートおよび終了を規
    定するスタートおよび終了情報信号とを含んでおり、 それらの組合わせが、 メッセージ毎に随意に予め定められている可変長のアド
    レスを供給し、アドレスの終了が第１のラベルによって
    規定されるアドレス発生手段を有している前記単一配線
    バスに接続された１以上のマスター装置と、 随意に予め定められる長さのアドレスによってアドレス
    され、前記メッセージに応答して前記スレーブ装置の選
    択を決定するために前記アドレスを復号化するアドレス
    長検査装置を含んでおり、前記送信されたメッセージの
    前記データ部分がメッセージ毎に随意に予め定められた
    長さを有している前記単一配線バスに接続された１以上
    のスレーブ装置と、 前記第１のラベルの後の前記フォーマット中に同期ビッ
    トを挿入する前記マスター装置中の手段と、 前記同期ビットに応答して、同期ビットの第１の論理状
    態を維持し、前記メッセージの処理が前記スレーブ装置
    により連続することをマスター装置に示す前記スレーブ
    装置中の手段と、 前記同期ビットを第２の論理状態に変化させることによ
    って未準備信号を供給し、前記スレーブ装置が前記メッ
    セージを処理する準備ができていないことを前記マスタ
    ー装置に示す前記スレーブ装置中の手段と、 前記未準備信号を検出して、前記マスター装置が終了情
    報信号を送信することによって前記バスを放棄すること
    を可能にするように動作する前記マスター装置中に配置
    された手段と、 前記情報信号のスタートに応答して、前記メッセージが
    前記バスを占有しているあいだ前記メッセージを発生し
    ていない任意のマスター装置がメッセージ発生を中止し
    ないようにする前記マスター装置中の検出手段と、伝送
    期間中の２以上のマスター装置間の競合を阻止するよう
    に動作する前記マスター装置中に配置された出力エラー
    検出器とを含んでいるデータ伝送システム。
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