DE2831887C2 - Anordnung zum Übertragen von Daten zwischen einer zentralen Verarbeitungseinheit und mehreren peripheren Einheiten - Google Patents

Description

Die Erfindung betrifft eine Anordnung zum Übertragen von Daten gemäß dem Oberbegriff des Patentanspruches 1.

Eine solche Anordnung kann insbesondere in einem Datenverarbeitungssystem verwendet werden, in welchem die peripheren Einheiten aus Abrechnungsterminals eines Einzelhandelsunternehmens bestehen. Die Terminals enthalten verschiedene Verarbeitung^ und Steuereinheiten, wie Datenprozessoren, und periphere ,Einheiten, z. B. ein Tastenfeld, eine Kundenanzeige, eine Bedienungsanzeige, Druckwerke und eine Geldschublade, welche jeweils unter Steuerung der zugeordneten Terminal-Steuereinheiten steuerbar sind.

Dieses bekannte System weist den Nachteil auf, daß sie relativ teuer sind, da sie relativ komplexe Terminal-Steuereinheiten in Form eines Datenprozessors in jedem Terminal benötigen.

Der Erfindung liegt <iie Aufgabe zugrunde, eine Anordnung der obengenannten Art wesentlich zu vereinfachen. Diese Aufgabe wird durch die im Patentanspruch 1 definierte Erfindung gelöst Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnungen beschrieben. In diesen zeigt

F i g. 1 ein allgemeines Blockschaltbild einer Daten* Übertragungsanordnung mit mehreren Terminals,

Fig.2 ein Grundblockschaltbild der einzelnen Bausteine eines Hauptterminals der in F i g. 1 dargestellten Anordnung,

Fig.3 ein Grundbleeksehaltbild der einzelnen Bausteine eines Unterterminals der in F i g. 1 dargestellten Anordnung,

Fig.4 ein Blockschaltbild der in Fig.2 als Block dargestellten Hauptterminal-Sammelleitung-Anpaßschaltung,

F i g. 5 ein Blockschaltbild der in F i g. 3 in Blockform dargestellten Unterterminal-Sammelleitungs-Anpaß schaltung,

Fig,6 ein Blockschaltbild einer Modulator-Treiberschaltung wie sie in den Haupt- pnd Unter-SammeBcitungs-Anpaßschaltungen der Fig.4 bzw. Fig,5 verwendetwird,

Fi g, 7 ein Blockschaltbild einer Empfänger-Demodulatorschaltung, wie sie in der Haupt- und Untersamnjelleitungsanschlußschaltung der Fig.4 bzw, Fig.5 verwendet wird,

ίο F i g, 8A, 8B und 8C zusammen ein Blockschaltbild der Steuerschaltung für die Haupt-Sammelleitungsanschlußschaltung der F i g. 4 und

Fig.9A und 9B zusammen ein Blockschaltbild der Steuerschaltung für die Unter-Sammelleitungs-Anpaßschaltung der F ig. 5.

Die Basissystemkonfiguration der nach Haupt- und Unterfunktionen unterteilten Datenübertragungsanordnung ist in Fig. 1 dargestellt Die allgemeinen Datenverarbeitungseinrichtungen enthalten den ObIichen zentralen Rechner 107, welcher mittels Verbin dungsleitungen 106 mit einer Speici^/steuereinheit 104 verbunden ist An verschiedenen von dem zentralen Rechner 107 entfernten Stellen sind periphere Einheiten angeordnet beispielsweise Tastenfelder, Anzeigevorrichtungen usw. wie sie in Fig.3 in Blockform darges*2llt sind und weiche eine Datenübertragung untereinander und zu Datenverarbeitungseinrichtungen verlangen. Zwischen den Datenverarbeitungseinrichtungen und den peripheren Einheiten sind ein Hauptterminal 101, mehrere Unterterminals 102 und eine Hauptterminal-Unterterminal-Verbindungsleitung 103 angeordnet Aus Vereinfachungsgründen ist in Fig.1 nur ein einziges Hauptterminal 101 dargestellt das mit drei Unterterminals 102 verbunden ist Es sei jedoch darauf hingewiesen, daß auch mehr oder weniger als drei Unterterminals 102 einem einzigen Hauptterminal 101 über die Verbindungsleitung 103 zugeordnet sein können und daß weitere Hauptterminals (nicht gezeigt) über eine Verbindungsleitung 105 mit der Speichersteuereinheit verbunden sein können, was jeweils von der Größe des Systems und der Anzahl der von- der Datenverarbeitungsanlage zu bedienenden peripheren Geräte abhängt

Wie aus Fig. 2 ersichtlich, besitzt jedes HauptterminaJ 101 seinen eigenen Speicher 20?, welcher aus herkömmlichen RÖM-(Festwert-)Speicher- und RAM-(Lese-Schreib-)Speicherbausteinen bestehen kann, und einen gemeinsamen Steuerbaustein 201, welche untereinander und mit anderen Bausteinen des Terminals so über eine gemeinsame Sammelleitung 211 verbunden sind. Das Hauptterminal enthält ferner seine eigenen peripheren Einheiten, wie beispielsweise ein Tastenfeld 207, eine numerische Anzeige 206, eine Bedienungsanzeige Λ5, einen Drucker 204 und verschiedene weitere Einheiten, wie beispielsweise eine Geldschublade 203. Der Datenaustausch mit dem Rechner 107 wird über eine Verbindungsanpaßschaltung 209 bewirkt während der Datenaustausch zwischen dem Hauptterminal 101 und den Unterterminals 102 Über eine Haupt-Sammeleo leitungsanschlußschaltung 208 erfolgt welche später im einzelnen beschrieben wird. Die Stremyersorpng für diese Einheiten erfolgt über eine von einer Stromversorgungseinrichtung 210 kommende Stromversorgungsleitung 212. Die genannten peripheren Einheiten können herkömmlicher Bauart sein und enthalten ein Datenregister, ein Zustandsregister und ein Ausgabepufferregister. Der gemeinsame Steuerbaustein wird durch einen Mikroprozessor gebildet. Der Steuerbau-

stein 201 und der Speicher 202 bilden zusammen Datenverarbeitungseinrichtungen. Da dem Datenverarbeitungsfachmann der Aufbau und die Arbeitsweise verschiedener Arten von Sammelleitungsanschlußschaltungen und peripheren Einrichtungen bekannt sind, wird auf eine detaillierte Beschreibung derselben verzichtet und auf diese Einrichtungen wird nur dann kurz Bezug genommen, wenn dies erforderlich ist, um die Beschreibung der erfindungsgemäßen Datenübertragungsanordnung zu vereinfachen. Einzelheiten des Aufbaus und der Arbeitsweise der Haupt-Sammelleitungsanpaßschaltung 208, welche den Datenaustausch mit den zugeordneten Unterterminals 102 steuert, werden weiter unten anhand der F i g. 4 und 6 bis 8 beschrieben.

Wie aus Fig.3 ersichtlich, enthält jedes Unterterminal 102 eine Unterterminal-Sammelleitungsanschlußschaltung 301, welche mit einer zugeordneten Hauptterminal-Sammelleitungsanpaßschaltung (beispielsweise der Anpaßschaltung 208 in Fig. 2) über eine Verbindungsleitung, beispielsweise einer verdrillten 100-Ohm-Doppelleitung 103_: verbunden ist Innerhalb jedes Unterterminals ist eine Anzahl entfernter (in bezug auf den Prozessor) peripherer Einheiten angeordnet, wie beispielsweise ein Tastenfeld 302, eine Ziffernanzeige 303, eine Bedienungsanzeige 304, ein Drucker 305 und verschiedene andere Steuereinrichtungen, wie beispielsweise eine Geldschublade 306. Diese peripheren Einheiten sind mit der Unterterminal-Sammelleitungsanpaßschaltung 301 über eine gemeinsame Steuersammelleitung 308 verbunden. Eine Stromversorgungsschaltung 307 versorgt die einzelnen Bausteine des Unterterminals über eine Stromversorgungsleitung 309 mit der erforderlichen Energie. Wie bereits im Zusammenhang mit der Beschreibung der allgemeinen Anordnung des Hauptterminals 101 erwähnt, sind die verschiedenen peripheren Einheiten des Unterterminals 102 nicht Gegenstand der Erfindung und diese Einheiten werden deshalb nur dort kurz beschrieben, wo dies zur Vervollständigung der Beschreibung der erfindungsgemäßen Datenübertragungsanordnung erforderlich ist.

Ein Blockschaltbild der Hauptterminal- und Unterterminal-Sammelleitungsanpaßschaltung 208 bzw. 301 ist in den Fig.4 und 5 dargestellt. Jede Anpaßschaltung enthält eine serielle Datenmodulator- und Treiberschaltung zur Übertragung an den Empfänger-Demodulator der Sammelleitungsanpaßschaltung, mit der sie verbunden ist

Die Hauptterminal-Anpaßschaltung 208 enthält eine Modulator-Treiberschaltung 402, einen Übertragungstaktgeber 403, eip^n Empfänger-Demodulator 404 und eine Steuerschaltung 401. Die Steuerschaltung (Einzelheiten derselben werden weiter unten anhand der F i g. 8 beschrieben) enthält einen Parallel-Serie-Wandler und eine Protokoll-Steuerlogik zur Anpassung von Daten zwischen der gemeinsamen Steuersammelleitung und den Übertragungsleitungen zu den zugeordneten Unterterminals. Die Steuereinheit 401 wandelt die zu den zugeordneten Unterterminals zu übertragenden Daten in serielle Daten um und steuert die Arbeitsweise der Datenmodulator- und Treiberschaltung 402 durch ein Übertragungsauslösesjgnal XMTTENAB. Die Daten werden mit einer Übertragungsgeschwindigkeit ausgegeben, die durch den vom Taktgeber 403 erzeugten Takt bestimmt wird.

Die in Fig.6 dargestellte Modulator-Treiberschaltung 402 führt eine Manchester-Codierung durch und enthält ein EXKLUSIV-ODER-Glied 601, welches die seriellen Daten am Eingang 610 und das Taktsignal am Eingang 612 zugeführt erhält. Der Ausgang des EXKLUSIV-ODER-Gliedes 601 ist mit dem einen Eingang eines Verknüpfungsgliedes 602 und über einen Inverter 603 mit einem Eingang eines weiteren Verknüpfungsgliedes 604 verbunden. Die Verknüpfungsglieder 602 und 604 werden durch das XMITENAB-Signal, das von der Hauptterminal-Steuerschaltung 401 geliefert wird, durchgeschaltet, wodurch die seriellen Daten zu einem Treiberverstärker 605 gelangen und über eine verdrillte 100-Ohm-Doppelleitung ΓΖ, zu dem Empfänger-Demodulator der Unterterminal-AnpaßschalUi-ig 301 taktweise übertragen werden.

Wenn Daten aufgrund eines Lesebefehls von einer Unterterminal-Anpaßschaltung empfangen werden, dann werden diese durch den Empfänger-Demodulator 404, der nunmehr anhand der F i g. 7 beschrieben werden soll, demoduliert. Die von der Anpaßschaltung 301 eines Unterterminais takiweise ausgegebenen seriellen Daten werden über die verdrillte Doppelleitung TL einem Schwellenwertdetektor 701 zugeführt, welcher seinerseits ein Flipflop 702 steuert. Ein Ausgang des Flipflops ist über einen Inverter 703 mit einem Doppel-Flanken-Differentiator 704 gekoppelt. Der Ausgang des Inverters 703 liefert die empfangenen Daten, welche über eine Leitung RXDATA zu der Haupt-Steuerschaltung 401 geliefert werden. Das empfangene Taktsignal wird erzeugt durch Verzögerung des doppelt-differenzierten Datensignals mittels eines Monoflops 705 und wird über eine Leitung RX CLK an die Steuereinheit 401 geliefert.

Wie die Hauptterminal-Anpaßschaltung 208 enthält auch die Unterterminal-Anpaßschaltung 301 (Fig.5) eine Modulator-Treiberschaltung 502. einen Empfänger-Demodulator 501 und einen Übertragungstaktgeber 503. Diese Einheiten entsprechen aufbaumäßig und funktionsmäßig denen der Hauptterminal-Anpaßschaltung, so daß die oben anhand der F i g. 6 und 7 gegebenen Erläuterungen auch für die Einheiten 501—503 in Fig.5 gelten. Die Unterterminal-Anpaßschaltung 301 enthält ferner eine Steuerschaltung 504 (Einzelheiten derselben werden unten unter Bezugnahme auf Fig.9 beschrieben) zur Steuerung der Übertragung von Daten von einer peripheren Einheit in Abhängigkeit von einer Leseanforderung des Hauptterminals 101 und die Einschreibung von Daten in eine adressierte periphere Einheit.

Die Steuerschaltungen der Hauptterminal-Anpaßschaltung 208 und der Unterterminal-Anpaßschaltung 301 sind im einzelnen in den F i g. 8 brw. 9 dargestp'lt. In diesen Schaltungen befinden sich logische Verknüpfungsschaltungen und Parallel-Serie- sowie Serie-Parallel-Umsetzungsregister zur Ausführung der Datenübertragung zwischen dem zentralen Rechner 107 und einer peripheren Einheit 302—306 eines Unterterminals über das Hauptterminal 101 und unter Steuerung desselben. Zur Erleichterung des Verständnisses des Aufbaus und der Arbeitsweise nicht nur dieser Schaltungen, sondern des gesamten Hauptterminal-Unterterminal-Kommunikationssystems werden im folgenden entsprechende Datenübertragungsvorgänge innerhalb des erfindungsgemäßen Systems unter Steuerung der in den Fig.8 und 9 dargestellten Schaltungen beschrieben.

Es gibt drei verschiedene Arten von Datenübertragungsvorgängen, welche zwischen dein Datenprozessor (sei es indirekt mit dem zentralen Rechner 107 oder direkt mit dem gemeinsamen Steuermodul 201 des

Hauptterminal-Steuerschaltung (F i g. 8) Datenformat

Si, S₂, RF, R/W, A₇, A₆, A₅, A., A₃, A₂, A\, A₀, D₇, D₆, D₅, D₄, D₃, D₂, Du D₀

darin sind

SuS₁

RF

R/W

At-Ao

D₁-D₀

Synchronisationsbits (St =0, S₂= 1); ein Rückstellen-Fehler-Bit; ein Lesen-/Nicht-Schreiben-Bit; Adressenbits; und Datenbits.

Das Steuerfeld dieses Zwanzig-Bit-Codes besteht aus dem Rückstellen-Fehler-Bit (RF) and dem Lesen-/ Nicht-Schreiben-Bit (R/W). Während eines »Schreiben«-Vorgangs ist das Rückstellen-Bit eine »1«, während das Lesen-ZNicht-Schreiben-Bit eine »0« ist Während eines »Lesen«-Vorgangs werden die Datenbits weggelassen, da keine Daten zu einem Untertermi-

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Hauptterminals 101) und einer Einheit der peripheren Einrichtungen stattfinden können.

Eine dieser Übertragungsarten ist ein »Schreiben«- Vorgang, wobei eine periphere Einheit adressiert wird und Daten von dem Prozessor zu der peripheren Einheit übertragen und in diese eingeschrieben werden. Eine weitere Übertragungsart ist ein »Lesen«-Vorgang, wob^l eine periphere Einheit adressiert ist und darin enthaltene Daten von dieser peripheren Einheit zu dem Prozessor übertragen werden. Eine weitere Übertragungsart ist ein »Rückstellen«-Vorgang, welcher beim Ein- und Ausschalten der Spannung durchgeführt wird, um den Prozessor und die peripheren Einrichtungen so vorzubereiten, daß verhindert wird, daß durch die Spannungsein- und -ausschaltzyklen verursachte Übergangsstörsignale in die peripheren Einheiten und in den Speicher gelangen. Mit Ausnahme dieses Rückstellen-Vorgangs werden diese Vorgänge im einzelnen beschrieben, und zwar im Zusammenhang mit den durch die Hauptterminalsteuerschaltung der Fig.8 und der Unterterminalsteuerschaltung der Fig.9 ausgeführten Operationen.

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Das Hauptterminal 101 überträgt ein Wort an ein Unterterminal 102 immer dann, wenn ein EingabeVAusgabe-(Lese- oder Schreibbefehl von dem Prozessor oder zentralen Rechner 107 empfangen wird und die angegebene Adresse mit einer nicht geschützten Adresse des Hauptterminals übereinstimmt Wie oben bereits beschrieben, werden die Daten in serieller Form übertragen, so daß vom Hauptterminal eine Serie von Bits angegeben werden, welche als Teil des übertragenen Codes ein Feld mit Adresseninformationen enthalten, welche ein bestimmtes Unterterminal definieren, mit welchem der Übertragungsvorgang durchgeführt werden soll.

Zu Veranschaulichungszwecken sei eine maximale Codelänge von zwanzig Bits angenommen mit zwei Synchronisationsbits (S\, S₂), einem Rückstellen-Fehler-Bit (RF), einem Lese^/Nicht-Schreiben-Bit (R/W), einem Acht-Bit-Adressenfeld (A₇-Ao) und einem Acht-Bit-Datenfeld (D₇ — Do). Für einen Schreibvorgang oder für einen kontinuierlichen Rückstellen-Vorgang wird von einem Hauptterminal ein Zwanzig-Bit-Datenformat übertragen, das in der folgenden Weise codiert ist:

nal 102 zu senden sind, so daß ein Zwölf-Bit-Code von dem Hauptterminal 101 zu übertragen ist. Das Rückstellen-Fehler-Bit ist wieder eine »1«, während das LesenVNicht-Schreiben-Bit eine »1« ist.

Zur Bildung der entsprechenden Lese- und Schreib· Codes, die von dem Hautterminal zu übertragen sind, enthält die in Fig.8 dargestellte Steuerschaltung ein Parallel-Serie-/Serie-Parallel-Register R1 und eine Gruppe von zugeordneten Verknüpfungsschaltungen. Das Register R1 besteht aus herkömmlichen in Kaskade geschalteten Registern, deren Stufen so zusammengeschaltet sind, daß sie maximal zwanzig parallele Eingangsbits S\ bis A, aufnhemen können und diese Bits taktweise in einem seriellen Format ausgeben können; in ähnlicher Weise kann das Register R1 serielle Eingangsdaten nacheinander aufnehmen und bestimmte ausgewählte Stufen, d. h. die Datenbitstufen für Di bis Da, sind mit ihren Ausgängen mit Datenleitungs-Treiberstufen DD 1 verbunden, vnn wn parallele Ausgangsdatenbits in Abhängigkeit vom Empfang eines seriellen Datenflusses von einer Unterterminal-Anpaßschaltung 301 erhalten werden. Die Adressenbits A₇ bis A₀ und die Datenbits D₇ bis D₀ sind mit entsprechenden parallelen Leitungen der Hauptsammelleitung MB verbunden, um diese Bits mit dem Mikroprozessor des gemeinsamen Steuermoduls 201 (F i g. 2) zu koppeln.

Lese-Vorgang

Bei der Einleitung eines Datenaustauschvorgangs zwischen einer peripheren Einheit und dem Prozessor 107 wird eine einleitende Untersuchung durchgeführt um festzustellen, ob die periphere Einheit in der Lage ist, Informationen aufzunehmen oder nicht Bevor somit Daten in eine periphere Einheit eingeschrieben werden können, wird ihr Statusregister gelesen, um festzustellen, ob diese Einheit ein weiteres Wort empfangen kann und, falls dies möglich ist, wird dann ein Schreibvorgang durchgeführt Wie aus Fig.8 (diese besteht aus den Fig.8A, 8B und 8C) ersichtlich ist wird über die gemeinsame Steuersammelleitung von dem jjemeinsamen Steuermodul (CCM) eine »1« an den Λ/W-Eingang des Verknüpfungsgliede? G 6 angelegt und das an den Eingang des Verknüpfungsgliedes G 7 angelegte Rückstellen-Signal RST ist ebenfalls eine »1« (Fig.8A). Somit sind die RF- und Ä/W-Eingänge zu dem Register R1 beide »1«, während die Synchronisationsbits auf »0« bzw. »1« festgelegt sind und die Adresse der zu lesenden peripheren Einheit über die Bitleitungen A₇ bis Ao geliefert wird. In diesem Falle sind keine Datenbits vorhanden, da dieser Vorgang kein »Schreiben«-Vorgang ist

Übertragungsvorgang

Die drei stellenwertmäßig höchsten Adressenbits (A₇, A₆ und As) werden über nicht gezeigte Inverter an die Eingänge eines Verknüpfungsgliedes GlO (Fig.8A) fest angelegt um eine Vorselektion eines verfügbaren nicht geschützten Adressenfeldes zu bewirken, welches für die peripheren Einheiten 302 bis 306 des Untertermmals 102 reserviert ist Selbstverständlich kann, je nach den Systemerfordernissen, jede beliebige Zahl von Adressenbits auf diese Weise fest verdrahtet angelegt werden. Bei dem beschriebenen Beispiel sind

es von den 255 verfügbaren Adressen die Adressen 0 bis 63 geschützt und für die peripheren Einheiten des Hauptterminals und vorgegebene Systemadressen reserviert, während die Adressen 64 bis 255 (infolge der

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fest verdrahteten Bits A₅ bis A₁) nicht geschützte Adressen sind, welche für die peripheren Einheiten der Unterterminals reserviert sind. Nimmt man weiterhin an, daß an der abgefragten Adresse eine periphere Einheit existiert und diese Einheit Daten enthält, dann ist die »Periphere-Einheit-Zyklus-Anfrageleitung« PCR »0« und die Datenauslöseleitung DE ist »0«, wodurch die Verknüpfunesglieder GIl und G 12 über Inverter 12 und 13 durnhgeschaltet werden. Der Ausgang des Verknüpfungsgliedes G 6 setzt die Flipflops FFl und FF3. Der Ausgang des Verknüpfungsgliedes G11 wird durch ein Monoflop Di verzögert und schaltet die Flipflops FF2 und FF3 um. Da das Flipflop FF3 durch das Verknüpfungsglied G 6 eingestellt wurde, wird es durch die genannte Umschaltung rückgestellt, wodurch ein Ausgangssignal am Ausgang Q erzeugt wird. Die ^Ausgänge der Flipflops FF2 und FF3 sind über ein Verknüpfungsglied^ 13(F i g. 8B) und einen Inverter 16 mit der Leitung /^gekoppelt. _w,_ _ _A __

Die Leitung κυY ist mit dem Mikroprozessor ~cs gemeinsamen Steuermoduls 201 über die gemeinsame Steuersammelleitung 211 gekoppelt und wird dazu verwendet, das Tätigwerden des Mikroprozessors unter verschiedenen Bedingungen zu verhindern. Erstens wird die Verarbeitung dann verhindert, wenn vom Mikroprozessor ein Lesebefehl geliefert wird, so daß von einer peripheren Einheit eines Unterterminals Daten gelesen und zu dem Hauptterminal übertragen werden können. Zweitens wird, wenn ein Lesebefehl oder ein weiterer Schreibbefehl während eines Schreibvorganges versucht wird, die Verarbeitung während des Restes des Schreibvorganges und während des Lesevorganges verhindert; sie wird jedoch weitergeführt, wenn der laufende Vorgang beendet ist. Der ζί-Ausgang des Flipflops FF2 blockiert bzw. sperrt die Verarbeitung über die Leitung RDYüber das Verknüpfungsglied G13 und den Inverter /6, wenn bereits ein Vorgang durchgeführt wird, während das Flipflop FF3 über seinen (^Ausgang die Verarbeitung während einer Leseoperation sperrt. Das Flipflop FF2 wird gelöscht oder rückgestellt durch ein Vorgangsendesignal, welches über einen Inverter /8 angelegt wird, während das Flipflop FF3 in der im folgenden beschriebenen Weise über das Verknüpfungsglied G 16 rückgestellt wird.

Bei Weiterführung des angenommenen Vorgangs der Auslesung einer Daten enthaltenden peripheren Einheit eines Unterterminals wird nun das Ausgangssignal des Verknüpfungsgliedes G12 (Fig.8A) durch das Verknüpfungsglied G16 durchgeschaltet, um das Flipflop Ff 4 (F i g. 8B) umzuschalten, welches den Vorgang der Serienumsetzung der Daten synchronisiert. Das Flipflop FF4 wird über einen Inverter /5 rückgestellt, wenn der Datencode zu dem Unterterminal übertragen wird. Die Umschaltung des Flipflops FF4 bewirkt die Abgabe eines Rückstellsignals, welches über das Verknüpfungsglied G 9 und ein Verzögerungsglied D 2 an den Ä/CL-Eingang des Registers Ri gelangt, um das Register zu entleeren und für den Lade- und Serienumsetzungsvorgang vorzubereiten. Ein solches Rückstell- oder Nullstellsignal wird am Ausgang des Verknüpfungsgliedes G 7 erzeugt, welcher über einen Inverter IX und das Verknüpfungsglied G 8 mit dem Verknüpfungsglied G 9 gekoppelt ist

Das Verknüpfungsglied G 9 (F i g. 8B) versetzt außerdem den (^Ausgang des getakteten JK-Flipflops FF5 in die Lage, die Flipflops FF8 und FF9 (Fig.8C) nullzustellen, welche ein Schieberegister SP.2 bilden, und ferner das Flipflop FFlO des Zeitgabezählers CX rückzustellen. Das Verknüpfungsglied G 17 ist nunmehr durch das Schieberegister SR 2 und durch das Flipflop FF5 durchgeschaUet, um über die Leitung ENAB XMIT (Fig.8C) ein Übertragungsauslösesignal an einen Eingang des Verknüpfungsgliedes Gl (Fig.8A) zu liefern. Das Ausgangssignal des Verknüpfungsgliedes Gl gelangt über das Verknüpfungsglied G 3 an das Register R 1, um die in dieses Register in paralleler Form eingegebenen Daten über den seriellen Datenausgang 802 taktweise auszugeben, wodurch diese an das EXKLUSIV-ODER-Glied 601 der in F i g. 6 dargestellten Modulator-Treiberschaltung M-D unter Verwendung des Taktsignals CLK gelangen. Als Ergebnis wird ein aus zwölf seriellen Bits bestehender Datenblock, bestehend aus zwei Synchronisationsbits (S, =»0«; $2 = »1«), dem Rückstellen-Bit (RF=»\«), dem Lesen-/ Nicht-Schreiben-Bit (R/W=»\«) und den acht Adressen-Bits (A₁ bis Λο) werden zu dem dem betreffenden Hauptterminal 101 zugeordneten Unterterminal 102

Der Lese-Übertragungsvorgang ist beendet, nachdem alle zwölf Bits des Datencodes seriell aus dem Register Ri ausgegeben wurden. Die Zählung des Wertes zwölf wird durch den Zähler Cl (Fig. 8C)

festgestellt, welcher die vom Übertragungstaktgeber gelieferten Taktimpulse CLK mittels des Zählermoduls CM1 zählt und das Verknüpfungsglied G18 (F i g. 8B) über Leiter A, B und D durchschaltet, wobei der vierte Eingang des UND-Gliedes G 18 mit dem (^-Ausgang

des Flipflops FFl gekoppelt ist, welches in der vorangehend beschriebenen Weise infolge des Auftretens eines Lesevorgangs gesetzt wurde. Nachdem das letzte oder zwölfte Bit aus dem Register R 1 ausgegeben wurde, wird das Verknüpfungsglied G 18 durchgeschal-

tet um über den Inverter /7 die erste Flipflop-Stufe (FFi) des Schieberegisters SR2 (Fig.8C) zu setzen und das Verknüpfungsglied G 17 wird gesperrt, um dadurch das ENAB-XMIT-S\gna\ vom Verknüpfungsglied G1 und der Modulator-Treiberschaltung wegzu-

nehmen, so daß die Serienumsetzung der Daten beendet ist. Die zweite Flipflop-Stufe (TF9) des Schieberegisters SR 2 empfängt mit dem nächsten Taktimpuls eine »1«, um die ENA B-RX-Ausgangs\e\t\ing zu den Verknüpfungsgliedern G2 und G4 (Fig.8A) zu aktivieren, um

dadurch das Hauptterminal zum Empfang der aus dem Unterterminal ausgelesenen Daten vorzubereiten. Das Flipflop FF9 liefert eine Ein-Bit-Verzögerung zwischen der Beendigung des Lesevorgangs und dem Empfangsaktivierungssignal ENAB RX.

Empfangsvorgang

Durch die Aktivierung der den Verknüpfungsgliedern G 2 und G 4 zugeführten ENAB-RX-Eingänge ist das Register R1 nun bereit, aus einem Unterterminal ausgelesene Daten zu empfangen. Das einzige erlaubte Datenformat, welches von einem Unterterminal übertragen wird, ist ein Zehn-Bit-Datencode der folgenden Art:

worin Si (=0) und S₂ (=1) Synchronisationsbits und D₀-Dt ein Acht-Bit-Datenfeld darstellen. Es braucht kein Steuerfeld und kein Adressenfeld übertragen zu werden, da die einzigen von einem Unterterminal 65 geforderten Daten eine Antwort auf eine Anfrage sind. Wenn der von dem Empfänger-Demodulator (Fig.4) gelieferte serille Datenzug über eine Leitung 804 an den einen Eingang des Verknüpfungsgliedes G

gelangt, wird dieser mittels der Verknüpfungsglieder G 2 und G 3 über den Eingang 806 in die kaskadenför mig zusammengeschalteten Stufen des Registers R1 taktweise eingegeben. Das erste in das Register R1 eingegebene Bit ist die »0« des Synchronisationsbits 5, und das zweite eingegebene Bit ist die »1« des Synchronisationsbits Sj. Wenn das zweite Synchronisationsbit /Sj »»i«) in die neunte Stufe des Registers (entspricht dem Bit A₀ des Adressenfeldes) getaktet wird, dann befinden sich alle Datenbits in den Stufen Ih-Dj des Registers und der Ladevorgang aus der adressierten peripheren Einheit des entsprechenden Unterterminals ist beendet. Das Bit A₀ sperrt nunmehr die Verknüpfungsschaltung G 4, um zu verhindern, daß weitere Daten über die Verknüpfungsglieder G 2 und G 3 hindurchgetaktet werden. Gleichzeitig bewirkt das Verknüpfungsglied G 4 über das Verknüpfungsglied G14 die Rückstellung des Flipflops FF3, um den Mikroprozessor des gemeinsamen Steuermoduls 201 über die Leitiür* RDY ζ" οίς»««»».*»« »** Anti Aa-Mikroprozessor nunmehr die Daten auf den MB-Leitungen Da-Dt von den Datenleitungs-Treiberschaltungen DD1 ablesen kann.

Um einen Zeitverlust für das System infolge von Fehloperationen eines Unterterminals bzw. einer peripheren Einheit desselben, wie sie beispielsweise infolge eines Spannungsausfalls, eines Synchronisationsverlustes oder infolge von Störsignalen auftreten können, zu unterbinden, ist die Steuerlogik so aufgebaut, daß das Unterterminal 102 nur eine vorbestimmte Zeit tür Verfügung hat, um seine Daten an das Hauptterminal 101 zu liefern. Zu diesem Zweck werden bestimmte Ausgänge des Zählers Cl und das Dr Bit des Registers R1 den Eingängen des Verknüpfungsgliedes G15 zugeführt, welches das Flipflop FF3 über das Verknüpfungsglied G14 rückstellt, so daß das gemeinsame Steucr-Modul-Sperrsignal von der Leitung RDY weggenommen wird. Das Verknüpfungsglied G15 und der Zähler Cl bewirken somit eine Zeitbegrenzung für ein Unterterminal.

Schreibvorgang Übertragungsoperation

Die Beendigung des Lesevorgangs bedeutet, daß das in Bereitstellung befindliche Statusregister des Unterterminals gelesen wurde und daß sein zugeordnetes Ausgabepufferregister leer und bereit zur Aufnahme von von dem gemeinsamen Steuermodul 201 kommenden Daten istJDer Steuermodul 201 liefert nun eine »0« über die Ä/W-Leitung an den Eingang des Verknüpfungsgliedes G 6, im Gegensatz zu einer »1« bei dem oben beschriebenen Lesevorgang. Das durch den Ausgang des Verknüpfungsgliedes Gl, welches an seiner Eingangsleitung RST eine »1« empfängt, rückgestellte Flipflop FFi liefert an seinem <?-Ausgang eine »0«, während sein (^-Ausgang eine »1« liefert Der Setz-Eingang des Flipflops FF3 ist »0« und die beiden Flipflops FF2 und FF3 werden wieder durch den Ausgang des Verzögerungsgliedes Di umgeschaltet Ansonsten sind die Anfangsbedingungen die gleichen wie für einen Lesevorgang, so daß eine Beschreibung der gleichen Operaticnsfolge für die Steuerschaltung nicht wiederholt zu werden braucht

Zusätzlich zu dem Laden und der Serienumsetzung des Synchronisations-, Steuer- und Adressenfeldes, wie dies bei einem Lesevcrgsng auftrat, wird hier das Register Al mit acht Datenbits D_n-Df über die Sammelleitung MB geladen, um ein zu einem Untertt rminal zu übertragendes Zwanzig-Bit-Datenwort zu bilden. Wie während des Lesevorgangs zählt der Zähler CI von dem Übertratfungsiaktgeber kommende Takt-

impulse, und er beendet den Übertragungsvorgang, nachdem er zwanzig Taktimpulse gezählt hat Dies wird dadurch bewerkstelligt, daß der (^-Ausgang des Flipflops FFl (Fig.8A) mit einem Eingang des Verknüpfungsgliedes G19 (F i g. 8B) verbunden ist und

ίο entsprechende der Ausgänge A, B und E des Zählers Ci, welche einer Zählung von zwanzig Bits entsprechen, an das Verknüpfungsglied C19 und an das JK-Flopflop FF5 angelegt werden. Es sei darauf hingewiesen, daß bei der Zählung des Werte? Zwölf das Verknüpfungsglied G18 nicht durchgeschaltet wird, wie dies bei einem Lesevorgang der Fall war, da der Q-Ausgang des Flipflops FFl »0« ist; demzufolge ist auf der ENA B-RX-Lzilung kein Signal vorhanden. Nachdem der Zwanzig-Bit-Schreibcode taktweise ausgege-

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/U υι»ιι nuiu^ vTiiu uvi ^-/-luagaiig u(>a jrv-i upiiisfsa ff j über den Inverter /8 mit dem Flipflop FF2 gekoppelt, um dieses rückzustellen, wodurch das Sperrsignal von der Leitung RD Y weggenommen wird, falls ein solches vorhanden war. Das ^Ausgangssignal des Flipflops

FF5 gelangt außerdem an das Verknüpfungsglied O 8, das Verzögerungsglied D 3, das Verknüpfungsglied G16, das Umschalt-Flipflop FF4 und an das Verknüpfungsglied G 9 (F i g. 8A und 8B), um das System für den nächsten Vorgang vorzubereiten. Das Schieberegister SR 1, welches aus den Flipflops FF6 und FF7 besteht, ist mit dem JK-Flipflop FF5 verbunden, um eine Totzeit von drei Bits zwischen den Wörtern zu erzeugen, um eine Rückstellung des Unterterminals 102 für den nächsten Vorgang zu ermöglichen.

Wie bereits weiter oben erwähnt, sperrt das Flipflop FF2 den Mikroprozessor des gemeinsamen Steuermoduls 201, falls während eines Schreibvorgangs ein anderer Vorgang versucht wird. Falls somit während des oben beschriebenen Schreibvorgangs der Mikro prozessor zur Durchführt! ig eines Lese- oder Schreib vorgangs aufgefordert wurde, dann verhindert das Flipflop FF2, dessen_ Rückstelleingang R über den Inverter /8 mit dem Q-Ausgang des JK-Flipflops FF5 gekoppelt ist, über die Leitung RDYeine Vers heitung so lange, bis der Zähler Cl eine vollständige getaktete Ausgabe von Daten (zwanzig Bits) feststellt und den <?-Ausgang des Flipflops FF5 umschaltet. Nachdem die Daten seriell auf die Hauptterminal-Unterterminal-Verbindungsleitung 103 ausgegeben wurden, verhindert das

so Flipflop FF2 über die Leitung RDY nicht länger die Verarbeitung, so daß ein neuer Vorgang beginnen kann. Das Flipflop FF5 wird durch das Verknüpfungsglied G 20, das über den Inverter /4 mit dem Verknüpfungsglied G12 (F i g. 8A) gekoppelt ist, rückgestellt

Unterterminal-Steuerschaltung (F i g. 9) Datenformat

Wie dies bereits weiter oben in Verbindung mit dem Aufbau und der Arbeitsweise der Hauptterminal-Steuerschaltung 401 beschrieben wurde, empfängt die Untertenninal-Steuerschaltung 504 während eines Lesevorgangs einen Zwölf-Bit-Code, bestehend aus folgenden Bits: S_x, S₂, RF, RfW, A₁, A₆, As, Aa, A₃, A₂, Λ,, A₀ und antwortet mit einem Zehn-Bit-Code, bestehend aus folgenden Bits: St₇ S₂, Dj, D₆, D₅, D₄, D₃, D₂, D_x, D₀. Während eires Schnnbvorgangs empfängt die UntertiSthli einen Zwanziff-Rit-Owle he-

stehend aus folgenden Bits: Sj, &, R/W, Ai, Ae, As, A* A₃, Ai, Ai, A₀, Dr, D₆, D₅, D₄, D₃, D₂, A, A, jedoch werden von den? Unterterminal keine Antwortdaten übertragen. Die Unterterminal-Steuerschaltung 504 wird nun im folgenden in Verbindung mit den beiden Vorgangsarten (Lesen und Schreiben) beschrieben.

t4

Übertragungsopera tion

Lesevorgang Empfangsoperation

to

Die Beschreibimg erfolgt anhand der aus den F i g. 9A und 9B bestehenden Fig.9, weiche Details der Unterterminal-Steuerschaltung 504 wiedergibt Wenn der serielle BitfluB Si, Sh RF, R/W, A₁, A₆, A₅, Am Ay, A₂, t5 Ai, A₀ durch den Empfänger-Demodulator 501 (F i g. 5) demoduliert ist, wird er über die Leitung 902 an die seriellen Dateneingänge der Register R 2 und A3 (Fig.9A) angelegt Das Seriell-Parallel-Register Ä2 empfängt die seriellen Daten von dem Hauptterminal und liefert die empfangenen Adressenbits Ober parallele Leiter Ao- -Ar an die Unterterminal-Sammelleitung SS und taktet über das Verknüpfungsglied G 2t und, die Inverter /9 und /10 das Synchronisationsbit (S₂=I), das RücksteIIbit_JRF=l) und das Lese^/Nicht-Schreiben-Bit (R/W= 1) in die_Flipflop-Register-Stufen FFIl, FF12 und FF13. Der O-Ausgang des Flipflops FF13 (Fig.9B) ist über den Leiter SYNCF mit dem Verknüpfungsglied G21 (Fig.9A) verbunden, um die Synchronisation des Systems gemäß des »01 «-Synchronisationsmusters der Si- und SrBits sicherzustellen. Das Verknüpfungsglied O 22, welches als Decodierer wirkt, stellt die Synchronisationsbits fest und bewirkt Ober das Verzögerungsglied D 4, daß ein verzögertes Ausgangssignal an die Leitung ÄST gelangt Die Periodendauer des Verzögerungsgliedes DA ist länger als die Zeit, innerhalb welcher Worte zu dem Unterterminal geliefert werden, so daß die /?ST-Leitung praktisch ein kontinuierliches Rückstellsignal liefert

Mit den Ausgängen der Flipflops FFIl bis FF13 sind außerdem zwei Decodier-Verknüpfungsglieder G 27 und (728 verbunden, welche das Steuerfeld decodieren, um festzustellen, ob ein Lese- oder Schreibvorgang stattfindet Bei dem angenommenen Lesevorgang liefert das Verknüpfungsglied G 28 Ober einen Inverter /12 und ein Verknüpfungsglied G 30 ein Ausgangssignal, um zu bewirken, daß der Q-Ausgang des Flipflops FF14 hohes Potential annimmt Der Ausgang des Inverters /12 wird außerdem einem ΜοηοΠόρ-Verzögerungsglied D6 zugeführt, um anfangs das Register Λ3 so nullzustellen, so daß es die von dem Ausgabepufferregister der adressierten periphere!) Einheit kommenden Datenbits aufnehmen bzw. laden kann. Ein Signal wird immer dann von einer peripheren Einheit an die AÄF-Leiüing des Inverters /13 angelegt, wenn eine diesem Unterterminal zugeordnete periphere Einheit seine Adresse auf den Leitungen Ae- Ai der Sammelleitung SB feststellt Unter der Annahme, daß eine adressierte periphere Einheit vorhanden ist, von dessen Ausgabedatenregister Daten abzulesen sind, dann sind beide Einginge des Verknüpfungsgliedes G 30 aktiviert. Dadurch wird von dem Flipflop FF14 ein Signal an die XMU-ENAB-Leitung geliefert

Der Ausgang des Verknüpfungsgliedes G 28, welches einen Lesevorgang decodiert, wird über das VerknUpfungsglied G32 an die Verzögerungsglieder Dl und D 8 angelegt (RF), welche die PCR- und DE-Signale erzeugen.

Der XMIT-ENAB-M\sgmg des Flipflops (Fig.9B) bewirkt über die Verknüpfungsglieder G 24 und G25 (Fig,9A), daß das SerieU-Parallel-/Parallel-Seriell-Umsetzungsregister R3 die Synchronisationsbits (Si=O, S₁-V) und die acht Datenbits (Di-D₉), welche von dem Ausgabepufferregister der adressierten peripheren Einheit erhalten wurden, über eine Leitung 904 an die Modulator-Treiberschaltung 502 (Fig.5) taktmäßig abgibt, um zu dem Hauptterminal 101 übertragen zu werden.

Das (2-AusgangssignaI des Flipflops FF14 (Fig.9B) triggert ferner das Flipflop FF15 und das Verzögerungsglied D 5, so daß die Stufen des Registers R 3, welche die von der adressierten peripheren Einheit des Unterterminals über die Eingänge Di-D₀ anliegenden parallelen Daten aufnehmen, durch Idas Verknüpfungsglied G 26 rückgestellt werden, nachdem die Daten durch das Übertragungstaktsignal XMlTCLK und die über das Verknüpfungsglied G24 und das Verknüpfungsglied G25 aa den Tsikteingang des Registers R3 gelangenden -XM/T-JSrVAB-Signale taktmäßig ausgegeben wurden. Der Zählermodul CM3 (F i g. 9B) und das Verknüpfungsglied G33 sind so miteinander verbunden, um die getaktete Ausgabe von zehn seriellen Bits aus dem Register A3 zu bestimmen und dann das Flipflop FF14 rückzustellen, wodurch die XM/T-frVAB-Leitung auf niedriges Potential geht, um die serielle Ausgabe bzw. die Serienumsetzung durch das Register A3 zu beenden.

Schreibvorgang (Empfangsoperation)

Bei einem Schreibvorgang von dem Hauptterminal 101 wird der volle Zwanzig-Bit-Code, wie er im vorangehenden beschrieben wurde, als serieller Datenzugzu den Registern R2 und R 3 übertragen. Da das R/W-Bh des Steuerfeldes eine »0« ist, ist der (^-Ausgang des Flipflops FFlI eine »1«, so daß das Verknüpfungsglied G27 (Fig.9A) durchgeschaltet wird. Das WRF-Ausgangssignal des Verknüpfungsgliedes G 27 wird dem Zählermodul CM 2 und dem Inverter /11 zugeführt Das WR-Ausgangssignal des Inverters /Il aktiviert das Verknüpfungsglied G 32, um ein Signal auf die Leitung RXENAB zu liefern, so daß Über die Verknüpfungsglieder G23 und G25 (Fig.9A) das Register R3 die über die Leitung 902 seriell ankommenden Datenbits Df-Do taktweise aufnimmt und die Daten an den Datenleitungstreiberschaltungen DD 2 zur Verfügung stellt Die parallelen Datenbits Dj-De werden nun Über die Sammelleitung SB in die adressierte periphere Einheit eingeschrieben.

Die Ober den RX-CLK-Eingmg dem Verknüpfungsglied G 29 zugeführten Taktimpulse werden von dem Zählermodul CM 2 so lange gezählt, bis dieser feststellt daß acht Datenbits A-Do in das Register /73 eingetaktet wurden. Der Inverter /14 sperrt nun die RX'ENAB'häwmg, so daß die empfangenen Bits nicht länger durch die Stufen des Registers Λ 3 getaktet werden können und an den Ausgangen der Verzöge* rongsglieder QI und D9 Ρ&· und D&Ausg angssigna-Ie erzeugt werden, um die empfangenen Daten auf der Unterterminal-Sammelleitung SB zu der adressierten Unterterminal-Einheit zu übertragen.

Wie aus der vorangehenden Beschreibung deutlich wurde, können zwischen einer Datenverarbeitungseinheit und peripheren Einrichtungen Lese- und Schreibvorgänge durchgeführt werden, und zwar durch

Verwendung eines Schnittstellen-Daten-Zeitgabe- «nd Übertragungssystems, welches zu der Verarbeitungseinheit und zu den peripberen Einrichtungen hin durchlissig ist Die Schnittstellenbehandlung der Daten über die Hauptterminal- und Unterterminal-SammeUeitungs-Anpaßschaltungen macht es nicht erforderlich, daB der Prozessor und der Speicher Kenntnis darüber hat, ob periphere Einheiten an Ort und Stelle liegen oder entfernt sind. Der Prozessor und der Speicher können

auf das Hauptterminal beschränkt sein, welches die gemeinsame Steuersammelleitung zu dem Mikroprozessor enthält. Aufgrund der, Verdoppelung der Gemeinsame-Sammelleitungs-Signale an der Unterteralsaelleitung versteht es sich auch, daß die entfernten peripheren Einheiten nicht wissen, ob sie an der gleichen Sammelleitung wie der Prozessor und der Speicher oder an einer entfernten Unterstation liegen.

Hierzu 10 Blatt Zeichnungen

Claims (16)

Patentansprüche:

1. Anordnung zum Übertragen von Daten zwischen einer zentralen Verarbeitungseinheit und mehreren perjpberen Einheiten roit einem Hauptterminal und einer Mehrzahl von Unterterminals und einer Verbindungsleitung zum gemeinsamen Verbinden des Hauptterminals mit den Unterterminals, gekennzeichnet durch folgende Merkmale: to

a) das Hauptterminal (10t) enthält Datenverarbeitungseinrichtungen (201, 202), eine Mehrzahl adressierbarer erster peripherer Einheiten (203—207), eine erste Anpaßschaltung (208), die mit der Verbindungsleitung (103) gekoppelt ist, und eine erste Sammelleitung (211), die mit den Verarbeitungseinrichtungen (201, 202), den ersten peripheren Einheiten (203—207) und der erstenAnpaßschaltung (208) gekoppelt ist

b) Die UiUdrterminals (102) enthalten jeweils eine Anzahl adressierbarer zweiter peripherer Einheiten (302—306) und jeweils eine zweite Anpaßschaltung (301), die mit der Verbindungsleitung (103) gekoppelt ist

c) Eine Datenaustauschoperation zwischen den Datenverarbeitungseinrichtungen (201, 202) und einer ausgewählten peripheren Einheit erfolgt über die erste Ar.paßschaltung (208) im Hauptterminal, die Verbindungsleitung (103) und die zweite Anpaßschaltung (301) in einem Unterterminal, sofern die ausgewählte periphere Einheit zu ufer Ckdppe der zweiten peripheren Einheiten gehört

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2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Unterterminals (102) jeweils eine zweite Sammelleitung (SB) enthalten, wobei diese Sammelleitungen mit der zweiten Anpaßschaltung (301) und mit den zweiten peripheren Einheiten (302—306), welche in dem Unterterminal enthalten sind, gekoppelt sind

3. Anordnung nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß Steuerdaten (R/W) eine Lesen-Datenaustauschoperation (R) anzeigen, wobei die zweite Anpaßschaltung (301) in Abhängigkeit vom Empfang einer abertragenen Lesen-Datenaustauschnachricht eine Lesen-Ansprechnachricht, welche eine Vielzahl von Datenbits enthält, die die aus der adressierten peripheren Einheit ausgelese- so nen Daten darstellen, Oberträgt

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Steuerdaten (R/W) eine Schreiben-Datenaustauschoperation (W) anzeigen, wobei die erste Anpaßschaltung (208) eine Schreiben-Datenaustauschnachricht Überträgt, welche Adressendaten, die die ausgewählte periphere Einheit identifizieren, und eine Vielzahl von Datenbits, welche die in die ausgewählte periphere Einheit einzuschreibenden Daten darstellen, enthalten, und wobei die der ausgewählten peripheren Einheit zugeordnete zweite Anpaßschaltung (301) die Vielzahl von Datenbits, welche die an die ausgewählte periphere Einheit anzulegenden Schreibdaten darstellen, liefert.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die erste Anpaßschaltung (208) die Steuerdaten (R/W) und zweite Adreßdaten (m-Ai) in seriell codierter Form zu übertragen vermag und daß die zweite Anpaßschaltung (301) die Lesen-Ansprecbnachrjcht in seriell codierter Form überträgt

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die erste Anpaßscbaltung (208) ein erstes Register (R 1) enthält, welches den Datenaustauschbefehl in Form einer parallelen Darstellung auf der ersten Sammelleitung (211) aufzunehmen vermag und ein Ausgangssignal erzeugt, welches den Datenaustauschbefehl in Form einer seriellen Darstellung wiedergibt, wobei das erste Register (Ri) außerdem dazu dient, Daten aufzunehmen, welche über die Vprbindungsleitung in serieller Form übertragen werden und diese aufgenommenen Daten in paralleler Form an die erste Sammelleitung (211) abzugeben.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Anpaßschaltung (301) zweite Register (RXRS) enthält, weiche über die Verbindungsleitung (103) in serieller Form übertragene Daten aufzunehmen und diese aufgenommenen Daten in paralleler Form auf die zugeordnete zweite Sammelleitung (SB) abzugeben vermögen, und daß die zweiten Register (R 2, R 3) außerdem Daten in paralleler Form von der zugeordneten zweiten Sammelleitung (SB) aufzunehmen und diese aufgenommenen Daten in serieller Form über die Verbindungsleitung (103) zu übertragen vermögen.

8. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die erste Anpaßschaltung (208) eine erste Übertragungsschaltung (402) enthält, weiche Daten mit einer ersten vorbestimmten Übertragungsgeschwindigkeit über die Verbindungsleitung (103) überträgt und daß die zweite Anpaßschaltung (301) eine entsprechende zweite Übertragungsschaltung (502) enthält, weiche Daten mit einer zweiten vorbestimmten Übertragungsgeschwindigkeit über die Verbindungsleitung (103) überträgt

9. Anordnung nach Anspruch 8> dadurch gekennzeichnet, daß die erste Anpaßschaltung (208) eine erste Empfangsschaltung (404) enthält, welche von einer beliebigen der Übertragungsschaltungen (402) übertragene Daten aufzunehmen vermag und daraus ein erstes Taktsignal ableitet und daß die zweite Anpaßschaltung (301) eine entsprechende zweite Empfangsschaltung (501) enthält, welche von der ersten Übertragungsschaltung (402) übertragene Daten aufzunehmen vermag und daraus ein zweites Taktsignal ableitet

10. Anordnung nach den Ansprüchen 8 oder 9, dadurch gekennzeichnet, daß die erste und zweite vorbestimmte Übertragungsgeschwindigkeit gleich sind.

11. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die erste Anpaßschaltung (208) Sperreinrichtungen (FF2, FF3) enthält, welche ein Sperrsignal (RDY) erzeugen, um eine Verarbeitungsoperation der DätenVePärbeitungseinriehtungen (201, 202) während der Durchführung der Datenaustauschoperation zu verhindern.

12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß die erste Anpaßschaltung (208) eine Zeitgabeschaltung (CI) enthält, um das Sperrsignal (RDY) eine vorbestimmte Zeitspanne nach Einleitung der Datenaustauschoperation zu

beenden, -

13. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die erste Anpaßschaltung (208) eine Schutzeinrichtung enthält, um eine Operation der ersten Anpaßschaltiing zu verhindern, wenn eine auf der ersten Sammelleitung (211) vorhandene Adresse aus einer vorbestimmten Gruppe von Adressen einer Adresse der ersten peripheren Einheiten entspricht

14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Schutzeinrichtung eine Torschaltung (G 10) enthält, daß die Adressendaten eine Vielzahl von Adressenbits enthalten und daß vorbestimmte der Adressenbits an die Torschaltung (G 10) angelegt werden.

15. Anordnung nach einem der vorangehenden Ansprüche, gekennzeichnet durch einen zentralen Rechner (107) und dadurch, daß das Hauptterminal (101) eine Verbindungsanpaßschaltung (209) enthält, welche mit derersten Sammelleitung (211) und über eine, weitere Verbindungsleitung mit dem zentralen Rechner (107) gekoppelt ist iind Daten zwischen dem zentralen Rechner (107) und dem Hauptterminal (101) zu übertragen vermag. ^!

16. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Datenverarbeitungseinrichtungen einen Mikroprozessor (201) und eine Speichereinheit (202) enthalten.