DE2707820A1 - Datenverarbeitungsanlage - Google Patents

Description

Anmelder; Stuttgart, den 16. Februar 1977

Data General Ccf/t. P 3321 Ii/kg

J-fr

Southboro, Massachusetts 01772

V.St.A.

Vertreter:

Kohl er - Sohwindling - Späth
Patentanwälte
Hohentwielatraße 41
7OOO Stuttgart 1

Datenverarbeitungsanlage

Die Erfindung betrifft eine Datenverarbeitungsanlage mit einer Zentraleinheit, Peripheriegerätesteuereinrichtungen und üende-Eiapfangseinrichtungen zum Senden und Empfangen von Signalen zwischen der Zentraleinheit und den Steuereinrichtungen.

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Die vorliegende Erfindung befaßt sich mit einem verbesserten Datenverarbeitung»system, da« digitale Techniken verwendet und mehr im einzelnen mit einem verbesserten Eingabe/Ausgabe-üystem, das dui'in enthalten int.

Beim Utand der Technik bestanden verschiedene Pi.^mobleme in bezug auf die parallele Übertragung von digitaler Information (wobei alle Datenbits gleichzeitig übertragen werden) zwischen der Zentraleinheit des Datenverarbeitungsgeräts und verschiedenen Peripheriegeräten. Diese Probleme bezogen sich auf die relativ große Anzahl von Drähten, die in der Verbiiuhingssamiaelleitung für dan parallele Ubertragungsschema erforderlich waren. Diese zahlreichen parallelen Wege wiederum erforderten eine gleiche Anzahl von Treibern und Empfängern für jedes Peripheriegerät (Fern3chreibmaachine, Kathodenstrahlrohr-Anzeige, usw.) das damit verbunden ist. Dio Komplexität dieses Eingabe/Ausgabe-b . oems reduzierte die Zuverlässigkeit und erhöhte die Kosten des gesamten Datenverarbeitungssystems .

Eine parallele übertragung und die sich daraus ergebende große Anzahl von Verbindungsdrähten wurde beim ütand der Technik vorwendet, weil die Zentraleinheit benötigt wurde, viele Funktionen durchzuführen, beispielsweise die Befehlsdecodierung. Die Decodierung hat parallele Datenwege zur Folge. Um diese große Anzahl von Drähten mit den damit zusammenhängenden Problemen zu reduzieren, übertrug eine bekannte Lösung viele durch die Zentraleinheit ausgeführte

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Funktionen der !-Entscheidung von Peripheriogerätekontrolleinriehtungen. Entsprechend wurde eine Parallol/Serien-Datenuiawandlung in der Zentraleinheit gemacht, eine serielle Datenübertragung verwendet, und eine Serien/ Parallel-Umwandlung der Daten wurde in den Steuereinrichtungen durchgeführt. Da eine serielle Datenübertragung (eins nach dem anderen) gewöhnlich langsamer ist als eine parallele Übertragung (wobei alle üatenbita auf einmal übertragen werden), wird eine hühere Taktfrequenz bei der seriellen Datenübertragung vorwendet um eine vernünftige oder vergleichbare Syuteiageschwindigkeit zu erreichen.

Jedoch verursachte diese Lösung nit der Serien-Parallel-Uuwandlung zuzüglich der hohen Taktrate andere Probleme, die auf Beschränkungen beruhten, die in der Bipolar-, MOS-, und anderer benutzter Technologie beruhton. Beispielsweise kann ein gut geformter Impuls (Takt, Daten, oder Befehl) am linde einer Übertragungsleitung oder eines Sammelleitungskabels ein verzerrtes Signal worden, in Abhängigkeit von der Länge der Leitung, der Qualität der Leitung, der Frequenz der Übertragung, externen Häuschens oder externer Störungen und anderer Faktoren. Die Verwendung einer höheren Ubertragungsfrequenz für die serielle Datenübertragung zum Erhalten einer guten Systemgeschwindigkeit erleichtert die Verzerrung der übertragenen Impulse, Die Abtastung dieser Art von verzerrten Signalen um einen verarbeitbaren Impuls wiederzugewinnen i:»t ein weiteres Problem des Stands der Technik, auch wenn die bekannte

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LlOS-Technologie verwendet wird. Weiterhin ist eine Sorge des Stands der Technik da» Abschrägen (oder Phasenachieben) von Daten, das durch der bipolaren Technik innewohnende Beschränkungen verursacht wird, wenn ein serieller Dntenstrom verarbeitet wird.

Wie erwähnt wurde beim Utand der Technik eine Delegation von mehr Steuerfunktionen von der Zentraleinheit zu anderen Subsystemen gemacht. Es wurden Peripheriegerütesteuereinrichtungs-(IOC)-Subsysteme entwickelt, die ihren eigenen Steuerspeicher zum Ausführen ihrer benötigten Steuerfunktionen haben· In ähnlicher Weise werden nun periphere Verarbeitungsgeräte entworfen mit ihren eigenen Steuerspeichereinheiten. Während jeder üteuerapparat Mittel aufweist zum Steuern der Betätigung seines eigenen Verarbeitungsgeräts, kann es auch möglich sein, Mittel zum Steuern von Manipulationen vorzusehen, die innerhalb von anderen Verarbeitungsgeräten auftreten. Jedoch bietet diese Kombination von zahlreichen Steuerapparaten und Vorarbeitungsgeräten Probleme mit der Synchronisierung der Operationen und mit der Impulslaufzeit oder Impulsausbreitungsverzögerung; daher kann es sein, daß die Anzahl und die Lage der Peripheriegeräte entlang der Sammelleitung beim Stand der Technik wegen der oben erwähnten Gründe begrenzt werden muß. Beispielsweise befassen sich die US-Patente 3 931 Gi5, 3 932 84-1 und 3 934- 232 mit dieser Diakussion der ISingabe/Ausgabe-Ubertragung digitaler Impulse.

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vorliegende Erfindung liefert eine homing für bestimmte Probleme de3 iJtaiuia der Technik, und diese Lösung wird verwendet innerhalb eines vei'beaaerten Licheiaaa für die Parallel/LJerien-Uiawandlunf; von digitaler Information und ihrer übertragung, wie in einzelnen hier beschrieben wird.

Die vorliegende Erfindung bezieht sich auf ein Datenverarbeitungasystem oder -gerät, daa eine Zentraleinheit (GPU) aufweist, Peripheriegeräte, Eingabe/Auagabe-Üinrichtungen, die zwischen die Zentraleinheit und die Peripherie-Geräte eingeschaltet sind, und eine 'l'aktquelle. Innerhalb der Eingabe/Auagabe-Einrichtungen sind üende-Ümpfangseinrichtungen vorgesehen zum Übertragen und Empfangen von Signalen zwischen der Zentraleinheit und Geräte-Steuereinrichtungen, die mit den Peripheriegeräten verbunden sind.

Die üende-Kmpfanga-Üinrichtungen weitjen einen Zentraleinheit-iiendeempfänger und mindestens einen Gerätesteueraendeenpfänger auf. Der Zentraleinheit-üendeeuipfänger weist Mittel auf zum Empfangen der Irapulae der Tnktquellö, zum Verwenden dieser Impulse als einen lokalen Takt, zum Senden dieser Impulse zu einem der Taktsignalwege einer Üingabe/Auagabe-öammelleitung und zum Leiten dieser Impulse zu der Zentraleinheit'. Der Geräte3teuoreinrichtungseendeempfänger weist Mittel auf zum Empfangen der gesendeten Taktirapulse von dem Taktsignalweg, und zum Verwenden der gesendeten Impulse als seinen jeweiligen lokalen Takt. Der Zentraleinheit-üondeempfanger weist

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weiterhin Modussteuereinrichtungün auf, die normalerweise so wirken, daß sie den Zentraleinheit-Stmdeempfänger in einem Empfangs-(Eingabe-)lIodua oder Betriebszuatand halten, und er apricht weiterhin auf ein Moduasteuereignal von der Zentraleinheit an, um für sich seibat einen Sendemodua oder -betriebszuatand einzurichten. Der Gerätesteuereinrichtungaendeempfänger weist ebenfalls eine Modussteuereinrichtung auf, die normalerweise ao wirkt, daß sie ihn in einem Empfangamodua oder -betriebszustand hält und auf Modussteuersignale von seinem zugoordneten StouerRerüt zum Einrichten eines Sendemodus anspricht. Weitere Merkmale und Ausführungsformen der vorliegenden Erfindung sind eine differentielle oder Gegentakt-Ubertragung, um die Unempfindlichkeit gegen Rauschen oder Störungen zu verbessern; Mittel, die verhältnismäßig lange und vielfältige Abstände zwischen der Zentraleinheit und unterschiedlichen Peripheriegeräten gestatten ohne eine Datenimpulsabschrägung (skewing) und ohne Verlust der Synchronisierung; und ein einmaliges Abtaatachema daa von der Tatsache Gebrauch macht, daß die Taktrate für eine verbesserte Abtastung zweimal ao groß ist wie die Datenrate.

Ea ist vorteilhaft, die vorliegende Erfindung innerhalb eines Datenverarbeitungaeysterne einzuuetzen, und speziell eines Systems, daa die übertragung von digitaler Information zwischen der Zentraleinheit und Peripheriegeräten über relativ lange Verbindungsleitungen gestatten soll.

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■^.■5 wird somit durch die Erfindung ein verbessertes Datenverarbeitungaayateiu geachaffen.

Weiterhin iut ein Vorteil der vorliegenden Erfindung, daß verbesserte Sende-Empfangs-Einrichtungen für die Benutzung bei Eingabe/Ausgabe-Einrichtungen vorgesehen werden, die zwischen die Zentraleinheit und Peripheriegeräte des üntenverarbeitungasystema eingeschaltet sind.

Das beschriebene Eingabe-Auagabe-üystein wird innerhalb eines D; itenverarbeitungssysteme verwendet, das eine Zentraleinheit aufweist. Die Zentraleinheit weist eine verbesserte Eingabe/Ausgabe-Schieberegister-Anordnung oder Verbindungsmittel zum Verbinden mit Eingabe/Auugabe-Einrichtungen (öammelleitungsanordnung) auf. Die Eingabe/ Ausgabe-Einrichtungen weisen einen verbesserten Zentraleinheit-Sendeempfänger und verbeaaerte Periphoriegeräteüendeempfänger-^Apparate auf. Der Gerätesendeempfanger int verbunden mit einer verbeaserten Gerätesteuereinrichtung. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung sind die Zentraleinheit, der Zentraleinheit-Sendeempfänger, die Geräteaendeempfänger und die Gerätesteuereinrichtungen, die alle in erster Linie in MOS-Technik konstruiert sind, jeweils innerhnlb einea entsprechenden Schaltungsplättchens (Chip) enthalten. Weitere Merkmale des Eingabe/üuagabe-iiystoms sind die Möglichkeit, zahlreiche Sendeempfänger-Steuereinrichtungen und ihre zugeordneten Peripheriegeräto in unterschiedlichen Abständen von der Zentraleinheit zu placieren dank der neuen Takteinrichtungen und Datenübertx'agungseinrichtungen, die eine genaue Datenverarbeitung gewährleisten ohne Rücksicht auf Ausbreitungsverzögerung,

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Verzerrungen, Datenicipulaabuohrügung uj;w., die auf unteriichiedlichen Ubertra{;un^Habatändon und der MOü-Technologie, bipolaren und anderen Tochnoloßiaiberuhen.

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Weitere Merkmale und Vorteile ciur Erfindung erhoben sich aua der nachfolgenden Beschreibung einea auhführungHboispiela der Erfindung anhand der Zeichnung die erfindung3weaentliche Einzelheiten zeigt, und aua den Ansprüchen. Die einzelnen Merkmale können je einzeln für aich oder zu mehreren in beliebiger Kombination bei einer Auaführungaform der Erfindung verwirklicht aein.

Fig» 1 iat ein Diagramm der vorliegenden Erfindung, wie aie innerhalb einea Datenverurbeitungusyatems verwendet wird;

Fig» 2 iat ein detailliertes Diagramm eines Teils der elektronischen Anordnung innerhalb jedes IOSK von Fig. 1;

Fig. 3a und 3b aind detaillierte Diagramme dea übrigen

Teils der elektronischen Anordnung innerhalb jedes IOöH, und Wellenformen, die aich auf die Tätigkeit jedes IOSK beziehen;

Fig. 4 ist ein schematisches elektrisches Diagramm der Schaltungsanordnung innerhalb jedes üonde-Empfängeru von Fig. 1 j

Fig. 5 iöt öin detailliertes Diagramm der elektronischen Anordnung innerhalb jeder üoräte-üteuereinrichtung von Fig. 1}

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Fig. 6a und 6b zuaammengenommen sind ein Flußdiagramm

dee Eingabe/Auagabe-Zyklus oder der Folge von Ereignissen des Systems von Fig„ 1;

Fig. 7 ist eine Darstellung von zwei 8-Bit-Bytes einea Datenworts mit 16 Bit, wobei ein Befehlsbit oder Vorsatzbit jedem Byte vorausgeht, und der zugeordnete Taktburst; und

Fig. 8 ist eine schematische Darstellung der Tätigkeit

jeder einzelnen Schieberegisteranordnung von Fig.

Bevor auf die Figuren Bezug genommen wird, und als Einführung in die Beziehung der vorliegenden Erfindung zu dem Datenverarbeitungaaystem, in dem sie arbeitet, sollte beachtet werden, daß die vorliegende Erfindung sich auf die Kommunikation oder Nachrichtenübermittlung zwischen der Zentraleinheit und peripheren Geräten, wie Fernschreibereingängen, Endgeräten mit Kathodenstrahlanzeige, Schnelldruckern usw· bezieht·

In einem speziellen Datenverarbeitungssystem, in dem die vorliegende Erfindung verwendet wird, ist der Satz der Schaltungsplättchen in ßilicium-Gate-NMOS-Technologie aufgebaut· Die Zentraleinheit kennzeichnet ein 16-Bit-Mehrfunktions-Befehlsaatz, einschließlich Maachinenmultiplikation-Divisionj Mehrfachadreasierungemoden einschließlich absolut, relativ indexiert, verschoben, und automatisches Inkrement/Dekrementj Mehrfachakkumulatoren, einschließlich zwei, die als Indexregister verwendet werden können; Maschinen kellerspeicher und Stapelzeiger mit Kellerspeicherüberlauf-

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schutz; programmierte Prioritätsunterbrechung auf 16 Niveaus; und getrennte Speicher- und Eingangs/Ausgangs-Summelleitungen. Eine Echtzeituhr und eine Auffrischsteuerung für den Speicher mit wahlfreiem Zugriff (erforderlich wegen der MOS-Technologie) sind ein integrierender Bestandteil der Zentraleinheit. Die Zentraleinheit weist auch eine Eingabe/Ausgabe- oder Verbindungs- oder Schnittstelleneinrichtung auf mit einem einzigen Codier/Decodiereohema, das in Verbindung mit den Sende-Empfängern und IOC-Plättchen das funktionale Äquivalent einer Sammelleitung mit 47 Leitungen liefert.

Das IOC (Eingabe/Ausgabe-Steuereinrichtung) decodiert einen codierten Datenstrom mit 16,6 Megabit/Sekunde von der Zentraleinheit und stellt eine 16-Bit-Schnittstelleneinrichtung für zwei Richtungen, vier codierte Funktionsbits, und eine Punktionsabtastung (function strobe) zum leichten Anschließen bereit. Das IOC schließt weiterhin komplexe Funktionen ein, die in anderen Kleinrechnersystemen nicht verwendet werden. Das IOC weist eine integrale Geräteidentifikation auf, eine Besetzt/ Fertig-Unterbrechungslogik, und die Fähigkeit zum Unterbrechungsaaskieren für jedes Gerät. Für blockorientierte Steuereinrichtungen weist es Datenkanal-(DMA)-Sammelleitung8-Übertragung mit Rückantwort (hand shaking) und volle 15-Bit-Adressen- und Blocklängenregister auf.

Eine Logik für den Ausgangszustand beim Einschalten der Stromversorgung, eine Schaltungsanordnung zum normalen Abschalten der Stromversorgung und eine vom Benutzer auswählbare Signalpolarität der Datensammelleitung sind ' ebenfalls vorgesehen.

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Der üende-Empfanger der Zentraleinheit und der Gerüteüende-Empfänger puffern die Eingabe/Auügabe-Samiaelleitung. £>ie stellen Differentialschultungen für Treiber und Empfänger bereit für eine Unempfindlichkeit gegen Rauschen und bis zu einer Länge von 100 Fuß. üie takten auch die Sammelleitungssignale beim Wendebetrieb und bringen sie beim Empfangsbetrieb wieder in Übereinstimmung mit dem Takt, wobei sie ein Krkennungaschema mit einer hohen Unempfindlichkeit gegen Hauschen verwenden·

Zunächst wird eine Beschreibung der gegenseitigen Verbindung der vorliegenden Erfindung und des Datenverarbeitungssystems gegeben. Die Tätigkeit der vorliegenden Erfindung und des Systems, in dem sie verwendet wird, wird später erläutert.

In Fig. 1 ist ein funktionales Blockdiagramm des Systems gezeigt, in dem die vorliegende Erfindung enthalten ist. Eine Zentraleinheit 100 (CPU) schließt einen Mikrocode (yU-Code) ein, ein Eingabe/Ausgabe-üchieberegister (IOSH) oder eine Schnittatelleneinrichtung oder Verbindungseinrichtung 101, und eine andere Zentraleinheit-Anordnung (nicht dargestellt). Die Zentraleinheit 100 ist mit einem Zentraleinheit-Sende-Empfänger (CFU-Sende-Empfanger) über eine erste Gruppe von Leitern verbunden. Der CFU-Sende-Empfänger 103 empfängt ein Eingangssignal von einem lO-MHs-Quarztaktoszillator 104, wie gezeigt, und liefert eine Darstellung dieses Taktsignals zu einem Takttreiber 119, der wiederum Taktsignale zur

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Zentraleinheit 100 und Ableitungen dieser Taktsignale zum IOSR 101 liefert.

Der CPU-S ende-Empfänger 103 ist durch eine Eingabe-Ausgabe-Sammelleitung (I/0-Bus) 105 mit einem Geräte-ßende-Empfänger 106 und einem Geräte-Sende-Empfänger 111 verbunden· Die Darstellung der Eingabe-Ausgabe-Sammelleitung mit gestrichelten Linien in Kombination mit den dargestellten Punkten zwischen den Sende-Empfangern usw. sollen dazu dienen, anzuzeigen, daß die Sammelleitung ausreichend lang sein kann, um mehr Sende-Empfänger zu versorgen, als diejenigen, die in Fig. 1 gezeigt sind. Es ist nicht beabsichtigt« daß sich die vorliegende Erfindung auf lediglich zwei Geräte-Sende-Empfänger und Steuereinrichtungen bezieht. Andere Sammelleitungskomponenten (UmgehungsSammelleitung) sind bezeichnet mit 122, 123 und 126; diese Komponenten sollen dazu dienen, den Sende-Empfanger 106, 111 bzw. 103 zu umgehen.

Der Geräte-Sende-Empfänger 106 ist mit einer Geratete teuer einrichtung 108 durch eine zweite Gruppe von Leitern 107 verbunden, welche Leitungen mit einem IOSH 120 (Schnittstelleneinrichtung 120) verbunden sind, die innerhalb der Gerätesteuereinrichtung 108 enthalten ist. Weiterhin besteht eine Taktimpulsverbindung zwischen dem Geräte-Sende-Empfänger 106 und der Geräte-Steuereinrichtung 108 über einen Takttreiber 124. Wie erwähnt, verbindet die Umgehungssammelleitung 122 die Geräte-Steuereinrichtung 108 direkt mit der Eingabe-Ausgabe-Sammelleitung 105·

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In Hinsicht auf den Geräte-Sende-Kmpf tinger 111 (und dieses allgemeine Verbindungsschema findet Anwendung auf jeden anderen Sende-Empfanger, der mit der Summelleitung 105 verbunden werden kann, wie die Punkte in Fig. 1 zeigen) ist er mit einer Gerüte-Steuereinrichtung 113 durch eine weitere zweite Gruppe von Leitern 112 verbunden. Die Leiter sind verbunden mit einem IOSR (Schnittstelleneinrichtung 121), die innerhalb der Geräte-Steuereinrichtung 113 angeordnet ist. Weiterhin besteht eine Taktverbindung durch den Takttreiber 125 zwischen dem Geräte-Sende-Empfanger 111 und der Gerüte-Steuereinrichtung 113·

Die Geräte-Steuereinrichtung 108 ist mit ihrem zugeordneten Peripheriegerät 110 durch eine Peripheriegerätsammelleitung 109 verbunden. Die Geräte-Steuereinrichtung ist mit ihrem zugeordneten Peripheriegerät 115 durch eine Peripheriegerätsammelleitung 114 verbunden«

Schließlich ist der Hauptspeicher 116 mit der CPU 100 über eine Speicher-Sammelleitung 117 verbunden, wie dargestellt.

Als nächstes ist mit Bezug auf Fig. 2 und 3» die Schaltung gezeigt, die innerhalb der IOSH 101, 120 oder 121 enthalten ist, die alle in fig. 1 dargestellt sind. (Die Schaltungsanordnung in Fig. 1 ist mit Bezugszeichen beginnend bei 100, in Fig. 2 bei 200 usw. dargestellt.) ils sind vier Ein-Auagabe-Puffer (pad) gezeigt: 1/0-Puffer 206, I/0-Puffer 215, I/O-Takt-Puffer 305 und I/0-Eingangspuffer 307.

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Diese vier Puffer entsprechen jeweils den vier Leitern jeder Gruppe von Leitern 102, 107 oder 112. Der nur in einer Richtung wirksame dargestellte Leiter ist dem Puffer 307 zugeordnet. Wie weiter unten beschrieben wird, werden die Daten durch die Puffer 206 und 215 seriell empfangen und au diesen übertragen, der Takt oder der Taktburst wird von dem Taktpuffer 305 erzeugt und empfangen, und der Puffer 307 liefert ein Steuersignal an den ihm zugeordneten Sende-Empfanger, wenn eine zugeordnete Schnittstelleneinrichtung gerade sendet.

Fig. 2 zeigt eine erste Schieberegisteranordnung im oberen Teil und eine zweite Schieberegisteranordnung im unteren Teil der Zeichnung. Der I/O-Puffer 206 ist zwischen den Eingang zu einer Pegelschiebeeinrichtung 200 (eine Verbindungseinrichtung zwischen TTL oder bipolar mit MOS) und den Ausgang eines Multiplexers und Treibers 205 eingeschaltet, außerdem ist er mit einem Sende-Empfanger wie oben erwähnt verbunden. Die Pegelschiebeeinrichtung 200 empfängt ein anderes Signal B» von einem Taktgenerator 301, was unten besprochen wird.

Es gibt zwei Ausgänge der Pegelschiebeeinrichtung 200. Einer der Ausgänge geht zu einem (4—Bit/linkes Byte, ungerades Bit)-Schieberegister 201 und der andere geht zu einem (4—Bit/linkes Byte/gerades Bit)-Schieberegister 202. Die Schieberegister 201 und 202 empfangen auch Schiebebefehlssignale A₄. und A₂, auch vom Taktgenerator 301·

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Parallele Verbindungen a., a*, a,- und a„ sind dazu bestimmt, Verbindungen für ungerade Bits anzuzeigen zwischen dem Schieberegister 201 und der '^"-Sammelleitung, die innerhalb der sie enthaltenden Komponente sich befindet (z.B. die Komponente CPU 100, wobei die "a"-Sammelleitung in ihr aus Gründen der Klarheit der Darstellung nicht gezeigt ist). In gleicher Weise sollen ä_Q, ä~, a^ und eL parallele Datenverbindungen für gerade Bits zwischen dem Schieberegister 202 und der "a"-Sammelleitung bezeichnen. In ähnlicher Weise sind b^j, b,, b,-» b« und b_Q, b~» h^» bg parallele Verbindungen zwischen dem Schieberegister 201 und der "b"-Sammelleitung bzw. dem Schieberegister 202 und der "V-Sammelleitung.

£s gibt drei weitere Befehlssignaleingänge für die Schieberegister 201 und 202 und es sind dies 1»I0SR, b»I0SR, I0SR*a. Diese bezeichnen das Setzen von sämtlichen EINSEN im Schieberegister bzw. die Übertragung der Inhalte der b-Sammelleitung zum Schieberegister bzw. die übertragung der Inhalte der Schieberegister zur ä-ßammelleitung. (Dies ist ein paralleler Transport von Daten in das Schieberegister und aus dem Schieberegister von einer anderen Schaltung in der Zentraleinheit.)

Der Ausgang des Schieberegisters 201 ist verbunden mit der Pegelschiebeeinrichtung 203, die auch A₂ und B. vom Taktgenerator 301 empfängt. Der Ausgang des Schieberegisters 202 ist zur Pegelschiebeeinrichtung 204 verbunden,

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die auch Eingangesignale A^. und B„ vom Taktgenerator 301 empfängt. Die Pegelschiebeeinrichtung 203 empfängt auch ein PHESET-Signal von einem Befehlsdecodierer 208. Der Befehlsdecodierer 208 wiederum empfängt SignaleflL2,oC4, weiterhin abgeleitete Taktimpulee von der Zentraleinheit 10Oj und Befehlsaignale K^, K ₂t ^i 3 ^vom Microcode 118 der Zentraleinheit 100.

Der Aungang der PegelachiebeeinrichtunR 203 iat zum Eingang dea Multiplexers und Treibers 205 verbunden; der Ausgang der Pegelschiebeeinrichtung 204 ist zum Eingang des Multiplexers und Treibers 205 verbunden. Der Ausgang des Multiplexera und Treibers 205 ist mit dem I/O-Datenpuffer

206 verbunden, wie früher erwähnt. Schließlich wird ein anderer Ausgang der Pegelschiebeeinrichtung 203, 0Q^UTOFF, auf der Leitung 207 als ein Signal bereitgestellt, das zu einer Schaltung 306 (in Fig. 3) geleitet wird, die unten besprochen wird.

Eine detaillierte Beschreibung der Verbindungen der zweiten Schieberegistereinrichtung, die in der unteren Hälfte der Fig. 2 enthalten ist, ist nicht nötig, weil die Schaltung fast genau identisch der ersten Schieberegisterschaltung im oberen Teil der Darstellung ist. Eg sollte beachtet werden, daß das 0₂CUTOFF-SignaL jedoch nicht vorhanden ist, und'daß ein unterschiedliches 8-Bit-Byte (rechtes Byte) verarbeitet wird.

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Wie oben erwähnt, ist die Fiß. 3a auch innerhalb dem IOSIt 101 oder 120 oder 121 enthalten. Der Befehlsdecodierer 300 ist in funktionsmäßiger Verbindung mit dem Taktgenerator 301, und beide Blöcke werden zusammen diskutiert. Der Befehlsdecodierer 300 erhält abgeleitete Takt signale *1, oc 2» CC 3 und Ot 4 von anderen Teilen der ihn aufnehmenden Komponente oder des Blocks, so beispielsweise von anderen Teilen des CFU 100, oder der Geräte-Steuereinrichtung 108, oder 113» Je nachdem wie der Fall liegt. (.Dies wird später in Verbindung mit Fig. 4 weiter diskutiert werden, weil in Fig. 4 eine Schaltungsanordnung gezeigt ist und in Fig. 1 als Takttreiber 119, 124 oder 125 gezeigt ist, die Taktimpulse entweder zum GPU 100 oder zu den Kontrolleinrichtungen 108 bzw. 113 liefert· Diese Taktimpulse sind Impulse, die weiterhin zu Taktimpulsen arf, 0(2, 0c3» AC4 abgeleitet werden· Es genügt an dieser Stelle zu sagen, daß die oc-Pulee Impulse sind, die sich nicht überlappen.)

Der Befehledecodierer 300 empfängt Eingangssignale R_ und R₁₂ vom Mikrooode 118 in der CFU 100 (oder von einer gleichen Schaltung in der Steuereinrichtung 108 oder 113 je nach dem vorliegenden Fall). Es gibt fünf Impuls signale, die von dem befehledecodierer 300 abgeleitet wtvden, die bezeichnet sind als SET OUT 0C.1, SET OUT oH¹, SEToC*, RESET OUT ^3, und BESET OUT #<2. Die Bezeichnung dieser Signale als solche ist von keiner speziellen Bedeutung, da die Signale direkt in den Taktgenerator 301 geleitet werden·

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Der Taktgenerator 301 empfängt weiterhin Taktimjmlse ά.1,3 und Taktimpulse <jc2,4, die zur gleichen Zeit auftreten wie die früher beschriebenen Taktimpulse mit der Ausnahme, daß oC1 und OC-3 auf einer Leitung erscheinen, und daß <*2 und «C4- auf einem anderen Leiter oder einer Leitung erscheinen. 01 und 02 sind weitere Eingangssignale des Taktgenerators 301 und werden von einem Fhasenteiler/Taktgenerator 306 abgeleitet. Diese Taktimpulse existieren nicht, wenn die Schnittstelleneinrichtung, die gerade beschrieben wird, sich im "Ausga be modus"(output-mode) befindet (was unten weiter beschrieben wird), und sie existieren, wenn die SchnitSstelleneinrichtung sich im "Eingabemodus" ("input-mode") befindet (was wiederum weiter unten beschrieben wird)·

Jia genügt an dieser Stelle zu sagen, daß 01 und 02 Taktimpulse sind, die von einer Schaltung innerhalb der Schaltungsanordnung 306 in Abhängigkeit von einem Eingangs takt signal abgeleitet werden, das beim Taktpuffer 305 empfangen wird und daß sie eine Zeitgabeinformation für den Taktgenerator 301 liefern, von der der letztere die Taktimpulse A1, A2, B1, B2 und B₂ ableitet.

Mit Bezug auf das Diagramm von Wellenformen in Fiß. 3b sieht man, daß beim Ausgabe modus A1 und B1 dieselbe Wellenform haben; A2, B2 und Bp haben dieselbe Wellenform und sind außer Phase mit A1. Man sieht auch, daß beim Ausgabe modus die Impulse 01 und 02 Null sind.

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In Gegensatz dazu sind beim Eingangawodua A1 und 01 Impulse desselben Typs und sie treten zur selben Zeit auf und sie sind außer Phase mit den Impulsen A2 und 02, die gleichermaßen vom selben Typ sind und zur gleichen Zeit auftreten, Es wird weiterhin festgestellt, daß B1, B2 und B₂ beim Eingangsmodus Null sind. Alle diese Impulse, ihre Darstellungen und ihre Zweckbestimmung werden im Detail im Abschnitt diener Beschreibung, der sich mit der Operationsbeschreibung befaßt, weiter unten erläutert werden.

Hin Block 302 "Befehladecodierer-Sohieberegioter-üutenausgabe¹ empfängt <K-Tnktimpulse o£i, or 2, o< 3» 0(4, und Mikrocode-Befehle R^₁, R^₂ R₁₅, S^₁, S^₂ und S₁₅. Die ^.-Taktimpulse werden erhalten, wie früher erwähnt wurde, und die R-Impulse werden vom Mikrocode 118 oder einer ähnlichen Schaltung in einer zugeordneten Geräte-Steuereinrichtung, wie in Fig. 1 gezeigt, erhalten. Der Decodierblock 302 liefert zwei Befehlssignale: "b»IOSR", welches bedeutet, daß die Inhalte der Daten auf der "b"-Samiaelleitung je nach dem vorliegenden Fall in dem IOüli 101, 120 oder 121 angeordnet werden; und ein anderes üignal "1*IOaR" bedeutet, daß die üchieberegistereinrichtung vollständig mit EINSiIi geladen wird für Zwecke, die später erläutert werden. Diese zwei Signale werden zu den Schieberegistern 201, 202, 210 und 211 geleitet.

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In ähnlicher Weise spricht die Befehlsdecodierung auf <A -Tuktsignale und "R"-Signale an, die von zugeordneten Mikrocodes erhalten werden, und auf "I"-Signale von dem Befehlsregister der Zentraleinheit (oder der Steuereinrichtung), um ein Ausgange signal "IOSR»ä" zu liefern. Dieses Aungangssignal wird zu den Schieberegistern 201, 202, 210 und 211 von zugeordneten IOSRa geleitet und bedeutet, daß die Dateninhalte dor Schieberegintereinrichtungen parallel zur ä-Sammelleitung innerhalb der sie aufnehmenden Schaltung (entweder GPU 100, Steuereinrichtung 108 oder 113» d^e nachdem) übertragen wird ·

Im folgenden wird bezug genommen auf den Puffertreiber 304·, Eingabe/Ausgabe-(I/O)-Taktpuffer 305, Phasenteiler 306 und Eingabe/Ausgabe-Puffer 307; der Treiber 304 weist eine Schaltung auf um in geeigneter Weise den Taktimpulsburst (Impulsbiindel) zum Taktpuffer 305 zu leiten, wenn das IOSR im Ausgabezustand (Modus) ist.

VJie erwähnt, werden Bi und B2 vom Taktgenerator 301 abgeleitet und diese Taktimpulse eind im Wellenformdiagramra Fig. 3b bezeichnet. Beim Aungangnmodus liefert der I/O-Taktpuffer 305

dieses Taktimpulasignal zu dem ihm zugeordneten Sende-Empfanger.

Der Phaaenteiler 306 empfängt einen Eingangstakt von seinem Sende-Empfanger über den Puffer 305, wenn das IOSR sich im Eingangsmodus befindet (aber ignoriert Signale beim Puffer 305 beim Ausgangsmodus). Der Phasenteiler 306 empfängt auch Signale "SET OUT <iV und "HESET OUT d^4" von einer Schaltungeanordnung 300 und 02 CUTOFF von der Schaltungsanordnung 203, und liefert interne

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Taktsignale 01 und 02. (Beim Eingangsmodus werden 01 lind 02 erzeugt in Abhängigkeit von verschiedenen Bedingungen einschließlich der, daß "SET OUT <*-4" geltend gemacht wird und daß "HBSET OUT d 3" nicht geltend gemacht wird; das Gegenteil trifft zu beim AuHgangsmodus, wobei 01 und 02 beim Ausgang3modus nicht erzeugt werden, was in der Operationsbeschreibung unten erläutert wird«) Der Phasenteiler 306 ist auch mit dem Eingabepuffer 307 verbunden.

Vias schließlich die üchaltungen innerhalb aller üchaltung3anordnungen, die in den Fig. 2 und $& gezeigt sind, betrifft, sind sie aus üblichen logischen Verbindungen hergestellt, wobei die MOS-Technologie verwendet ist. Der Fachmann kann derartige Logiken in bekannter Technik entwerfen. Daher und im Interesse der Klarheit der Darstellung sind derartige Einzelheiten nicht gezeigt.

Vor einer Diskussion der gegenseitigen Verbindungen der Fig. 4- betrachte man die Ein-Ausgabe-Sammelleitung 105 (I/O-BUö). Die Ein-Ausgabe-Samiuolleitung 105 und die Umgehungs-Sammelleitungen 122, 123 und 126 enthalten jeweils eine Vielzahl von Leitern. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung enthält die Sammelleitung sechzehn getrennte Leiter oder leitende Pfade zum Leiten von elektrischen Signalen oder Impulsen zu und von den verschiedenen Komponenten. Die Wege können wie folgt bezeichnet werden: MCLOCK und MCLOCtf, die zwei Differenzwege für örtliche Tnktsignale bezeichnen; BI01 und BI01, die zwei erste Differenzdatenwege bezeichnen;

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BIO2 und BIO2, die zwei zweite Differenzdatenwege bezeichnen; BIO CLOCK und BIO CLOCK (BUÜ input output Clock) (Verbindungsleitung-üingang-Ausgang-Takt), die zwei weitere Differenztaktsignalwege bezeichnen; BlSXTINT, Saiaiaelleitung externe Unterbrechung (BUS external interrupt); BDCINT, Sammelleitung Datenkanalunterbrechung (BUS data channel interrupt); INTP, Unterbrechungspriorität (interrupt priority); DCHP, Datenkanalpriorität (data channel priority); CLTEÄR, ein Löschimpuls oder Freigubeimpuls; und drei getrennte Ilasseleitungen. Mindestens BlSXTINT und BDCINT sind Signale, die in Umgehungssammelleitungen geleitet wurden. Die Operation in Abhängigkeit von und verantwortlich für diese unterschiedlichen Taktsignale und Dutenwegsignale wird später in der Operationsbeschreibung erläutert, wobei die Bezeichnungen der Kupferdrähte an dieser Stelle gegeben werden, um die Beschreibung der Fig. 4-, des Sende-Ümpfängers, zu erleichtern·

Die Schaltung von Fig. 4· ist enthalten entweder innerhalb des CPU-Sende-JSmpf ängers 103₁ des Geräte-Sende-ümpfängers 106, oder des Geräte» Sende-Empfängers 111. Die Schaltungsanordnung in jedem von diesen Sende-ümpfänger-Blöcken ist im wesentlichen dieselbe. Die vier Leiter, die ein IOSH mit einem zugeordneten Sende-Empfanger verbinden, sind am unteren lande der Fig.4 gezeigt als I/O CLOCK Anschluß, D1 Anschluß, D2 Anschluß und INPUT Anschluß. Der INFUT-Anschluß entspricht dem nur in eine dichtung leitenden Leiter der vier Leiter, die in jeder Gruppe in Fig. 1 gezeigt sind. Die anderen Anschlüsse am oberen Abschnitt der Fig. 4 wie CLEAR; BIOCLOCK; BI01 , BI01; ΉΤ52, BIO2; MCLOCK, MCLOCK sind alle innerhalb der I/O Sammelleitung

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a?

enthalten, wie früher erwähnt. T_r„ -, und Tz₀., bezeichnen Anschlüsse, von denen hohe oder Treiber-Taktsignale geliefert werden, und sie sind in Fig. 1 jene Leitungen, die die Verbindung von einem zugeordneten Takttreiber herstellen; (beispielsweiae die Leitungen, die CPU 103 und den Takttfceiber 119 verbinden). In Fig. 4 ist der Anschluß, der mit 10 MHz bezeichnet ist, derjenige Anschluß, mit dem der Taktoszillator 104 von Fig. 1 verbunden ist. Der mit MCLOCK XJiNAB bezeichnete Anschluß ist nicht ein Anschluß für andere Geräte, sondern er ist intern innerhalb eines üende-lSmpfänger-Plättchens verbunden entweder zu einer hohen oder zu einer niedrigen Spannung in Abhängigkeit von seiner Verwendung entweder als CFU-üende-iSmpf anger oder als Geräte-öteuereinrichtung-öende-Empfanger.

In Fig. 4 sind Differenzsender 410, 412, 414, 416 gezeigt wie auch Differenzempfänger 411, 413 _$ 415 und 417. Das Differenzpaar 410, 411 ist verbunden mit einem Flipflop und einem UND/ODER-Gatter 404; das Differenzpaar 412, ist verbunden mit einem Flipflop 401 und einem UIID/ODEli-Gatter 405; das üifferehzpaar 414, 415 ist verbunden mit einem Flipflop 402 und einem UIJD/ODER-Gatter 406; und das Differenzpaar 416, 417 ist verbunden mit einem Flipflop und einem UIID/ODER-Gatter 407. Ein Ausgang des Flipflops ist verbunden mit einem Eingang der UND/ODER-Gatter 404-407; Eingangssignale des Flipflops 409 werden erhalten von Ausgängen des NAND-Gatters 418 und auch vom Ausgang des

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as

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Differenzempfangers 417. Andere UND-, NAIID-, Inverter-Schaltungen und undere logische Schaltungen, die in der Daratellung gezeigt aind, aind in einei· einfachen Weiae miteinander verbunden, wie gezeigt. Die Art der einzelnen logiachen Schaltungen und ihre Verbindung geht aua Fig. 4 hervor. Wie man sieht, haben die Differenzaender oder Uegentaktaender einen normalen und einen invertierten Ausgang, und die Difierenzempfanger haben einen normalen und einen invertierten Eingang·

Mit Bezug auf die in Fig. 5 gezeigten Verbindungen iat ala nächutes ein Blockdiagramm einer Geräte-Steuereinrichtung 108 oder 113 won Fig. 1 gezeigt. Ein IOSH 504 ist äquivalent zu dem IOSR 120 oder 121, und somit zu dem, daa in Fig. 2 und 3 gezeigt iat. Serielle Eingängesignale dea IOSR 504 sind gezeigt als I/O CLOCK, I/O DATii 1 und I/O DtTA 2, die äquivalent sind zu den Signalen I/O CLOCK D1 bzw. D2 in Fig. 4. Der Anschluß "OUT" in Fig. 5, der mit dem IOSK 504 verbunden ist, iat äquivalent zu dem Anschluß "INPUT¹¹ in Fig. 4.

Das IOSR 504 ist durch die "a"-ßammelleitung mit dem Eingang dea Befehlsregisters 503« des Adressregisters 505» des Wortzählregisters 506, der verdrahteten Maskierung mit Treiber 509 und dem Datenauaganginvertertreiber 510 parallel verbunden. Der Ausgang des Datenausganginrertertreibers 51° iat über einen Ausgangaanachluß parallel verbunden mit dem zugeordneten Peripheriegerät, beispielsweise dem Gerät 110 von Fig. 1 in Verbindung mit der Geräteatouereinrichtung 108.

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Üa besteht eine zurückführende Sammelleitung, die als "b"-Sammelleitung bezeichnet ist, und die von dom Peripheriegerät über einen Dateneingangsinverter und Treiber 511 zurückführt. Die "b"-Sammelleitung verbindet parallel Ausgänge des Treibers 509» der Gerätecodeanfrage 508, des T-Hegisters 50? (und seinen Eingang), des Wortzählregisters 506, und des Adressregisters 505 mit den Eingängen des IOSR 504- und der Unterbrechungsabnchaltlogik 513 (interrupt disable logic).

Im oberen linken Teil des Diagramms von Fig. 5 liefert das Befehlsregister 503 ein Eingangssignal an eine Statusänderungslogik 500 (state change logic). Andere Eingangesignale zur Statusänderungslogik 500 sind die Eingangssignale MCLOCK und MCLOCK. Dieses Takteingangssignal wird durch Anschlüsse T^. -, und T^~ 4. ^von ^"ig· D A

erhalten. Das Ausgangs signal von der Statusänderungslogik 5OÜ speist einen Statuszähler 501, der wiederum eine programmierbare Logikanordnung 502 (programmable logic Array (ELA)) speist. Die PLA 502 ist ein Festspeicher und liefert Steuersignale an Komponenten der Geräteäteuereinrichtung (IOC) wie in Fig. 5 gezeigt. Die Verbindung der Steuersignale ist aus Zwecken der Klarheit der Darstellung nicht gezeigt. (In gleicher Weise besteht eine Verbindung zwischen der Gerätecodeanfrage 5O8 und der Statusänderungslogik 500, die im Diagramm aus Zwecken der Klarheit der Darstellung nicht gezeigt ist)·

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Anschlüsse, die bezeichnet aind mit IHTP, DCIIP, F(O-3), F STROBE, D(O-15), BUSY, DONE, HIT, DCIUiYN, aind alle mit der zugeordneten üeräte-Steuereinrichtung für Zwecke, die unten erläutert werden, verbunden, Eine BUSY/DOUE-Logik 512 (Besetzt-Erledigt-Logik) liefert ein Eingangssignal an die Unterbrechungaanfragelogik 514, die auch ein Eingangssignal von der Unterbrechungsabschaltlogik empfängt· Das Ausgangesignal von der Unterbrechungsabfragelogik 514 speist einen Anschluß, der mit IWTH bezeichnet ist, der über die Umgehungssammelleitung (beispielsweise die Sammelleitung 122 in fig. 1) mit der Zentraleinheit verbunden ist. Schließlich liefert eine Datenkanalabfragelogik 515« die ein Eingangssignal direkt von dem Peripheriegerät über den Anschluß DCHSYN empfängt, ein Ausgangssignal an einen Anschluß DCIIH, wiederum über eine Umgehungssammelleitung, direkt an die Zentraleinheit.

Dua Vorstehende beendet die Verbindung von Komponenten, die sich auf die bevorzugte Ausführungsform der vorliegenden Erfindung beziehen.

In Pig. 6a und 6b ist der Algorithmus, der die schrittweise Abfolge für die Eingabe-Ausgabe (CPU)- Sequenz zeigt, in einem Flußdiagramm dargestellt. Andere Zyklen oder S equenzen für den Hechner, beispielsweise FETCH oder HALT, sind nicht gezeigt. Ein Befehl wird von FETCH erhalten, um den Eingabe/Ausgabe-Algorithmue zu starten. Die verschiedenen Zustände des Systems sind durch recht* eckige Kästen dargestellt, und Entscheidungen, die durch

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die Logik innerhalb des Syatema getroffen werden, sind durch diagonale Küsten dargestellt. Man sieht, daß, nachdem der Zustand 066 vollendet worden iat, wobei der Inhalt des "T-Hegisters" der Zentraleinheit auf ihre "b"-Sammelleitung gegeben worden ist , und der Inhalt der b-Sammelleitung unter bestimmten Bedingungen zum IOSR der Zentraleinheit geleitet worden ist, und andere Funktionen durchgeführt worden sind, eine Mehrzahl von üntscheidungskästen vorhanden sind, durch die die Durchführung des üingabe/Ausgabe-Algorithmus verkürzt dargestellt werden kann« (Die Entscheidungsküaten beziehen sich auf spezifische Bits in dem Befehlsregister (IH) der Zentraleinheit, beispielsweise bezieht sich 17 uuf das siebte Bit des Befehlsregisters, usw..) Wenn der Zustand 033 nicht erreicht wird, hat die Logik entschieden, daß das System gehen soll auf HALT, MULT (multiplizieren), DIV (dividieren), oder nach PUSH oder POP (zum Speicher), oder auch zu WiTUHN. Wenn irgend einer dieser Befehle aktiviert iat, wird der üingabe/Ausgabe-Algorithmus nicht vollendet. Sollte jedoch der Zustand 046 vollendet sein, dann wird eine Entscheidung getroffen, wobei entweder ein Dateneingabefluß (DATA IN) oder ein Datenausgabefluß (DATA OUT) fortgeführt wird. Der Weg für den DATA-IN-Fluß fährt fort mit dem Zustand 163 und endet mit dem Zustand 153» wie gezeigt, nachdem ein Befehl zum FIiTCH gesendet wird, indem eine neue Instruktion geholt wird; andernfalls wird das Flußdiagramm auf der rechten Seite nach unten fortgeführt, wobei die Zustände 023, 111 und 044 erreicht

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worden, wonach ein Befehlseignal zum KKTCH erzeugt wird, und eine neue Instruktion geholt wird.

Die ^ustandsnurainern 066, 033» 046 U3W. uind bestimmte Bezeichnungen aua einem großen Bereich von Bezeichnungen, die jeden Zustand im gesamten Flußdiagramm der Zentraleinheit bezeichnen. Die Zustandsnumiuern 101, 102, uow. sind Bezeichnungen, die sich lediglich auf diese spezielle Eingabe/Ausgabesequenz beziehen.

In den Zuständen 066, 058, 153, 023 und 044 sind unterschiedliche Übertragungen von digitaler Information unter bestimmten Bedingungen schematisch dargestellt. Die Details von Jeder Übertragung müssen nicht explizit dargestellt werden, da die Schaltungsanordnungen, die die Information übertragen und empfangen, innerhalb eines Teils der Zentraleinheit 100 enthalten sind, die nicht Teil der vorliegenden Erfindung ist. Nichts desto trotz werden zum Zweck der Klarheit der Darstellung die folgenden Identifikationen angegeben: CO-Befohl aus (command out);TO-nulltea Bit dee T-Registera; INTON-Unterbrechungsaktivierung/Abschaltung (interrupt enable/ disable); RTON-Echtzeitt aktaktivierung/Abschaltung (real time clock enable/disable); X-Regiater; Y-Registerj Z-Register; YZR-rechtes Byte des Wortes in Registern; YZL-linkea Byte; A-Addierer; ACD-Bestimmung Akkumulator (distinatipn accumulator); usw.·.

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Beim Betrieb sollte man die Fig. 1 bis 8 gemeinsam betrachten. Wie erwähnt, beginnen die Bezugszeichen in jeder Figur mit der Nummer der Figur; beiapielaweiae beginnen in Fig. 1 alle Bezugnzeichen bei 100; in Fig. 2 bei 200; usw..

Der Quarzoszillator 104 liefert ein Tuktuignal mit 10 MHz (andere Frequenzen können verwendet werden) an den Üonde-Empfanger 103. Der Takttfceiber 119 (Flipflop 403) in Kombination mit der Schaltung der uuntruleinheit wandelt dieses Taktsignal in ein 5 UHz-Üignal _Um (oder ein anderes Signal mit halber Frequenz). Der üondeümpfänger 103 empfängt das 10 MHz-Signal am Anne hl uß 10 UIIz (Fig. 4) und liefert dieses Signal an den Differenzsender 416. Die Signale MCLOLGK und !!CLOCK (Fig. 4) werden über die Kingabe/Auugabe-Samraelleitung 105 zu dem Geräte-Sende-ßmpfänger 106 und 111 gesendet, in denen zugeordnete örtliche Tuktsignale erzeugt werden. Jedes dieser Taktsignale hat dieselbe Frequenz von 10 UHz wie das des Oazillators 104, jedoch sind sie in der Phase verschoben infolge von Außbreitungaverzögerungen, die aus der Länge der Kingabe/Ausgabe-Üammelleitung 103 resultieren. Bei den Sende-lSmpfängern 106 oder 111 empfangen die Anschlüge MCLOCK und UCLOCK jeder diese außerphasigen 10 MHz-Signale, wie in Fig. durch den ümpfangspfeil angezeigt ist.

In Fig. 4 ist der Anschluß MCLOCK XKNAB entweder auf einen hohen Wert oder auf einen niedrigen Wert gesetzt,

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wobei dt'i* eine Viert es dein Oi^;ilf-oende-Mi'tpfnnger ermöglicht, immer die üignale tiOLOCK und MClX)CK zu senden, und der andere Wert ea immer den Üteuereinrichtungij-üende-L'uipf ungern 10b und 111 ermöglicht, iiimer die üignale MCLUCK und MClX)ClC zn empfangen» Diene l'jiiiMtellunt; auf einen bestimmten Wert findet innerhalb einen jeden zugeordneten •-'en-.ie-.umpfängerl'lättchensj statt und bezieht uich nicht, auf die noch zu beschreibende Operation der iiende- und Kmpf angsiaoden dor üende-Kmpfunger. Das Obige beschreibt eine Operation, durch die ein örtliches Taktsignal in ,jedem ijendeanger abgeleitet wird.

In ähnlicher Ueinu wie der Tal:ttreibej· 114 die Taktimpuls <j 1,3 und (12,4 an die Zentraleinheit 100 liefert, führen die Takttroiber 1.?4 umi 1,'^l> eine ähnliche Funktion für die bteueroinric-.htunken 1OH bzw. 113 Hus, Demzufolge betätigen lokale Signale MClX)CK, MCLOCK von den Üende-Empfängern 106 und 111 das Flipflop 403 um Impulse ti. 1,3 und ^2,4 an die titeuereinrichtungen 108 bzw« 113 au liefern.

Das Vorgehende bezieht sich auf die Übertragung des Muttertaktsignals, die im allgemeinen in einer Hichtung erfolgt, vom Quarzoszillator 104 zum Uendo-iiiapfanger 103, zum iiende-Empfänger 106 und 111, und zu den Steuereinrichtungen 108 und 113» Jedoch sind die Daten mit ihrem zugeordneten Üynchroniaiertaktburst oder dem kiaramelleitungiitakt (BIOCLOCK) in zwei dichtungen wirkend;

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der Zweirichtungscharakter dea üyiittiraa sollte beachtet werden, wobei ein Sende-Lrapfänger entweder al» ein Sender oder al3 ein Empfänger wirkt.

Man nehme an, daß die Zentraleinheit 100 gerade ein Signal zui* liingabe/Autigabe-Sammelluitun^ 105 aendet und daß einer der Geräte-Sende-Kmpfängur dieues Signal empfängt. Bei einem Ausgabe- oder Sendemoduß ist die in einer Richtung wirkende Leitung der Leitergruppe 102 (Eingabepuffer 307) auf einem hohen Wert und die Zentraleinheit 100 erzeugt Taktimpulae oder einen Takt burst, der in i'ig. 3b an dem Taktpuffer 30J? als "CLOCK pad" bezeichnet ist.

Diese Impulse können sein ein Impulsbündel oder Burst von neun Zustandswechseln die vom Taktpuffer 307 zu dem CPU-üende-iJmpfänger 103 weiterlaufen über eine der Zweirichtungsleitungen 102. Dna Taktirapulsbündel liefert eine Zeitgabe für die Daten, die aua den Puffern 206 und 215 heraus übertragen werden (gleichzeitig aber seriell), und für das Anfangabefehlabit pro Byte (also neun Statuswechael oder Zuutandawuchsel).

Synchron mit dem ersten der neun Zustandswechael werden von den Puffern 206 und 215

Befehlsbits oder Präfixbits oder Präsetbits von den Schieberegistern 201/202 bzw. 210/211 übertragen. Wie später beschrieben wird, geben diese Bits die Natur des Worts an; zttt Beispiel: ein Befehlswort. Diese neun Bits entsprechen auf diese Weise einem Befehlsimpuls, der von acht Datenbits auf jeder Leitung

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gefolgt iüt. i^in Wort mit uechzehn Bit wird auf diese t'eise geteilt in zwei Bytea mit acht Bit, wobei jedem Byte ein Befehl«- oder iJteuerbit vorauageht.

Daa Taktiiapulabündel plua die zwei seriellen Datenatröme werden zum CPU-üende-üuipfänger 10p wie folgt gesendet. Der Taktpuffer 30b ist verbunden mit I/O CLOCK (Pig. 4) und die Datenströine von den Puffern 206 und 215 werden zu D1 bzw. I)₄.¹ (Fig. 4) geführt.

Daa Taktimpulsbündel und die L) at en iit reimt; wurden in den »Jende-Kmpfänger. gesteuert durch dau iVlipflop 4-00 und jedes Bit der Daten, die momentan entweder im Fliflop 4-01 (von D1) oder 402 (von 1)2) ßeupeichert werden, geachoben. Durch die Tätigkeit der Flipflopa 400, 401 und 402 werden die üendegatter 410, 4Ί2 und 414 aktiviert und ein Taktimpuls und seine zwei zugeordneten Datenpulee werden gleichzeitig und difi'erentiell oder im Gegentakt über die !Sammelleitung zu einem empfangenden iiende-Kmpfänger gesendet.

AIa nächstes soll angenommen werden, daii ein Geratene nd β-Empfänger gerade die gesendeten Zentraloinheitsignale empfängt. Das Taktimpulsbündel (BIOCLOCK und BIOCLOCK) wird im üifferenzempfanger 411 empfungen und Datenimpulse werden empfangen in den Differenzempfängern 413 bzw. 415. Wiederum apoichern daa Taktimpulsbündel oder der Takt-BUHüT bei Betätigung des UIJD/ODEH-Gatters 407 mit dem Flipflop 'K)O und die

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Dateniiapulse bei Betätigung der empfangenden Gatter 413 und 415 in Kombination mit den UND/ODKR-Uattern 405 bzw. 406 ihre Datenbita in den Flipflops 401 und 402.

Die in den Flipflops 401 und 402 eines üende-Kmpfängerij einer Gerütesteuereinrichtung gespeicherten Daten werden beim ümpfangamodus mit einer Geschwindigkeit von 5 MHZ gespeichert, weil BIOCLOCK ein Taktiiapulsbündel mit 5 MHz ist, das über die Zentraleinheit in der oben beschriebenen Weise erhalten wird. Dao örtliche Taktsignal (MCLOCK) ist jedoch ein 10 MHζ-Taktsignal, und en ist dasjenige Taktsignal, das das Abtasten der Datenbit« im empfangenden Sende-Kmpfanger der steuereinrichtung steuert. Wegen der Laufzeit und anderer Paktoren, die eingangs erwähnt wurden, können diese Datenimpulse abgeschrägt sein oder verzerrt uaw.. Der bessere Platz zum Abtasten dieser Art von Datenimpulsen ist in einem Abstand von der Vorderflanke oder Kückflanke des Datenimpul3es, Auf diese Weise gestattet der Abtasttakt oder lokale Takt mit 10 MHz, der ein Datenabtasten zum Zeitpunkt des Auftreten» der Flanke gestattet, die bei oder nahe der kitte des ein größeres Intervall von 5 MHz aufweisenden Datenimpulses auftritt, immer ein Abtasten im Abstand von der Flanke des Datenimpulses. Dieses Abtasten wird erhalten mindestens durch die Flipflops 401 und 402 in Abhängigkeit von dem Signal MClOCK über das UNÜ/ODER-Gatter 407.

Danach werden die abgetasteten Daten seriell aus dem üendeempfänger 106 in das IOült 120 geschoben, wenn dieseu die empfangende üende-lCmpfänger-üteuereihrichtungskoinbinution iat, deren Gerätecode vorliegt (wird unten diskutiert)«

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Das Taktsignal wird über den mit I/O CLOCK (Fig. 4·) bezeichneten Anschluß in daa IOSlt 504 gesendet und die üatenwege laufen von D1, D2 (Fig. Ό nach I/O DATA 1 bzw. I/O DATA 2 (Fig. 5). Die Richtungen des L'mpfangemodua und Sondemodus in Fig. 4 aind klar gezeigt. Wenn der CPU-Sende-Empfanger gerade sendet, muß der andere Sende-Empfanger, die im Nachrichttinauütausch ateht, empfangen.

Die Zentraleinheit und ihr Sende-Empfünger und die GerUte-Steuereinrichtungen und ihre zugtiordnoten Sende-Empfanger sind normalerweise im Empfangsmodus. Mit anderen Worten iut Jede Komponente normalerweise derart tätig, daß eie ein Signal von einem anderen Gerät empfängt. Das IOSR der Zentraleinheit kann auf ein Signal vom Mikrocode 118 veranlaßt werden, einen Sendeinodus anzunehmen, was begleitet ist von der Erzeugung eines Signals auf der Ein-Richtungsleitung der Gruppe 102, wie früher erwähnt. Es muß jedoch kein anderes Signal in irgend einer der empfangenden Endkomponenten erzeugt wurden, um zu veranlassen, daß diese vom CFU-Sende-Empfängur kommende Daten empfangen, weil die anderen Komponenten bereits normalerweise im Empfangszustand sind.

Mit Bezug auf Fig. 2 soll beachtet werfen, daß dort ^--Bit-Schieberegiater gezeigt sind, von denen jedes in der Lage ist, entweder die ungeraden oder die geraden Bits von entweder dem linken oder dem rechten Byte eines Datenworta zu speichern. Die Daten werden von den Schieberegistern zu anderen Komponenten in der sie aufnahmenden Komponente, beispielsweise der Zentraleinheit, parallel

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hO - χ* -

übertragen. Beispielsweise werden die Inhalte der b-Sninmel leitung in die Schieberegister geladen, wenn der Befehl "b-fcLOSH" aktiviert iat; also werden b1, b3, b5 und b7 parallel in das Schieberegister 201 goladen; in ähnlicher Weise werden die anderen "b"_JJaten in die drei anderen Schieberegister geladen.

Der andere Befehl "IOSR*S" überträgt, wenn er aktiviert ist, in den Schieberegistern gespeicherte Daten parallel auf die a-Sammelleitung. So werden al, a3, Ü5, a7 in die A -Sammelleitung vom Schieberegister 201 geladen, und in ähnlicher Weise werden die anderen "a"-Daten gleichzeitig parallel übertragen. Jedoch wird das Hineinschieben der Daten in und das Herausschieben der Daten aus den Schieberegistern von den Puffern 206 und 215 seriell vorgenommen.

Die serielle Natur der !angabe- und Aufgabe-Übertragung der Daten ist in Fig. 7 vermerkt. Auugangsdaten oder Eingangsdaten mit Bezug auf den Puffer 206 können in der Form von DATA 1 bezeichnet werden; Ausgangsdaten oder Eingangsdaten mit Bezug auf den Puffer 215 können in der Form von DATA 2 bezeichnet werden; und der Takt-Eingangs- oder Ausgangs-Burst beim Puffer 305 ist dargestellt durch I/O CLOCK. Aus dieser Darstellung der Datenbita sieht man, daß der Multiplexer und Treiber (MUX DIiIVEH) den seriellen Bitatrom von den Schieberegistern 201 und 202 wechselweise schaltet; in gleicher Weise schaltet der Multiplexer und Treiber ?.Λ^ιν wechselweise den seriellen Bitstrom von den Schieberegistern und 211.

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... >■·■/- tJ'*'-\.. ti ¹C

Fig. 8 zeigt die Wirkung der Tätigkeit der regiatereini'ichtung von !'ig. 2. Beispielsweise kann der I/0-Puffer in Fig. 8 der Puffer 206 sein. Der I/0-Puffer sendet, wenn der Punktionsschalter S2 geschlossen ist, und der I/0-Puffer empfängt Information zum Schieberegister, wenn der Schalter S1 geschlossen ist. Einer der Funktionsschalter S1 und S2 ist jeweils geschlossen, einer Jeweils offen.

Üa wird nun auf Fig. 7 Bwiiug genommen.. Una eruto Bit in jedem der Üutonworto «im! die Bcftihlübifcs oder Prüfixbits oder Pi'usetbita. In der 1'¹I^u)' uind jiio gezeigt als Uuli-Bits. Dieser Zustand wird durch eine empfangende Komponente (z.B. bteuertiiurichtung ΊΟ8) als ein Uingabe/Auagabti-Befehl decodiert, oder· als ein Bofuhlawort. Diese Befuhlsbita werden iuatgologt durch die Befehladecodierung 200, in Abhängigkeit von den Taktimpulaen <K2 und <^^ und in Abhängigkeit von den Befehlsimpulsen von den CPU-Mikrocode 118. Andere Kombinationen von Werten für die Bufühlabitu bezeichnen andere Arten von V/örtei.'n, die unten weiter dinkutiert worden.

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Ka wird nun auf Fig. 2 Bezug genomuen. Wenn dur Bufehl 1»IOSR in allen vier Schieberegistern aktiviert wird, gibt dies überall in alle vier Schieberegiater Einaen ein. So ist, wenn DATA 1 und DATA 2 von Fig. 7 durch die Puffer 206 und 215

dos IOSR 101 empfangen werden und aonit an den Eingängen der Schieberegister 201, 202, 210 und 211, beispielsweise wenn eine Hull in der Pegelachiebeeinrichtuiiß detektiert wird, diese Null das Null-Befehlsbita von DATA 1 (weil die Einsen vorher gesetzt wurden). Zu diesem Zeitpunkt wird 02CUTOFF erzeugt und dem Phasenteiler 306 zugeführt, der die weitere Erzeugung von Tnktimpulsen 01 und 02 bei diesem Eingabemodus verhindert. Vor diesem Cut off-Zeitpunkt wurden Taictimpulse 01 und 02 erzeugt, weil die Schaltungsanordnung in Fig. 2 sich im Eingabemodus oder -betriebszustand befand, und die Daten wurden eingetaktet synchron mit dem Takt, der beim Taktpuffer 305 vom BIOCLOCK empfangen wurde, was die Erzeugung der Signale 01 und 02 gestattete, was wiederum die Erzeugung der Signale A1 und A2 gestattete zum Schieben der Daten in die Schieberegister.

Es wird nun Fig. 5 betrachtet. Das Eingabe/Aungabe-Schieberegister 5QM- empfängt seriell Daten an seinen Eingängen I/O DATA 1 und 2 und synchron mit dem Signal I/O CLOCK (Eingab·/Ausgabe-Takt). Die ersten beiden Datenbits sind, wie erwähnt, Befehlsbits. Wenn sie beide Null sind, wird dies so interpretiert, daß es ein Eingabe/Auagabe-Befehlswort ist und die restlichen sechzehn Bits werden parallel vom IOSR in das Befehlsregister 503 übertragen· Das Wort wird dann in die

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Statusünderungslogik 500 übertragen, in der ein Vergleich mit dem Gerätecode 508 gemacht wird, dor auch mit der Statuoänderungslogik 500 verbunden ist (nicht dargestellt).

Wenn die Steuereinrichtung 108 einen Gui'ätecode trägt, der übereinstimmt mit dem in den letzten sech» Bits des Üingabe/Ausgabe-Befehlsworts angegebenen Gerätecode, dann findet die folgende Prozedur innerhalb dieser speziellen Steuereinrichtung statt. In Abhängigkeit von der Natur des Befehls wird mit einem der ltegiater in der liegisteranordnung 505, 506, 509 gearbeitet und die "a"-Sammelleitung liefert dieses Wort an das zugeordnete Peripheriegerät, wenn dies erforderlich ist.

In ähnlicher Weise kann ein Peripheriegerät, das mit dieser Steuereinrichtung verbunden iat, Signale zurück durch die Steuereinrichtung liefern, mindestens durch die b-Sammelleitung in das IOSK 504» Von dort werden die Signale rückwärts ausgesendet durch seinen zugeordneten Sende-Empfanger und zurück zu der Zentraleinheit. Natürlich wird bei dieser Sende-Betriebsart für diese Steuereinrichtung der Anschluß OUT derart betrieben, daß ein normalerweise vorliegender Empfangszustand für diesen Satz von öende-iimpfänger-Steuoreinrichtuiig-Komponenten in eine Sendebetriebsart umgewandelt wird. Der Anschluß OUT in iJ'ig. 5 iat der Pfeil mit einer Hichtung der Gruppe 107 in Fig. 1.

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Die anderen Signale, die von dem Gerät gesendet werden, sind auf der rechten Seite der Darstellung in Fig. 5 angezeigt. Wie früher erwähnt, «erden einige der Signale durch die Umgehungs-Sammelleitung 122 gesendet, beispielsweise INTR, (entspricht INTP) und DCHR (entspricht ECHT).

i£s wird nun auf Fig. 5 Bezug genommen. Die Komponente 5500 (Statusänderungslogik) spricht an auf mindestens die Tätigkeit des PUL 502 (programmierbare Logikanordnung) und den Befehl von der Befehlsregisteranordnung 503. Die Statueänderungslogik 500 wählt einen logischen Statue als den als nächster nachfolgenden Statue nach der Beendigung des gegenwärtigen Status aus. Sämtliche Statue oder Zustände, die von der Steuereinrichtung erzeugt werden, werden im PLA 502 gespeichert, das die Information in einem Lesespeicher (HOU) gespeichert enthält zum Steuern der Tätigkeit von mindestens der Registereinrichtung der Steuereinrichtung.

Ks wird nun mit der Tätigkeit der Anordnung, die in fig* 5 gezeigt ist, fortgefahren. Die Steuerlogik des IOC oder die Geräte-Steuereinrichtung schließt das PLA 502 ein, die Statusänderungslogik 500, und den Statuszähler 501. Die Steuerlogik bestimmt Operationen, die während den DatenkanalSequenzen und während der Auaführung von Eingabe/Ausgabebefehlen durchgeführt wurden. Das PLA enthält Information, die Maschinenzustandβ oder Logikzustände des IOC definiert. Die Statusänderungslogik oder Zustandsänderungslogik 500

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bestimmt die Reihenfolge, in der dan IU(J oder die Geräte-üteuereinrichtung verschiedene LogikzuHtnnde einnimmt, die in der programmierbaren Logikanordnung 502 definiert sind. Die Reihenfolge, in der on die Zustände auswählt, hängt ab von der Information, die vom PLA ^Q?. empfangen wird, und von dor otatuuinformation, die von anderen Komponenten de:j IOC empfangen wird.

Dur Zuatandazähler ^01 iat ein Register, dau die Adresse der im PLA ^{j>02 gespeicherten Information enthalt, die den laufenden Zustand der (ieräteateuereinriohtung definiert, üao Adreuaregißter |?O[j int ein Kegiator iait fünfzehn Bit, deuaen Inhalt während iler Datenkanalsoquenzen inkrementiert wird und zu ueinein zugeordneten üende-ümpfänger geaendet wird , wenn externe HegiHter nicht aktiviert aind. Da3 \)ort Zählrof^iMter \'A)C> iüt ein Üegiüter mit sechzehn Bit, dessen inhalt wahrend der Datenkanalaequenzen inkrementiert wird . Dsia T-Heginter ijü7 iat ein liegiutor mit Htjchaehn Bit, dan den Richtungsanzeiger und die Datenkanaladrease während der Datenkanalnequenzen enthält. Dhb üerätecodere^iuter 5Ο8, das Polaritätsbit und die Bitatrukturen für externe Hogiateraktivierung (external register enable, UXT Rlii iüilAB) werden mit Information geladen, die von dem Peripheriegerät über die b-Uammelleitung während der *\uiführung eineu IOHÜT-Befehla (Kingabe/Auugabe zurückaeti:»n) empfangen wurde. Daa üorätecoderegiütiir ')Ott int ein Hogistor mit aecha Bit, welche» wie erwähnt in Verbindung mit der iiitatuuänderungslogik ^l>>()0 arbeitet, um ti»

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BAD ORIGINAL

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dem IOC nur dann zu erlauben, einen üingabe/Ausgabe-Befehl durchzuführen, wenn die Bits 10 -15 dea Befehls den Inhalten von O bis 5 des Gerätecoderegistera 508 gleich sind. In anderen Worten, wenn ein Wort mit 18 Bit wie in Fig. 7 gezeigt, zum IOSR 5O4- der Geräteöteuereinrichtung als ein Jüngabe/Auagabe-Befehlowort geleitet wird (bestimmt durch das erate Bit von jedem Byte mit neun Bit), dann wird es in das Befehlsregister 503 geschrieben. Dann wird in der ütatuaänderun^aloKik 5OO ein Vergleich gemacht zwischen den sechs am weitesten rechts stehenden Bits des Worts mit dem Uerätocoderegister 508. Wenn eine Übereinstimmung besteht, dann weiß die Geräte-Steuereinrichtung, daß dieser Befehl für sie bestimmt war.

Die Polaritätsbitanzeige int eine leiteranordnung dor Anordnung 508 und sie ist ein Register mit einem Hit, das den Sinn von gesendeten und von dem Peripheriegerät empfangenen Datenbits bestimmt. Wenn dieses Hit eine 1 enthält, wird ein niedriger Pegel an den Datenstiften, die mit dem Gerät verbunden sind, al« eine O interpretiert, und eine 0 wird zu jenen Stiften mit einem niedrigen Pegel übertragen. Wenn das Polaritätsbit eine 0 enthält, h_nben zu den Datenstiften des Goräts übertragene Daten den entgegengesetzten Effekt.

Das Bit für externe Rogisteraktivierunß int wiederum ein Register mit einem Bit. Wenn dieueu Hit eine UuIl enthält, ist der Inhalt der Datonkanaladresae, diu wahrend der üatenkanalsequonz gesendet wird, der Inhalt dun

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üpoicheradreaaregiatera ί?Ο^. Andernfalla ist die Datenkunaladresse eine Information, die von dem Peripheriegerät empfangen wurde.

Der Maskierungatreiber 5O<) (MAUK OUT IMIVUU) und die Unterbrechungaabachaltlogik 513 zuaainmen bentimiaen den Inhalt dea Hegiatera mit einem Bit, daa Unterbrechungaabachaltbit genannt wird. Der Inhalt dieaea Bita wird nur während der Ausführung einea MUK0-ßefehl3 (naak out) geändert. Die üerätoateuereinrichtung macht nur dann Anforderungen nach einer Programmunterbrechung, wenn der Inhalt dea Unterbrechungsubiichaltbits gleich Null ist.

Die Beaetzt/lirledigt-Logik 51<? (busjy/done logic) enthält zwei Kegiater mit einem Bit, genannt ßeaetzt-Bit und Krledigt-Bit. Der Inhalt dieaer Bita vard goapeichert durch Operationen, die während der Auaführung von Kingabe/Auagabe-Befehlen durchgeführt worden und durch Operationen, die im Gerät durch daa Peripheriegerät durchgeführt werden. Die Inhalte dieaer Bita werden über die UmgehungsSammelleitung während der Ausführung eines Eingabe/Auagabe-Skip-Befehla übertragen. Die Unterbrechungaabachaltlogik 51^ bestimmt, wann die üerätesteuereinrichtung eine Anforderung nach einer Programmunterbrechung macht, üio enthält ein Register mit einem Bit, daa Unterbrechuiignanforderungubit genannt wird. Die Gerätesteuereinrichtung macht eine Anforderung nach einer Unterbrechung, wenn diesen Bit eine 1 enthält. Die Datenkanalanforderungnlogik *>

ι/ <

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bestimmt, wann die Gerätesteuereinrichtung eine Anforderung nach einem Datenkanal macht, Sie enthält ein Hegiater mit einem Bit, das Datenkunalanforderungsbit genannt wird. Die Geräte-Steuereinrichtunj; macht eine Datenkanalanf orderunf;, wenn dieaea Bit ein« 1 enthält.

Zum Zusammenfassen von vier Typen der Übertragung auf der lSingabe/Ausgabe-Sammelleitungsanordnung wird wieder auf Fig. 7 Bezug genommen. Jede der vier Typen besteht aus einem Steuerbit und acht üatenbita, die auf zwei Datenleitungen übertragen werden (vier Datenleitungen zur Berücksichtigung einer differentiellen oder Gegentaktübertragung). Die vier Typen werden durch Codieren der Steuerbits identifiziert. Eine logiijcho "1" auf der Sammelleitung kann durch ein Signal mit hohem Pegel repräsentiert sein.

Diis erste Bit von jedem Byte mit neun Bit wird als eine Null dargestellt und die beiden Vierte Hull werden decodiert in der Bedeutung einer Hingabe/Ausgabe-Inatruktion oder eines -Eingabe/Ausgabe-Befehls.

Wenn aber das Befehlsbit von DATA 1 niedrig iut und das Befehlsbit von DATA 2 hoch ist, wird dies benutzt um eine Datenübertragung vom CPU (Zentraleinheit) zu einem ausgewählten Peripheriegerät während programmierter Eingabe/Ausgabe- und Datenkanal-Unterbrechungen (Breaks) anzuzeigen. Bs gibt drei Datenformate, die bei dieser Datenart der Übertragung verwendet werden:

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is

Cl) Normale Daten, wo die Bits 0-15 verwendet worden als ein Dntenwort mit 16 Bit; dies wird benutzt bei bestimmten Befehlen und für Übertragungen von Daten während Datenkanalzyklen;

(2) I/O Skip (Eingabe/Ausgabe-Skip), wobei die Bits 2-15 ignoriert werden; das Bit O wird verwendet, um DONE (Erledigt) darzustellen und das Bit 1 wird verwendet,um BUSY (Besetzt) darzustellen; dieses Format wird verwendet, wenn ein Gerät auf einen I/O Skip-Befehl antwortet;

(3) die üatenkanaladresee ist das dritte Datenübertragungsformat, wobei die Bits 1 bis 15 al3 eine Speicheradresse verwendet werden; das Bit O wird verwendet um eine Eingabe oder Ausgabe anzuzeigen, "1" repräsentiert dabei eine Eingabe und "O" repräsentiert eine Ausgabe; dieses Format wird vorwendet, wenn ein Peripheriegerät auf eine Dutenkanaladressanforderung antwortet.

Die nächste Kombination für die Befehlsbits würde sein DATA 1 hoch und DATA 2 niedrig; dies bezieht sich auf eine Datenkanaladressanforderung (DCADKty) von der Zentraleinheit an die Eingabe/Ausgabe-Sammelleitung. Diese Art von Anforderung zeigt an, daß dasjenige Peripheriegerät, das mit der höchsten Priorität einen Dutenkanalzyklus vanfordert, die Speicheradresse, die es zu verwenden wünscht, an die Zentraleinheit senden sollte über die Umgehungssammelleitung 122 oder 123 und die Sammelleitung 105·

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Wenn schließlich die Befehlsbita 1,1 sind, ao aoll dies eine Anforderungsfreigabe (HC^ENB) von der Zentraleinheit 100 zu der Eingabe/Auagube-üchaltung darstellen· Dieses Wort synchronisiert externe Unterbrechungsanforderungen und Datenkanalanforderungen, die von den Peripheriegeräten 108, 113 usw. empfangen wurden, die andernfalls Schwierigkeiten durch miteinander konkurrierende Anforderungen erzeugen könnten»

Die Erfindung kann noch in anderen .speziellen Ausführungsformen verwirklicht sein, ohne vom Kern oder von den wesentlichen Eigenschaften der Erfindung abzuweichen· Daher sind die vorliegenden Ausi'ührungaformen in jeder Hinsicht nur als Erläuterung und nicht als Beschränkung aufzufassen.

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Leerseite

Claims (1)

1. Patentansprüche

   Datenverarbeitungsanlage mit einer Zentraleinheit, Peripheriegerätesteuereinrichtungen und üende-Empfangseinrichtungen zum Senden und Empfangen von Signalen zwischen der Zentraleinheit und den Steuereinrichtungen, dadurch gekennzeichnet, daß die Sonde-Empfangseinrichtungen einen Zentraleinheit-Sendeempfanger (103), Steuergerätesendeempfänger (106, 111) und Verbindungseinrichtungen (105) zura Verbinden der Zentraleinheit (ΙΟ?) und der L> teuergerät o.sendeempfänger (IO6, 111) aufweisen; daß der Zentraleinheit-Sendeempfanger (103) und die Steuergerätesendeempf anger (106, Hl) jeweils Modus-Hteuereinrichtungen aufweisen, und daß diene normalerweise so wirken, daß die üteuergeräteaendeempfänger in eineia Empfangs- oder üingabe-Zuütand sind; daß die llodusst^uereinrichtungen andere Einrichtungen aufweisen, die auf ein üignal ansprechen, uia mindestens einen der bteuergerätesendeeiapfänger in den iiende- oder Ausgabezustand zu bringen; und daß Einrichtungen zum Empfangen von Taktimpulsen von dem Steuergerätesendeempfanger und der Zentraleinheit vorgesehen sind.

   2. i».nlago nach Anspruch 1, dadurch gekennzeichnet, daß normalerweise der Zentraleinheit-Sendeeinpfänger im Eingabe- oder Empfangszustand ist, und daß die Modussteuereinrichtungen dazu ausgebildet sind, auf ein Signal hin den Zentraleinheit-Sendeeiapfänger in den Ausgabe- oder üendezustand zu bringen.

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   ORIGINAL INSPECTED

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   -ir.

   , Anlage nach Anspruch 2, dadurch gekennzeichnet, daß ein mit der Zentraleinheit (100) verbundener Hauptspeicher (116) vorgesehen ist, daß Eingabe/ Ausgabe-Einrichtungen, die eine Anzahl Geräte-Steuereinrichtungen enthalten, zum Verbinden der Zentraleinheit mit der gleichen Anzahl von Peripheriegeräten (110, 115) vorgesehen sind, daß eine Taktquelle (104) vorgeoehen iat, daß die Sende-Eiapfangaeinrichtungen in den Eingabe-Auagabe-Einrichtungen enthalten sind und aufweisen:

   Eine erste Gruppe (102) von Leitungen zum Verbinden des Zentraleinheit-Sendeempfängers (103) mit der Zentraleinheit (IOO);

   eine der Anzahl der Geräte-üteuereinrichtungen gleiche Anzahl von Geräte-üteuersendeempfängern und von weiteren Gruppen (107, 112) von Leitungen, wobei jede der weiteren Gruppen zum Verbinden jedes Geräte-Steuersendeempfängers mit je einer Gerätestouereinrichtung (106, 113) verbunden ist; daß eine Eingabe/Ausgabe~Sammelleitung mindestens zwischen den Zentraleinheit-Sendeempfanger (103) und die Gerätesendeempfanger (106, 111) geschaltet ist, daß die Eingabe/Ausgabe-Sammelleitung (105) eine Mehrzahl von Datensignalwegen, Taktsignalwegen und Steuersignalwegen aufweist;

   daß der Zentraleinhoit-Sendeempfanger (103) Einrichtungen aufweist zum Empfangen von Impulsen von der Taktquelle, zum Verwenden der Impulse als lokalen Takt, zum Senden der Pulse zu einem der Taktsignulwege der Eingabe/Ausgabe-Sammelleitung, und zum Leiten der Impulse zu bestimmten Leitungen der ersten Gruppe (102) von Leitungen;

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   daß Jeder Gerätesteuersendeeiapfängtir Hinrichtungen aufweist zum Empfangen der gesendeten Impulse von dem einen Taktaignalw&g und zum Verwenden der gesendeten Impulse als Jeweiligen örtlichen Takt; daß die Modus-Steuereinrichtungen des Zentraleinheit-Sendeempflingers (103) normalerweise derart wirken, daß sie den Zentraleinheit-Sendeeiapfänger im Kropfangnzustand halten und in Abhängigkeit von einem IlodusT steuersignal auf einer der Leitungen der ersten Gruppe (102) den Zentraleinheit-üendeempfanger in den Sendezustand bringen;

   und daß die anderen in den Gerätesteuersendeeinpfängern enthaltenen Modussteuereinrichtungen in Abhängigkeit von anderen Modussteuersignalen von zugeordneten Gerätesteuereinrichtungen zugeordnete Geräteuteuersendeempfänger in den Sendezustand bringen.

   4-, Anlage nach Anspruch 1, dadurch gekennzeichnet, daß normalerweise der Zentraleinheit-iiendeempfänger im Ausgabe- oder ßendezustand ist.

   5· Anlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die üendeempfangseinrichtungen Mittel zum Empfangen eines Taktburst von einem der sich im üondezustand befindenden üteuergerätesendeempfungern und der sich im iiendezustand befindenden Zentraleinheit und eines damit synchronisierten Datenworts und zum synchronen Senden des Taktbursts und des Datonworts über die Verbindungseinrichtungen aufweisen.

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   6* Anlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Viirbindungseinrichtungen gleiche Anschlüsse dor Zentraleinheit und dor iJteuergerätusendeempfänger verbinden.

   7. Anlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die liendeenipfangüeinrichtungen lilini'ichtungen zum differentiellen oder Gegentakt-üenden und -ümpfangen dei· üignale aufv/oiaen, um KauHchntörungen zu unterdrücken.,

   8. Anlage nach einem der vorhergehenden Anispvücho, dadurch gekennzeichnet, daß der Zentraleinheitnondeempfänger und die Steuergeräte-Uendeempfän{;t!r jeweils aufweiten:

   einen lokalen l'akt etwa mit der doppolten Frequenz des Taktbursts; auf den lokalen Takt ansprechende Abtaoteinrichtungon zun Abtasten des üatenworts mit dieser doppelten Frequenz, so daß jedes Datonbit ihm Datemjorts in einen Abstand von «einer Flanke abgetastet wird.

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