DE3687514T2

DE3687514T2 - Datenuebertragungssystem.

Info

Publication number: DE3687514T2
Application number: DE8686308043T
Authority: DE
Inventors: Colin Martin Duxbury; Raymond Yates
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1985-11-23
Filing date: 1986-10-16
Publication date: 1993-08-05
Anticipated expiration: 2006-10-17
Also published as: US4797951A; EP0225025A2; GB8528890D0; DE3687514D1; ZA867952B; AU583958B2; EP0225025B1; EP0225025A3; AU6556886A

Description

Die Erfindung betrifft Datenübertragungssysteme und insbesondere, jedoch nicht ausschließlich Anordnungen zum Austauschen von Daten zwischen den Knoten von Mehrknoten-Datenverarbeitungssystemen.
Es ist bekannt, optische Fasern zur Datenübertragung zu verwenden, um eine physische Trennung und eine elektrische Isolierung zu erzielen, die durch eine herkömmliche elektrische Verbindung nicht erreichbar ist. Die Daten, die auf einer Faser übertragen werden, können mit Hilfe eines selbsttaktenden Codes, z. B. eines Manchester-Codes, codiert und dann am empfängerseitigen Ende decodiert werden, damit ein Taktsignal und ein Datensignal extrahiert werden.
Für ein Mehrknoten-Datenverarbeitungssystem hoher Leistung reicht die Bandbreite einer einzigen optischen Faser nicht aus, um den erforderlichen Verkehrsfluß aufzunehmen.
Aus diesem Grunde ist es erwünscht, eine Gruppe von Datenbits parallel, z. B. eine Gruppe von Bits, die eine Datenziffer bilden, zu übertragen. Dies kann durch Verwendung eines Bündels von optischen Fasern erreicht werden, und zwar eine Faser für jedes Bit in der Gruppe. Dadurch treten jedoch bei hohen Bitgeschwindigkeiten Probleme wegen Änderungen der Länge und des Brechungsindex der Fasern auf, die bewirken, daß die Datenbits einer Skewzeit ausgesetzt sind, d. h. am empfangsseitigen Ende der Fasern zu unterschiedlichen Zeiten ankommen. Dies macht es schwierig, den Start einer Nachricht zu erkennen, da die Nachricht auf den unterschiedlichen Fasern zu unterschiedlichen Zeiten ankommt. Es treten auch Probleme bei der Wiederausrichtung der Daten auf, damit die Bits einer jeden Gruppe gleichzeitig im Parallelbetrieb ausgelesen werden können.
EP-A- 159 810 beschreibt ein digitales Übertragungssystem, bei dem Daten in sechs getrennte Ströme zur Übertragung über sechs getrennte Pfade unterteilt sind. Die Ströme werden dann kombiniert, damit sie die Originaldaten reproduzieren. Um unterschiedliche Übertragungspfadlängen zu kompensieren, weist jeder Strom eine einstellbare Verzögerungseinheit auf. Die Verzögerungsdauern dieser Einheiten werden so eingestellt, daß sichergestellt ist, daß alle Pfade die gleiche Länge haben.
Aufgabe der Erfindung ist es, eine alternative Lösung für das Skewproblem zu schaffen, bei dem die Verwendung von Vorrichtungen mit variabler Verzögerung zur Angleichung der Pfadlängen nicht mehr erforderlich ist.

Zusammenfassung der Erfindung

Gemäß der Erfindung ist ein Datenübertragungssystem mit einem Sender und einem Empfänger, die über eine Nachrichtenverbindung miteinander verbunden sind, dadurch gekennzeichnet, daß die Nachrichtenverbindung eine Vielzahl von optischen Fasern aufweist, in denen Nachrichten als eine Folge von Gruppen von Datenbits übertragen werden, wobei die Bits einer jeden Gruppe parallel über die Fasern übertragen werden, jede Faser ein Signal führt, das mit Hilfe eines selbsttaktenden Codes codiert wird und jeder Nachricht ein Serienstartschema vorausgeht, und daß der Empfänger eine Vielzahl von Decodierschaltungen (520-524) zum Extrahieren von getrennten Takt-und Datensignalen aus den entsprechenden Fasern, eine Vielzahl von Startschema-Anzeigeschaltungen (570-574) zum unabhängigen Anzeigen von Startschemen auf den entsprechenden Fasern, eine Vielzahl von Datenpufferspeichern (560-564), in die die extrahierten Datensignale, die die Nachrichten umfassen, durch die entsprechenden Taktsignale getaktet werden, und Vorrichtungen (580-584) zum parallelen Auslesen des Inhalts aller Pufferspeicher, wenn ein Startschema auf allen Fasern angezeigt worden ist, aufweist, wobei die Daten aus jedem Pufferspeicher in der gleichen Folge ausgelesen werden wie sie in den Pufferspeicher eingeschrieben worden sind.
Die Verwendung dieser Pufferspeicher bewirkt, daß beide Enden der Datenübertragungssysteme nicht mehr synchronisiert werden brauchen; wenn jeder Puffer seinen eigenen Teil einer vollständigen Nachricht halten kann und diese Daten solange verbleiben, bis sie durch die nächste Nachricht überschrieben werden, wird die Skew zwischen den Fasern nur durch den Spalt zwischen den Nachrichten begrenzt.
Eine Ausführungsform der Erfindung wird nachstehend anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen erläutert.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt ein Mehrknoten-Datenverarbeitungssystem.
Fig. 2 zeigt ein Konfigurationsregister in einem Knoten.
Fig. 3 zeigt einen Zwischenknotenschalter (INS) in einem Knoten.
Fig. 4 zeigt die Art und Weise, in der die internen Takte für den INS erzeugt werden.
Fig. 5 bis 7 zeigen einen der Empfänger, der einen Teil des INS bildet.
Fig. 8 und 9 zeigen einen der Kanalpufferspeicher, die einen Teil des INS bilden.
Fig. 10 bis 12 zeigen einen zentralen Schalter, der einen Teil des INS bildet.
Fig. 13 zeigt die Art und Weise, in der die Unterbrechungssignale von dem INS erzeugt werden.
Fig. 14 zeigt eine Rückmeldungs-Erzeugungsschaltung, die einen Teil des INS bildet.

Beschreibung einer Ausführungsform der Erfindung

Fig. 1 zeigt ein Mehrfachprozessor-Datenverarbeitungssystem mit vier Verarbeitungsknoten 10-13. Jeder Knoten weist einen Datenprozessor 14 und einen Zwischenknotenschalter (INS) 15 auf. Der Zwischenknotenschalter hat vier Kanäle (Kanäle 0-3), von denen jeder einen Dateneingangspfad (CH0 -CH3) und einen Datenausgangspfad (XCH0-XCH3) besitzt. Der Kanal 0 ist mit dem lokalen Prozessor (d. h. dem Prozessor 14 im gleichen Knoten) verbunden, während die anderen drei Kanäle mit den anderen Knoten verbunden sind. Der Einfachheit halber sind nur die Verbindungen zum Knoten 10 in der Zeichnung dargestellt, die anderen Knoten sind in ähnlicher Weise geschaltet.
Jede der Zwischenknotenverbindungen nach Fig. 1 besteht aus einem Bündel von sechs optischen Fasern. Jede Faser führt ein Manchester-codiertes Signal mit einer Geschwindigkeit von 80 MBits/Sekunde. Die Manchester-Codierung ist eine bekannte Technik zur Erzielung eines selbstgetakteten Signals, das sowohl Takt- als auch Dateninformationen führt.
Fünf der Fasern führen eine Datenziffer, die aus vier Datenbits und einem zugeordneten Paritätsbit besteht. Eine Nachricht besteht aus 32 aufeinanderfolgenden Ziffern, denen ein aus sechs Bits bestehendes Startschema 111101 auf jeder Faser vorausgeht und ein aus zwei Bits bestehendes Endmuster 00 auf jeder Faser folgt. Wenn keine Nachricht gesendet wird, wird ein Synchronisationsmuster 1000 wiederholt auf jeder Faser übertragen.
Die sechste Faser führt ein Rückmeldesignal ACK in der entgegengesetzten Richtung, dessen Zweck weiter unten erläutert wird. Die Rückmeldefaser führt normalerweise das Synchronisationsschema 1000, wobei ein ACK-Signal durch einmaliges Invertieren dieses Schemas repräsentiert wird, d. h. ---1000 0111 1000---.
Zu einem bestimmten Zeitpunkt ist nur einer der Zwischenknotenschalter aktiv. Dieser aktive INS wirkt als eine Sternkopplungsvorrichtung, die Nachrichten aus allen Knoten (einschließlich des Knotens, in dem der INS angeordnet ist) aufnimmt und jede Nachricht an alle Knoten im Parallelbetrieb überträgt. Die anderen Zwischenknotenschalter dienen lediglich dazu, Nachrichten von dem lokalen Prozessor zum Knoten zu führen, der den aktiven INS enthält, und ankommende Nachrichten von dem aktiven INS zum lokalen Prozessor zu führen. Der Knoten, der den gerade aktiven INS enthält, wird als im lokalen Betrieb arbeitend bezeichnet, während die anderen Knoten als im Fernbetrieb arbeitend bezeichnet werden.
In Fig. 2 enthält jeder Knoten ein aus sechs Bits bestehendes Konfigurationsregister 20, das dritte Bit dieses Registers COEN steuert den Kanal 0 und ermöglicht, daß der lokale Prozessor zum INS überträgt und von ihm empfängt (je nachdem, ob der INS lokal oder entfernt ist). Die ersten beiden Bits des Konfigurationsregisters 20 werden durch einen 2:4 Decodierer 21 decodiert. Der erste Ausgang des Decodierers 21 ergibt ein Steuersignal LOC, welches anzeigt, daß dieser Knoten den aktiven INS enthält, d. h. er arbeitet im lokalen Modus. Die anderen drei Ausgänge des Decodierers 21 werden mit COEN in UND-Gattern 22 kombiniert, um Steuersignale C1REM, C2REM oder C3REM zu erzeugen, wodurch angezeigt wird, daß dieser Knoten im Fernmodus arbeitet, und daß der aktive INS in dem Knoten, der mit Kanal 1, 2 oder 3 verbunden ist, vorgesehen ist.
Die anderen drei Bits des Konfigurationsregisters sind in UND-Gattern 23 kombiniert, wobei das LOC-Signal Signale C1LOC, C2LOC und C3LOC erzeugt. Dieses Signale steuern die drei Kanäle 1-3, wenn der Knoten im lokalen Modus ist.
Fig. 3 zeigt einen der Zwischenknotenschalter INS im einzelnen. Nachrichten aus dem lokalen Prozessor werden über einen Eingangspfad CHO aufgenommen und in einem Transmissionspufferspeicher 310 zusammengebaut. Nachrichten aus den anderen drei Eingangspfaden CH1-CH3 werden von entsprechenden Empfängern 311-313 aufgenommen. Die Ausgänge des Übertragungspufferspeichers 310 und der drei Empfänger 311 -313 werden entsprechenden Kanalpufferspeichern 320-323 zugeführt. Jeder dieser Kanalpufferspeicher wirkt als FIFO-Reihe (first-in-first-out), die bis zu 128 zu übertragende Nachrichten aufnehmen.
Die Ausgänge der Kanalpufferspeicher werden in einen Zentralschalter 330 eingeführt. Dieser Schalter wählt die Kanäle, und zwar jeweils einen gleichzeitig, und liest eine Nachricht aus dem ausgewählten Kanal. Diese Nachricht wird drei Übertragern 341-343 zugeführt, die die Signale in optische Signale umwandeln und sie über die Ausgangspfade XCH1-XCH3 übertragen.
Der Ausgang des Schalters 330 wird ferner einem Eingang 5 eines 4:1 Multiplexers 350 zugeführt, dessen andere drei Eingänge mit den Empfängern 311-313 verbunden sind. Der Multiplexer 350 wird durch die ersten beiden Bits des Konfigurationsregisters 20 gesteuert, so daß dann, wenn der INS den lokalen Modus einnimmt, der Multiplexer 350 den Ausgang des zentralen Schalters 330 auswählt, und wenn der INS den Fernmodus einnimmt, der Multiplexer 350 den Ausgang des Empfängers auswählt, der Daten aus dem aktiven INS aufnimmt. Der Ausgang des Multiplexers 350 wird einem Aufnahmepufferspeicher 351 zugeführt. Dies ist ein FIFO-Pufferspeicher, der eine Reihe von bis zu 256 Nachrichten aufnimmt, die darauf warten, durch den lokalen Prozessor ausgelesen zu werden.
Der Gesamtbetrieb des INS wird nachstehend beschrieben. Die Arbeitsweise hängt davon ab, ob er den lokalen oder Fernmodus einnimmt.
Im lokalen Modus werden alle Kanalpufferspeicher normalerweise wirksam gemacht und nehmen Nachrichten aus den vier Knoten auf. Wenn einer der Kanalpufferspeicher eine Nachricht zur Übertragung fertig hat, schickt er eine Anfrage an den Zentralschalter 330. Der Zentralschalter wählt einen der anfragenden Kanäle aus und liest eine Nachricht aus den Kanalpufferspeicher. Diese Nachricht wird in den Empfängerpufferspeicher 351 über den Multiplexer 350 gesendet, und kann dann von dem lokalen Prozessor ausgelesen werden. Die Nachricht wird auch auf die anderen Knoten über die Ausgangspfade XCH1-XCH3 übertragen.
Im Fernmodus wird nur der Kanal 0 Pufferspeicher 320 wirksam gemacht; die anderen drei sind alle unwirksam. Der Multiplexer 350 wird so geschaltet, daß er Nachrichten aus dem den aktiven INS enthaltenden Knoten auswählt. Da die Kanalpufferspeicher 321-323 unwirksam sind, sendet nur Kanal 0 Anfragen an den zentralen Schalter 330, und so, daß der Kanal dauernd durch den Schalter ausgewählt wird. Nachrichten aus dem lokalen Prozessor werden deshalb über alle Ausgangspfade XCH1-XCH3 an alle anderen Knoten übertragen, und insbesondere auf den Knoten, der den gerade aktiven INS enthält. Der aktive INS wird dann in der vorbeschriebenen Weise so betrieben, daß er jede Nachricht an alle Knoten überträgt, einschließlich des einen, von dem die Nachricht ausgegangen ist. Somit dient im Fernmodus der INS einfach dazu, Nachrichten aus dem lokalen Prozessor in den Knoten, der den aktiven INS enthält, und Nachrichten, die aus dem aktiven INS empfangen worden sind, an den Empfangspufferspeicher 351 und damit an den lokalen Prozessor weiterzugeben.
Das System kann erforderlichenfalls so umgeformt werden, daß es den aktiven INS in einen anderen Knoten ändert, z. B. wenn der aktive INS einen Fehler erzeugt, oder wenn ein Kabel zwischen einem entfernten Knoten und dem aktiven INS fehlerhaft wird. Dies geschieht durch Einstellen der Werte der Konfigurationsregister in den Knoten. Auch kann ein oder können mehrere der Knoten durch entsprechende Einstellung der Konfigurationsregister in den übrigen Knoten weggelassen werden, um die Kanäle unwirksam zu machen, die nicht erforderlich sind.
Nach Fig. 3 enthält der INS drei Rückmeldungszähler (ACK) 361-363, und zwar jeweils einen für jeden der Kanäle 1-3. Wenn eine Nachricht über die Ausgangspfade XCH1-XCH3 dieser Kanäle übertragen worden ist, werden alle drei Zähler um Eins weitergeschaltet. Jeder Kanal weist ferner eine ACK-Anzeigeschaltung 371-373 zur Anzeige von ACK-Signalen aus den entsprechenden Pfaden XCH1-XCH3 auf. Wenn ein ACK-Signal angezeigt wird, wird der entsprechende Zähler um Eins zurückgeschaltet.
Jeder der Kanäle 1-3 weist ferner eine ACK-Erzeugungsschaltung 381-383 auf, um ACK-Signale über die entsprechenden Pfade CH1-CH3 zu senden. Im lokalen Modus erzeugt jede dieser Schaltungen ein ACK-Signal, wenn eine Nachricht aus dem Kanalpufferspeicher des zugeordneten Kanals ausgelesen wird. Im Fernmodus ist nur eine der ACK-Erzeugungsschaltungen aktiv, nämlich die, die zu dem mit dem aktiven INS verbundenen Kanal gehört. In diesem Fall erzeugt die ACK-Generatorschaltung ein ACK-Signal immer dann, wenn eine Nachricht aus dem Empfängerpufferspeicher 351 ausgelesen wird.
Jeder der ACK-Zähler 361-363 führt eine Zählung der Anzahl von Nachrichten durch, die im Kanalpufferspeicher (oder Empfängerpufferspeicher) am anderen Ende des zugeordneten Kanals warten. Die Zählung ist nur angenähert, da sie keine Nachrichten im Übergang zwischen den Knoten zuläßt. Trotzdem sind die ACK-Zählungen als Anzeige dafür zweckmäßig, wie voll die Pufferspeicher sind, und werden in der beschriebenen Weise verwendet, um die Übertragungsgeschwindigkeit von Nachrichten zu steuern, damit sichergestellt ist, daß die Pufferspeicher nicht überlaufen.
Jede Nachricht enthält eine Quellenknotenzahl und eine Folgezahl, die in die Nachricht durch den Prozessor eingeführt werden, der ursprünglich die Nachricht erzeugt hat. Die Quellenknotenzahl gibt die Identität des Knotens, in dem die Nachricht entstanden ist, an, während die Folgezahlen die Folge angeben, in der die Nachrichten durch den Knoten erzeugt werden.
Die Folgezahlen werden in dem INS durch eine Folgeprüfschaltung 390 geprüft. Diese empfängt Nachrichten aus einem 2:1 Multiplexer 391, der durch das Signal LOC gesteuert wird, welches aus dem Konfigurationsregister abgeleitet wird. Wenn das Signal LOC echt ist (d. h. der Knoten im lokalen Modus ist), wählt der Multiplexer 391 den Ausgang des zentralen Schalters 330. Wenn LOC falsch ist (d. h. der Knoten im Fernmodus ist), wählt er den Ausgang des Empfängerpufferspeichers 351.
Die Folgeprüfschaltung 390 hält eine Folgezählung für jeden Knoten. Wenn sie eine Nachricht empfängt, benutzt sie die Quellenknotenzahl in dieser Nachricht, um die entsprechende Folgezählung auszuwählen, und vergleicht dann die ausgewählte Zählung mit der Folgezahl der Nachricht. Jede Abweichung gibt einen Übertragungsfehler im System an.
Nach Fig. 4 wird das Zeitverhalten des INS durch einen Kristalloszillator 40 gesteuert, der mit 80 MHz arbeitet. Der Ausgang des Oszillators wird mit Hilfe einer Schaltung 41 durch zwei geteilt, um ein 40 MHz Taktsignal CLK für den INS zu erzeugen. Der Ausgang des Oszillators ergibt auch direkt ein Taktsignal DSCLK doppelter Geschwindigkeit.
Das Taktsignal CLK wird mit Hilfe einer Schaltung 42 durch zwei geteilt, um ein Schreibsteuersignal WRT zu erzeugen. Dieses Signal teilt die Arbeitsweise des INS in abwechselnde Lese- und Schreibzyklen, die aus abwechselnden Zyklen des Taktsignals CLK bestehen. Wenn WRT echt ist (d. h. in einem Schreibzyklus), kann in die verschiedenen Pufferspeicher 320 -323, 351 eingeschrieben werden; ist WRT falsch, können sie ausgelesen werden.
Fig. 5 zeigt den Kanal 1 Empfänger 311 im Detail. Die anderen Empfänger 312, 313 sind ähnlich aufgebaut.
Wie oben erläutert, besteht jeder Eingangspfad CH1-CH3 aus sechs optischen Fasern, von denen fünf eine ankommende Datenziffer führen. Die Signale auf diesen fünf ankommenden Fasern werden durch Fotodioden 510-514 in elektrische Signale umgewandelt. Die Ausgänge der Photodioden werden Decodierern 520-524 zugeführt, von denen jeder ein aufgenommenes Datensignal RDATA und ein entsprechendes, aus dem ankommenden Signal abgeleitetes Taktsignal RCLOCK erzeugt.
Die Taktsignale RCLOCK haben eine Nennfrequenz von 80 MHz. Sie sind jedoch mit dem internen Taktsignal DSCLK des INS nicht synchronisiert. Wegen der Unterschiede in Länge und Brechungsindex der Fasern können ferner die Taktsignale RCLOCK aus den fünf Fasern relativ zueinander eine Skewzeit haben, d. h., daß die fünf Bits einer jeden Ziffer nicht notwendigerweise auf allen fünf Fasern gleichzeitig ankommen brauchen.
Der Empfänger 311 wird mit Hilfe eines Signals C1OPEN wirksam gemacht, das durch ein ODER-Gatter 530 erzeugt wird, welches C1LOC und C1REM, die aus dem Konfigurationsregister abgeleitet werden, empfängt. C1OPEN bezeichnet deshalb, daß der Kanal 1 entweder im lokalen oder Fernmodus wirksam wird. Im Falle der anderen Empfänger 312, 313 werden die entsprechenden Signale für Kanäle 2 und 3 verwendet.
C1OPEN bewirkt, daß ein Satz von fünf UND-Gattern 540-544 die Datensignale RDATA aus den Decodierern aufnehmen kann. Die Ausgänge der UND-Gatter werden in Flip-Flops 550-554 mit Hilfe des Taktsignales RCLOCK getaktet, um von seriell auf parallel umgesetzte Datensignale SDATA zu erzeugen. Die Signale SDATA werden den Eingängen von fünf 32-Bit Registerdateien 560-564 zugeführt.
Jede Registerdatei hat eine zugeordnete Steuerschaltung 570- 574, die sowohl die Datensignale SDATA als auch die Taktsignale RCLOCK aufnimmt. Jede dieser Steuerschaltungen gibt das Nachricht-Startschema 111101 in den ankommenden Daten an und steuert dann nacheinander jede eines Satzes von 32 Laststeuerleitungen LD, damit die nächsten 32 Databits in die 32 Speicherplätze der Registerdatei eingeführt werden.
Die Datenausgänge der Registerdateien 560-564 sind mit entsprechenden 8:1 Multiplexern 580-584 verbunden. Diese Multiplexer werden durch eine gemeinsame 3-Bit Leseadresse RFRAD aus einem Register 590 gesteuert. Jeder Wert der Leseadresse wählt eine Gruppe von vier benachbarten Bitspeicherplätzen aus jeder der fünf Registerdateien, so daß ein 20 Bits umfassender paralleler Datenausgang erzeugt wird, der aus einer Gruppe von vier aufeinanderfolgenden Ziffern (einschließlich sowohl Daten- als auch Paritätsbits) besteht. Dieser Ausgang wird, wie in Fig. 3 gezeigt, in den entsprechenden Kanalpufferspeicher und ferner in den Aufnahmepufferspeicher 351 über den Multiplexer 350 eingespeist.
Die Adresse RFAD wird aus einem 2:1 Multiplexer 591 erhalten, der durch das von dem Konfigurationsregister abgeleitete Signal LOC gesteuert wird. Wenn LOC echt ist (lokaler Modus), wählt der Multiplexer eine aus drei Bits bestehende Adresse WA (7-9) aus dem entsprechenden Kanalpufferspeicher 321. Ist LOC falsch (Fernmodus), wählt es eine entsprechende aus drei Bits bestehende Adresse RXWA (7-9) aus dem Empfangspufferspeicher 351.
Wie weiter unten noch ausgeführt wird, werden diese Adressen WA und RXWA während eines jeden Schreibzyklus des internen Taktes CLK weitergeschaltet. Daraus ergibt sich, daß Daten synchron im Schritt mit dem internen Takt CLK ausgelesen werden, während sie in die Registerdateien asynchron unter Steuerung der aufgenommenen Taktsignale RCLOCK gefüllt werden.
Fig. 6 und 7 zeigen eine der Registerdatei-Steuerschaltungen 570-574 im Detail.
Nach Fig. 6 weist die Steuerschaltung ein Register 60 auf, das fünf Bits SR0-SR4 hält. Das Register wird durch das empfangene Taktsignal RCLOCK getaktet. Der Eingang in das Register stammt aus einem 2:1 Multiplexer 61, der durch ein Steuersignal RFEN gesteuert wird. Wenn RFEN echt ist, wählt der Multiplexer den Ausgang einer Inkrementschaltung 62, die die laufenden Inhalte des Registers 60 um Eins weiterschaltet. Ist RFEN falsch, wählt es den Ausgang eines Satzes von UND-Gattern 63, die durch den inversen Wert eines Signals STVAL gesteuert werden. Die UND-Gatter nehmen einen fünf Bits umfassenden Eingang auf, der aus dem jeweiligen Eingangsdatenbit SDATA und den vier bedeutendsten Bits SR0-SR3 des Registers 60 bestehen.
Das Signal RFEN steuert ferner einen Multiplexer 64. Wenn RFEN echt ist, wählt der Multiplexer den Ausgang eines NAND-Gatters 65, das die Ausgänge des Registers 60 aufnimmt. Ist RFEN falsch, wählt er das Signal STVAL. Der Ausgang des Multiplexers 64 wird in einen Flip-Flop 66 durch RCLOCK getaktet und ergibt das Steuersignal RFEN.
Das Signal RFEN steuert ferner einen 5:32 Decodierer 67, der den laufenden Inhalt des Registers 60 so decodiert, daß ein Signal auf einer der 32 Ausgangsleitungen erzeugt wird. Diese Ausgangsleitungen werden in einem Satz von UND-Gattern 68 mit dem Taktsignal RCLOCK kombiniert, damit die 32 Laststeuersignale LD für die entsprechende Registerdatei erzielt werden.
Im Betrieb sind anfangs RFEN und STVAL falsch. Somit werden bei jedem Takt von RCLOCK Bits SR0-SR3 des Registers 60 erneut in die Bitpositionen SR1-SR4 über die UND-Gatter 63 und den Multiplexer 61 geladen, während gleichzeitig das laufende Eingangsdatenbit SDATA in die Bitposition SR0 geladen wird. Somit wirkt in diesem Fall das Register 60 als ein Schieberegister, in das Daten seriell aus dem SDATA Eingang geschoben werden. Das Register 60 hält somit die fünf letzten Bits von SDATA.
Nach Fig. 7 werden die Inhalte SR0-SR4 de Registers 60 und das jeweilige Dateneingangsbit SDATA an eine Detektorschaltung gegeben, die aus sechs UND-Gattern 71-76 und einem ODER-Gatter 77 besteht, deren Ausgang das Signal STVAL ist. Daraus ergibt sich, daß jedes der UND-Gatter 71 -76 wirksam wird, wenn eine bestimmte Gruppe von fünf aus den sechs Bits SDATA, SR0-SR4 das aus sechs Bits bestehende Startschema 111101 erfüllt, so daß STVAL erzeugt wird, wenn beliebige fünf aus den sechs Bits passen. Die Schaltung zeigt somit das Startschema zu dem richtigen Zeitpunkt an, selbst wenn ein Bit des Schemas verfälscht ist. Sie zeigt auch korrekt das Startschema an, wenn ein Bit des vorausgehenden Synchronisierschemas 1000 verfälscht ist.
Wenn nach Fig. 6 das Startschema angezeigt wird, sperrt STVAL die UND-Gatter 63. Damit wird beim nächsten RCLOCK das Register 60 auf Null zurückgesetzt. STVAL bewirkt auch, daß der Flip-Flop 66 gesetzt wird, wodurch RFEN echt wird. Dies schaltet die Multiplexer 61-64 und macht den Decodierer 67 wirksam.
Nunmehr wird das Register 60 bei jedem RCLOCK-Takt um Eins weitergeschaltet und zählt deshalb von 00000 bis 11111 aufwärts (d. h. dezimal 0-31). Dies bewirkt, daß jede der Laststeuerleitungen LD nacheinander aktiviert wird, wodurch die nächsten 32 Bits des Datensignals SDATA in entsprechende Bitpositionen der zugeordneten Registerdatei eingeführt werden. Wenn der Zählwert 11111 erreicht, wird das NAND- Gatter 65 unwirksam gemacht, und dies setzt den Flip-Flop 66 wieder zurück, wodurch RFEN wiederum falsch wird. Dies bringt das Register 60 in den Schieberegistermodus zurück, damit das nächste Startschema gesucht wird.
Die Fig. 8 und 9 zeigen den Kanalpufferspeicher 321 für den Kanal 1 im einzelnen. Die Pufferspeicher für die anderen Kanäle sind ähnlich.
Nach Fig. 8 weist der Kanalpufferspeicher einen 1Kx20 RAM 80 auf, der das Datensignal aus dem zugeordneten Empfänger 311 aufnimmt. Der RAM hat einen Schreib-Freigabeeingang WE, der während eines jeden Schreibzyklus wirksam wird, damit die vier Eingangsziffern in den gerade adressierten Speicherplatz des RAM eingeschrieben werden.
Der RAM wird durch eine aus zehn Bits bestehende Adresse AD (0-9) adressiert, die von einem durch das Schreibsteuersignal WRT gesteuerten Multiplexer 81 gespeist wird. Wenn WRT echt ist (d. h. in einem Schreibzyklus), wählt der Multiplexer eine Schreibadresse WA (0-9) aus einem Register 82 aus. Ist WRT falsch (Lesezyklus), wählt er eine Leseadresse RA (0-9) aus einem Register 83. Die Adresse AD (0-9) wird durch eine Schaltung 84 um Eins weitergeschaltet und in die Eingänge der beiden Register 82, 83 zurückgeführt.
Das Füllen des Registers 82 wird durch ein UND-Gatter 85 gesteuert, das das interne Taktsignal CLK und ein Zuwachssteuersignal CLINCW aufnimmt. Wie nachstehend noch ausgeführt wird, wird das CLINCW während Schreibzyklen erzeugt, wenn die Registerdateien im zugeordneten Empfänger 311 anzeigen, daß sie eine Nachricht zum Einlesen in den Kanalpufferspeicher bereit haben. Dies bewirkt, daß die Schreibadresse WA um Eins in jedem Schreibzyklus weitergeschaltet wird. Die drei Bits WA (7-9) geringster Bedeutung der Schreibadresse werden auch verwendet, wie bereits beschrieben, um das Auslesen der Daten aus den Registerdateien in den zugeordneten Empfänger zu steuern (siehe Fig. 5). Daraus ergibt sich, daß Daten aus der Registerdatei synchron mit dem Einschreiben in den RAM 80 ausgelesen werden, und nachfolgende aus vier Ziffern bestehende Gruppen in nachfolgende Speicherplätze des RAM eingeschrieben werden.
Das Befüllen des Leseadressenregisters 83 wird durch ein UND-Gatter 86 gesteuert, das das Taktsignal CLK und ein Steuersignal C1INCR aufnimmt. Wie weiter unten noch ausgeführt wird, wird das Steuersignal C1INCR bei jedem Schreibzyklus erzeugt, wenn dieser Kanal durch den zentralen Schalter 330 zum Auslesen von Daten ausgewählt wird. Dies bewirkt, daß die Leseadresse RA um Eins in jedem Lesezyklus weitergeschaltet wird, so daß aufeinanderfolgende, aus vier Zylindern bestehende Gruppen aus dem RAM ausgelesen werden. Der Datenausgang CIDATA des RAM wird in den zentralen Schalter 330 eingeführt.
Die drei Bits AD (7-9) geringster Bedeutung der RAM-Adresse werden in einem UND-Gatter 87 kombiniert, um ein Signal C1LASTAD zu erzeugen. Dies gibt an, daß die letzte Gruppe von vier Ziffern in einer Nachricht adressiert wird, und wird durch den zentralen Schalter 330 in noch zu beschreibender Weise verwendet, um die Auswahl der nächsten Nachricht einzuleiten.
Wie oben bereits erläutert, erzeugt der Kanalpufferspeicher ein Abfragesignal C1REQ, wenn er eine Nachricht über den zentralen Schalter zu übertragen hat. Dieses Signal wird durch ein UND-Gatter 88 erzeugt, das durch das Steuersignal C1LOC aus dem Konfigurationsregister wirksam gemacht wird. Somit kann C1REQ nur erzeugt werden, wenn dieser Knoten im lokalen Modus ist und der Kanal 1 wirksam ist.
Das UND-Gatter 88 nimmt den inversen Wert des Ausgangs eines Multiplexers 89 auf, der durch ein Modussteuersignal SLOWM gesteuert wird. Wenn SLOWM falsch ist, wählt der Multiplexer den Ausgang einer Vergleichsvorrichtung 810 aus, die die Schreibadresse WA (0-9) und Leseadresse RA (0-9) vergleicht. In diesem Fall wird das Abfragesignal C1REQ immer dann erzeugt, wenn WA und RA sich voneinander unterscheiden, d. h. wenn der RAM 80 Daten enthält. Wenn SLOWM echt ist, wählt der Multiplexer 89 den Ausgang einer Vergleichsvorrichtung 811, die die bedeutendsten sieben Bits WA (0-6), RA (0-6) der Schreib- und Leseadresse vergleicht. In diesem Fall wird deshalb das Abfragesignal C1REQ nur erzeugt, wenn die Lese- und Schreibadressen sich um mindestens acht voneinander unterscheiden, d. h., wenn der RAM 80 mindestens eine vollständige Nachricht enthält.
Im normalen Betrieb wird SLOWM auf Null gesetzt, wodurch ermöglicht wird, daß eine Vorwärtsübertragung einer jeden Nachricht abgefragt und begonnen wird, bevor die gesamte Nachricht in den Kanalpufferspeicher aufgenommen worden ist. Für diagnostische Zwecke kann jedoch ein "Langsamnachricht"- Modus dadurch eingeführt werden, daß SLOWM auf Eins gesetzt wird. Bei diesem Modus muß jede Nachricht vollständig in den Kanalpufferspeicher eingegeben worden sein, bevor sie übertragen wird. Dies vereinfacht das diagnostische Prüfen und die Lokalisierung von Fehlern.
Die Leseadresse RA (0-9) wird von der Schreibadresse WA (0 -9) in einer Subtraktionsschaltung 812 subtrahiert, und das bedeutendste Bit der Differenz wird mit C1LOC in ein UND- Gatter 813 gegattert, um ein Signal C1HFUL zu erzeugen. Dieses Signal gibt an, daß der RAM 80 mindestens halb voll ist (64 Nachrichten warten). Wie bereits beschrieben, wird er im zentralen Schalter 330 verwendet, um Nachrichten aus dem Kanal eine erhöhte Priorität zu geben.
Die Kanalpufferspeicher 320, 322, 323 für die anderen Kanäle sind ähnlich dem in Fig. 8 gezeigten, mit entsprechenden Änderungen in den Bezeichnungen der Signale, z. B. wird Kanalpufferspeicher 322 durch C2LOC anstatt C1LOC gesteuert. Auch im Falle des Kanales 0 enthält der Kanalpufferspeicher 320 ein weiteres UND-Gatter 814, das durch COEN wirksam gemacht wird, welches zwei Bits der Differenz aus der Subtraktionsvorrichtung 812 kombiniert. Dies ergibt ein Signal FULL, das anzeigt, daß der Pufferspeicher mindestens 80 Nachrichten enthält.
Nachstehend wird die Logik im Kanalpufferspeicher 321 zur Erzeugung des Signals C1INCW beschrieben, das das Schreibadressenregister 82 weiterschaltet.
Jeder Empfänger 311-313 enthält fünf Registerdateien 560 -564, die Daten aus den fünf ankommenden optischen Fasern im Kanal aufnehmen. Jede dieser Registerdateien hat ihre eigene Steuerschaltung 570-574, die unabhängig das Nachricht- Startschema anzeigt und ein Signal RFEN erzeugt, um das Einfüllen von Daten in die zugeordnete Registerdatei zu beginnen. Da die Signale auf den fünf Fasern nicht notwendigerweise im Gleichtakt miteinander sind, treten die RFEN- Signale aus den fünf Steuerschaltungen nicht notwendigerweise gleichzeitig auf.
Nach Fig. 9 werden die fünf RFEN-Signale aus dem Empfänger 311 dem Kanalpufferspeicher 321 zugeführt, wo sie parallel durch eine Kette von drei, jeweils aus fünf Bits bestehenden Registern 91, 92, 93 bei aufeinanderfolgenden Taktschlägen des Taktsignals CLK getaktet werden. Der Ausgang des Registers 92 wird in einem Satz von UND-Gattern 94 kombiniert, wobei der inverse Wert des Ausgangs des Registers 93 einen Satz von Signalen erzeugt, die irgendwelche Null-auf-Eins- Übergänge in den entsprechenden RFEN-Signalen markieren. Die Ausgänge der UND-Gatter 94 werden in einem 5-Bit Register 95 über ODER-Gatter 96 bei dem nächsten CLK-Taktschlag getaktet. Die Ausgänge des Registers 95 werden in ihre Eingänge über einen Satz von UND-Gattern 97 und die ODER-Gatter 96 zurückgespeist, so daß es in diesem Zustand gehalten wird, wenn ein beliebiges Bit des Registers gesetzt worden ist.
Die Ausgänge des Registers 95 werden in einem UND-Gatter 98 kombiniert, damit ein Signal UV erzeugt wird, das angibt, daß ein Übergang in allen fünf Signalen RFEN angezeigt worden ist. Dieses Signal macht die UND-Gatter 97 unwirksam und setzt somit das Register 95 zurück. Das Signal UV gibt an, daß nunmehr ein Startschema auf allen fünf ankommenden Fasern angezeigt worden ist.
Nimmt man an, daß der Knoten im lokalen Modus (LOC = 1) ist, wird ein UND-Gatter 99 wirksam gemacht, und dies bewirkt, daß ein Flip-Flop 910 bei dem nächsten CLK-Taktschlag gesetzt wird. Dies bewirkt, daß ein weiterer Flip-Flop 911 beim nächsten CLK-Taktschlag durch ein ODER-Gatter 912 gesetzt wird. Die Ausgänge der Flip-Flops 910, 911 werden in einem ODER-Gatter 913 kombiniert, dessen Ausgang mit WRT in einem UND-Gatter 914 kombiniert wird, um das Signal C1INCW zu erzeugen. Der Ausgang des Flip-Flop 911 wird ferner in seinen Eingang über ein UND-Gatter 915 und das ODER-Gatter 912 zurückgeführt, so daß es in dem gesetzten Zustand gehalten wird, sobald es einmal gesetzt worden ist. Der Flip-Flop 911 wird solange in diesem Zustand gehalten, bis die Signale C1LASTAD und WRT auftreten, wobei ein UND-Gatter 916 wirksam gemacht und das UND-Gatter 915 unwirksam gemacht wird.
Daraus ergibt sich, daß dann, wenn ein Start eines Nachricht- Schemas auf allen fünf Fasern angezeigt wird, UV erzeugt wird. Dies bewirkt, daß C1INCW in jedem Schreibzyklus erzeugt wird. Dies wiederum macht es möglich, daß das Schreibadressenregister 82 (Fig. 8) in aufeinanderfolgenden Schreibzyklen weitergeschaltet wird, so daß aufeinanderfolgende, aus vier Ziffern bestehende Gruppen von dem Empfänger 311 in aufeinanderfolgende Speicherplätze des Kanalpufferspeichers 321 eingeschrieben werden. Wenn die letzte aus vier Ziffern bestehende Gruppe der Nachricht eingeschrieben ist, bewirkt C1LASTAD, daß das C1INCW-Signal entfernt wird.
Die Kanalpufferspeicher 322 und 323 für die Kanäle 2 und 3 haben ähnliche Schaltungen wie die nach Fig. 9. Der Pufferspeicher 320 für den Kanal 0 hat eine vereinfachte Schaltung aufgrund der Tatsache, daß die Eingangsdaten bereits mit dem Taktsignal CLK synchronisiert sind.
Der Empfang-Pufferspeicher 351 ist ähnlich den Kanalpufferspeichern mit folgenden Ausnahmen:
(a) Das Einschreiben in den Pufferspeicher 351 wird eingeleitet, wenn der eine der Empfänger 311-313, der gerade von dem Multiplexer 350 ausgewählt wird, eine Nachricht bereit hat. In dem Fall, daß der Multiplexer 350 den Ausgang des zentralen Schalters auswählt, wird das Einschreiben in den Pufferspeicher 351 jedesmal dann eingeleitet, wenn der zentrale Schalter eine Nachricht zur Übertragung auswählt.
(b) Das Auslesen aus dem Pufferspeicher 351 wird durch ein Lese-Zuwachssignal aus dem lokalen Prozessor anstatt aus dem zentralen Schalter gesteuert.
(c) Anstelle der Erzeugung eines Abfragesignales an den zentralen Schalter erzeugt der Pufferspeicher 351 ein Signal "Nachricht verfügbar", um den lokalen Prozessor darüber zu informieren, daß er eine Nachricht bereit hält.
Die Fig. 10-12 zeigen den zentralen Schalter 330 im einzelnen.
Nach Fig. 10 weist der Schalter einen 4:1 Multiplexer 100 auf, der die Datensignale C0DATA-C3DATA aus den vierkanaligen Pufferspeichern 320-324 aufnimmt. Der Multiplexer wird durch ein Schalterauswählsignal SWSEL gesteuert, das einen der vier Eingangskanäle zur Verbindung mit dem Ausgang auswählt. Der Ausgang des Multiplexers wird in ein Register 101 durch ein CLK-Signal getaktet. Der Ausgang dieses Registers wird dem Empfang-Pufferspeicher 351 über den Multiplexer 350 zugeführt (Fig. 3).
Der Ausgang des Registers 101 wird ferner einem 4:1 Multiplexer 102 zugeführt, der das Signal mit einer Breite von vier Ziffern in ein Signal mit der Breite einer Ziffer bei einer Taktgeschwindigkeit von 80 MHz multiplext, das mit dem Taktsignal DSCLK doppelter Geschwindigkeit synchronisiert ist. Der Ausgang dieses Multiplexers wird einem 2:1 Multiplexer 103 zugeführt, dessen anderer Eingang mit einer Schemaerzeugungsschaltung 104 verbunden ist, die das Synchronisierschema (1000) und das Startschema (111101) für die Daten erzeugt. Der Ausgang des Multiplexers 103 wird in ein Register 105 durch das DSCLK-Signal getaktet, und wird dann an die drei Übertrager 341-343 zur Übertragung über die Ausgangspfade XCH1-XCH3 geführt.
Der Ausgang des Registers 101 wird auch in eine Paritätsprüfschaltung 106 eingeführt, die die Ziffernparität aller Nachrichten prüft, welche durch den zentralen Schalter laufen.
Nach Fig. 11 nimmt der zentrale Schalter die Abfragesignale C0REQ-C3REQ aus den vier Kanal-Pufferspeichern 320-324 auf und zeigt an, ob diese Speicher Nachrichten für die Übertragung bereit haben. Er nimmt auch die Signale C0HFUL -C3HFUL aus den Kanalpufferspeichern auf und zeigt an, ob die Pufferspeicher halb gefüllt sind. Die Abfragesignale werden mit den entsprechenden Halbvoll-Signalen in einem Satz von UND-Gattern 110 kombiniert. Die Ausgänge dieser Gatter werden dann in einem ODER-Gatter 111 kombiniert, um ein Steuersignal für einen 2:1 Multiplexer 112 zu erzeugen. Wenn dieses Steuersignal falsch ist, wählt der Multiplexer die Abfragesignale; ist es echt, wählt er die Ausgänge der UND-Gatter 110.
Der Vier-Bit-Ausgang des Multiplexers 112 wird einem Prioritätscodierer 113 zugeführt, der den echten Eingang höchster Priorität auswählt. Jedesmal, wenn eine Auswahl vorgenommen wird, wird die Priorität zyklisch geändert, z. B. wenn die Prioritätsordnung der Eingänge zu Anfang 0, 1, 2, 3 ist, wird die Reihenfolge der Priorität in 1, 2, 3, 0 geändert, nachdem eine Auswahl getroffen ist.
Es zeigt sich, daß dann, wenn keiner der Kanalpufferspeicher halb voll ist, die Auswahl unter allen Abfragekanälen vorgenommen wird. Wenn einer der Kanalpufferspeicher halb voll ist, wird die Auswahl auf diese Pufferspeicher beschränkt.
Die Signale C0REQ-C3REQ werden ferner in einem ODER-Gatter 114 kombiniert, und dieses gibt ein UND-Gatter 115 frei, vorausgesetzt, daß ein Signal SWNAV (Schalter nicht verfügbar) nicht echt ist. Dies bewirkt, daß ein Flip-Flop 116 bei dem nächsten CLK-Taktschlag gesetzt wird, und ein Signal SWAC (Schalterannahme) erzeugt, das, wie beschrieben, die Übertragung der Nachricht aus dem ausgewählten Kanalpufferspeicher durch den zentralen Schalter einleitet. Auch wird bei dem gleichen CLK-Taktschlag ein UND-Gatter 117 freigegeben, das den Ausgang des Prioritätscodierers 113 in ein Zwei-Bit-Register 118 einfüllt. Dies ergibt das SWSEL-Signal für den Multiplexer 100.
Nach Fig. 12 gibt das Schalterannahmesignal SWAC ein ODER- Gatter 120 frei, das einen Flip-Flop 121 beim nächsten CLK-Taktschlag setzt. Dies erzeugt ein BUSY-Signal, das anzeigt, daß der zentrale Schalter nunmehr belegt ist und eine Nachricht führt. Das BUSY-Signal wird in den Eingang des Flip-Flop 121 über ein UND-Gatter 122 und das ODER-Gatter 120 rückgekoppelt, so daß es das Gatter im gesetzten Zustand hält.
Das BUSY-Signal wird der Schema-Erzeugungsschaltung 104 (Mol-%10) aufgegeben und bewirkt, daß es die Erzeugung des Synchronisierschemas 1000 stoppt (was es getan hat, während keine Nachricht übertragen worden ist), und statt dessen den Start eines Nachrichtenschemas 111101 auf jeder der fünf Ausgangsleitungen erzeugt.
Nach Fig. 12 wird das BUSY-Signal einem Eingang eines ODER-Gatters 123 aufgegeben, dessen Ausgang das Signal SWNAV (Schalter nicht verfügbar) ergibt. Dies macht das UND-Gatter 115 (Fig. 11) unwirksam und verhindert damit, daß der Schalter weitere Nachrichten aufnimmt, während diese Nachricht verarbeitet wird.
Das BUSY-Signal setzt auch einen weiteren Flip-Flop 124 zwei Taktschläge später am Ende des nächsten Schreibzyklus, und erzeugt ein Signal RDCH. Dies gibt ein UND-Gatter 125 in jedem Lesezyklus (WRT = 0) frei, und dies wiederum gibt einen Decodierer 126 frei, der das Schalterauswähltsignal SWSEL decodiert, um das Lesezuwachssignal C0INCR-C3INCR für den ausgewählten Kanal zu erzeugen. Wie vorstehend in Verbindung mit Fig. 8 beschrieben, ermöglicht das Lesezuwachssignal, daß das Leseadressenregister 83 im Kanalpufferspeicher in jedem Lesezyklus schrittweise weiterschaltet, und damit eine Folge von aus vier Ziffern bestehende Gruppen erzeugt, die aus dem ausgewählten Kanal ausgelesen werden.
Der Ausgang des UND-Gatters 125 setzt ferner einen Zähler 127 auf einen voreingestellten Wert, der den gewünschten Abstand zwischen den Nachrichten darstellt, d. h. die minimale Anzahl von Taktschlägen zwischen benachbarten Nachrichten. Die Inhalte dieses Zählers werden in einem ODER-Gatter 128 kombiniert, um ein Signal IMG zu erzeugen, wenn der Zähler verschieden von Null ist. Dieses Signal wird einem anderen Eingang des ODER-Gatters 123 zugeführt, damit SWNAV bis zum Ende des Abstandes zwischen den Nachrichten aufrecht erhalten wird.
Das Signal RDCH gibt auch ein UND-Gatter 1210 frei, das ein Signal MESTX erzeugt. Dieses schaltet die drei ACK Zähler 361 -363 weiter. Beim nächsten CLK-Taktschlag setzt RDCH einen Flip-Flop 1211, erzeugt ein Signal CRIP, das das UND-Gatter 1210 unwirksam macht, und entfernt MESTX.
Nach Fig. 10 schaltet das Signal CRIP den Multiplexer 103 so, daß er nunmehr die Nachrichtendaten aus dem Multiplexer 100 anstatt des Ausgangs der Schema-Erzeugungsschaltung 104 auswählt.
Wenn die letzte Gruppe von Ziffern der Nachricht aus dem Kanalpufferspeicher ausgelesen wird, wird eines der Signale C0LASTAD-C3LASTAD während eines Lesezyklus erzeugt. Dies gibt ein UND-Gatter 1212 frei, das das UND-Gatter 122 unwirksam macht und den Flip-Flop 121 rücksetzt. Somit wird das BUSY-Signal entfernt, das seinerseits RDCH und CRIP entfernt. Das Entfernen von CRIP schaltet den Multiplexer 103 (Fig. 10) in seinen Ausgangszustand zurück, so daß er das Synchronisierschema 1000 aus der Schaltung 104 zur Übertragung während des Abstandes zwischen den Nachrichten auswählt. Das Entfernen von RDCH gibt den Zähler 127 frei, so daß er nunmehr mit der Abwärtszählung beginnen kann, damit der Abstand zwischen den Nachrichten zeitlich gesteuert wird. Wenn der Zähler Null erreicht, wird IMG entfernt, wodurch SWNAV entfernt wird, und der zentrale Schalter kann eine andere Nachricht auswählen.
Wenn der Kanal 0 Pufferspeicher 320 halb voll wird, erzeugt er, wie oben beschrieben, das Signal C0HFUL. Nach Fig. 13 gibt dieses Signal ein ODER-Gatter 130 frei, wodurch ein verzögertes Unterbrechungssignal TXDI erzeugt wird, das dem lokalen Prozessor mitteilt, keine weiteren Nachrichten mehr zu erzeugen. Wenn der Prozessor diese Unterbrechung ignoriert und die Anzahl von Nachrichten im Pufferspeicher 320 weiter zunimmt, erzeugt er schließlich das Signal FULL. Dies gibt ein ODER-Gatter 131 frei, durch das ein Sofort-Unterbrechungssignal TXSUS erzeugt, welches den Prozessor daran hindert, weitere Nachrichten zu senden. Dies stellt sicher, daß der Kanal 0 Pufferspeicher niemals überfließt.
Nachstehend wird der Fall betrachtet, bei dem der Knoten einen Fernmodus einnimmt, wobei das aktive INS mit dem Kanal 1 verbunden ist, d. h. C1REM = 1. In diesem Fall enthält der Kanal ACK-Zähler 361 einen angenäherten Zählwert für die Anzahl von Nachrichten, die durch diesen Knoten in den aktiven INS geschickt worden sind, die jedoch noch nicht aus dem entsprechenden Kanalpufferspeicher in den aktiven INS eingelesen worden sind. Wenn der ACK-Zähler einen Zählwert von 64 erreicht hat, erzeugt er ein Signal C1ACTRH, das angibt, daß der Pufferspeicher im aktiven INS etwa halbvoll ist. Dieses Signal macht ein UND-Gatter 132 wirksam, das seinerseits das ODER-Gatter 130 wirksam macht, wodurch das verzögerte Unterbrechungssignal TXDI für den lokalen Prozessor erzeugt wird. Wenn der ACK-Zähler einen Zählwert von 80 erreicht hat, erzeugt er ein Signal C1ACTRF, das angibt, daß der Pufferspeicher im aktiven INS nunmehr nahezu zu zwei Drittel voll ist. Dies macht ein UND-Gatter 133 wirksam, das seinerseits ein ODER-Gatter 134 und das ODER-Gatter 131 wirksam macht, wodurch die unmittelbare Unterbrechung TXSUS erzeugt wird. Das ODER-Gatter 134 macht ferner ein weiteres ODER-Gatter 135 wirksam, wodurch ein Signal SWSUS erzeugt wird, das, wie in Fig. 2 gezeigt, das Signal SWNAV erzeugt, welches den zentralen Schalter unwirksam macht.
Wie in Fig. 13 dargestellt, werden TXDI, TXSUS und SWSUS in ähnlicher Weise mit Hilfe von UND-Gattern 136-139 erzeugt, wenn der aktive INS in dem Knoten ist, der mit Kanal 2 oder 3 anstatt mit Kanal 1 verbunden ist.
SWSUS kann auch erzeugt werden, wenn der Knoten in einem lokalen Modus ist, und zwar mit Hilfe von UND-Gattern 1310 -1315 und ODER-Gatter 1314, wenn der Aufnahme-Pufferspeicher 351 nahezu gefüllt ist, wie durch das Signal RXFULL angegeben ist, oder wenn der Aufnahme-Pufferspeicher in einem der anderen Knoten nahezu voll ist, wie durch Signale C1ACTRF -C3ACTRF aus den ACK-Zählern angezeigt ist.
Jeder ACK-Zähler erzeugt ferner ein Signal C1ACTRZ-C3ACTRZ, wenn sein Zählwert Null ist. Diese Signale werden in einem UND-Gatter 1315 kombiniert, dessen inverser Wert einem Eingang eines UND-Gatters 1316 zugeführt wird. Der andere Eingang des Gatters 1316 nimmt ein Modus-Steuersignal SINGMES auf. Der Ausgang des Gatters 1316 wird dem ODER-Gatter 135 aufgegeben, das SWSUS erzeugt. Normalerweise ist SINGMES = 0. Bei einem "Einzelnachricht"-Betriebsmodus wird jedoch SINGMES auf "1" gesetzt. Bei dieser Betriebsart ist der zentrale Schalter unterbrochen, wenn nicht alle ACK-Zählwerte auf Null sind. Dies gewährleistet, daß der Knoten nur eine Nachricht im Übergang gleichzeitig haben kann, was für diagnostische Zwecke sinnvoll ist.
Fig. 14 zeigt die Kanal 1 ACK Erzeugungsschaltung 381 im einzelnen; die anderen Schaltungen 382, 383 sind ähnlich aufgebaut.
Die Schaltung weist ein UND-Gatter 140 auf, das empfängt:
(a) das Singal MESTX, das anzeigt, daß eine Nachricht durch den zentralen Schalter übertragen wird,
(b) das Signal C1INCR, das anzeigt, daß der zentrale Schalter den Kanal 1 ausgewählt hat, und
(c) das Signal C1LOC, das anzeigt, daß dies der gerade aktive INS ist und Kanal 1 wirksam ist.
Ein weiteres UND-Gatter 141 empfängt:
(a) das Signal S1REM, das angibt, daß dieser Knoten im Fernmodus ist, und daß der Kanal 1 der Kanal ist, der mit dem gerade aktiven INS verbunden ist, und
(b) ein Signal MACK, das angibt, daß eine Nachricht durch den Prozessor aus dem Empfangs-Pufferspeicher 351 ausgelesen worden ist.
Die Ausgänge der UND-Gatter werden in einem ODER-Gatter 142 kombiniert, das über einen Multiplexer 143 mit dem Dateneingang eines Flip-Flop 144 verbunden ist. Wenn der Flip-Flop gesetzt ist, erzeugt er einen Impuls, der eine ACK-Schema- Erzeugungsschaltung 145 aktiviert, wodurch das ACK-Schema 0111 erzeugt wird. Andernfalls erzeugt die Schaltung 145 das Synchronisationsschema 1000.
Wenn der Knoten im lokalen Modus ist, erzeugt die Schaltung ein ACK immer dann, wenn eine Nachricht aus dem Kanal 1 Pufferspeicher 321 ausgelesen wird. Ist der Knoten im Fernmodus, erzeugt die Schaltung ein ACK, wenn eine Nachricht aus dem Empfangs-Pufferspeicher 351 ausgelesen wird.
Wenn ein Knoten fehlerhaft ist, während er im Fernmodus ist, und die Aufnahme von Nachrichten aus seinem Empfangs-Pufferspeicher 351 stoppt, fährt der entsprechende ACK-Zähler im aktiven INS fort, weiterzuschalten und würde letztlich das gesamte System mit Hilfe des Unterbrechungsmechanismus nach Fig. 13 unterbinden. Um dies zu vermeiden, wird, wenn der Knoten einen Fehler anzeigt, von dem er sich nicht erholen kann, ein Modus-Steuerbit PERMAC gesetzt. Dies macht zusammen mit C1REM ein UND-Gatter 146 wirksam, das den Multiplexer 143 schaltet, so daß er nunmehr den invertierten Ausgang des Flip-Flop 144 auswählt. Dies bewirkt, daß der Flip-Flop wechselweise gesetzt und rückgesetzt wird, wodurch ein Strom von ACK-Signalen erzeugt wird. Diese Signale werden zum Knoten zurückgeführt, der den aktiven INS enthält, und schalten den entsprechenden ACK-Zähler in diesem Knoten auf Null schrittweise zurück, wo er gehalten wird. Somit kann der fehlerhafte Knoten das System nicht mehr länger abgeschaltet halten, so daß es den Betrieb ohne den fehlerhaften Knoten fortsetzt. Das System kann dann so ausgelegt ein, daß es den fehlerhaften Knoten vollständig aus dem System ausschließt.

Claims

1. Datenübertragungssystem mit einem Sender und einem Empfänger, die über eine Nachrichtenverbindung miteinander verbunden sind, dadurch gekennzeichnet, daß die Nachrichtenverbindung eine Vielzahl von optischen Fasern aufweist, in denen Nachrichten als eine Folge von Gruppen von Datenbits übertragen werden, wobei die Bits einer jeden Gruppe parallel über die Fasern übertragen werden, jede Faser ein Signal führt, das mit Hilfe eines selbsttaktenden Codes codiert wird und jeder Nachricht ein Serienstartschema vorausgeht, das auf jeder Faser übertragen wird, und

daß der Empfänger (311) aufweist eine Vielzahl von Decodierschaltungen (520-524) zum Extrahieren von getrennten Takt- und Datensignalen aus den entsprechenden Fasern, eine Vielzahl von Startschema-Anzeigeschaltungen (570 -574) zum unabhängigen Anzeigen von Startschemen auf den entsprechenden Fasern,

eine Vielzahl von Datenpufferspeichern (560-564), in die die extrahierten Datensignale, die die Nachrichten umfassen, durch die entsprechenden Taktsignale getaktet werden, und

Vorrichtungen (580-584) zum parallelen Auslesen des Inhalts aller Pufferspeicher, wenn ein Startschema auf allen Fasern angezeigt worden ist,

wobei die Daten aus jedem Pufferspeicher in der gleichen Folge ausgelesen werden wie sie in den Pufferspeicher eingeschrieben worden sind.

2. Datenübertragungssystem nach Anspruch 1, bei dem jede Startschema-Anzeigeschaltung (570-574) eine Vorrichtung (71-77) zum Erkennen eines Startschemas unter allen möglichen Einzelbit-Verfälschungen des Startschemas aufweist.

3. Datenübertragungssystem nach Anspruch 1, bei dem das Startschema aus n Bits besteht und jede Startschema- Anzeigeschaltung (570-574) aufweist n logische Gatter (71-76), deren jedes so ausgelegt ist, daß es eine Anzeige ergibt, wenn n-1 aus den letzten n Bits, die aus der entsprechenden Faser empfangen werden, dem Startschema angepaßt sind, und eine Vorrichtung (77) zum Kombinieren der Ausgänge der logischen Gatter für die Erzeugung eines Signals (STVAL), das die Anzeige eines Startschemas oder eines Schemas, das sich von dem Startschema um ein einzelnes Bit unterscheidet, ergibt.

4. Datenübertragungssystem nach Anspruch 2 oder 3, bei dem jede Gruppe von Datenbits einen Prüfcode aufweist, um diese Gruppe parallel prüfen zu können.

5. Datenübertragungssystem nach Anspruch 4, bei dem der Prüfcode aus einem Paritätsbit besteht, das eines der Bits der Gruppe bildet.

6. Datenübertragungssystem nach einem der vorausgehenden Ansprüche, bei dem jede der Startschema-Anzeigeschaltungen (570-574) eine Registervorrichtung (60) aufweist, die entweder als Schieberegister oder als Zähler arbeiten kann, und die zu Anfang als Schieberegister zum serienweisen Aufnehmen von Daten (SDATA) aus der entsprechenden Faser betrieben wird, und jede Startschema-Anzeigeschaltung ferner eine logische Schaltung (71-77) zum Erkennen des Vorhandenseins eines Startschemas in der Registervorrichtung (60) enthält und im Anschluß daran die Registervorrichtung als Zähler zum Adressieren des zugeordneten Datenpufferspeichers (560-564) betrieben wird, wodurch aufeinanderfolgende Datenbits (SDATA) in aufeinanderfolgende Speicherplätze des Datenpufferspeichers eingeschrieben werden.

7. Datenübertragungssystem nach einem der vorausgehenden Ansprüche, bei dem Ausgänge (RFEN) der Startschema-Anzeigeschaltungen (520-524) durch Vorrichtungen (91-98) logisch verknüpft sind, um ein Signal (UV) zu erzeugen, das angibt, daß ein Startschema an allen Fasern festgestellt worden ist.

8. Datenübertragungssystem nach einem der vorausgehenden Ansprüche, bei dem Synchronisierschemen in Reihe nacheinander auf jeder Faser zwischen jedem aufeinanderfolgenden Paar von Nachrichten übertragen wird.

9. Datenübertragungssystem nach Anspruch 8, dadurch gekennzeichnet, daß jede Startschema-Anzeigeschaltung in der Weise arbeitet, daß sie ein Startschema bei Vorhandensein eines Einzelbitfehlers in dem vorausgehenden Synchronisierschema feststellt.