DE2707783A1

DE2707783A1 - Datenverarbeitungsanlage

Info

Publication number: DE2707783A1
Application number: DE19772707783
Authority: DE
Inventors: Gardner Cox Hendrie
Original assignee: Data General Corp
Current assignee: EMC Corp
Priority date: 1976-02-27
Filing date: 1977-02-23
Publication date: 1977-09-01
Also published as: JPS52110535A; JPS6135587B2; DE2707783B2; US4048673A; JPS5548325B2; FR2342529A1; FR2342529B1; JPS59167731A; GB1581836A; CA1065061A

Description

Anmelderin: Stuttgart, den 18. Februar 1977

P 3323 R/G

Data General ^ O Ph, - ' Southboro

Massachusetts 01772 V.St. A.

Vertreter:

Kohler-Schwindling-Späth Patentanwälte Hohentwielstr. 41 7000 Stuttgart 1

Datenverarbeitungsanlage

Die Erfindung betrifft eine Datenverarbeitungsanlage mit einer Zentraleinheit und einem Parallel/Serien-Umsetzer für digitale Wörter, der mit einer Eingabe/Ausgabe-Anordnung der Anlage verbunden ist.

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Dio vorliegende Hrfindunp; befaßt sich mit einem verbeaaorton Datenverarbeitungssystem, dan digitale Techniken verwendet und mehr im einzelnen mit einem verbesserten iiingabo/Aungabe-öystem, das darin enthalten int.

Beim ütand der Technik bestanden verschiedene Probleme in b«z\xg auf die parallele übertragung von digitaler Information (wobei alle Datenbits gleichzeitig übertrafen werden) zwischen der Zentraleinheit des Datenverarboitungsgeräta und verschiedenen Peripheriegeräten. Diese Probleme bezogen sich auf die relativ große Anzahl von Drähten, die in der Verbindungaaammelleitung für das parallele übertragungsacheraa erforderlich waren. Dieae zahlreichen parallelen Wege wiederum erforderten eine gleiche Anzahl von Treibern und Empfängern für jedes Poripheriegerät (Fernachreibmaschine, Kathodenstrahlrohr-Anzeige, uaw.) das damit verbunden ist. Die Komplexität dieses Eingabe/Ausgabe-Syatems reduzierte die Zuverlässigkeit und erhöhte die Kosten dea gesamten Datenverarbeitungssystems .

Eine parallele übertragung und die sich daraus ergebende große Anzahl von Verbindungndrähten wurde bein Stand der Technik verwendet, weil die Zentraleinheit benötigt wurde, violo Funktionen durchzuführen, beispielsweise die Befehlsdecodierung. Die Decodierung hat parallele Datenwege zur Folge. Um dieae große Anzahl von Drähten mit den damit zusammenhängenden Problemen zu reduzieren, übertrug eine bekannte Lösung viele durch die Zentraleinheit ausgeführte

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Funktionen der Entscheidung von Peripheriegerütekontrolleinrichtungen. Entsprechend wurde eine Parallel/Serien-Dntonumwandlung in der Zentraleinheit gemacht, eine serielle Datenübertragung verwendet, und eine Serien/ Parallol-Umwandlung der Daten wurde in den Steuereinrichtungen durchgeführt. Da eine serielle Datenübertragung (eins nach dem anderen) gewöhnlich langnamer ist als eine parallele übertragung (wobei alle Datenbits auf einmal übertragen werden), wird eine höhere Taktfrequenz bei der seriellen Datenübertragung verwendet um eine vernünftige oder vergleichbare Systemgeachwindigkeit zu erreichen.

Jedoch verursachte diese Lösung mit der Serien-Parallel-Umwandlung zuzüglich der hohen Taktrate andere Probleme, die auf Beschränkungen beruhten, die in der Bipolar-, MOS-, und anderer benutzter Technologie beruhten. Beispielsweise kann ein gut geformter Impuls (Takt, Daten, oder Befehl) am Ende einer übertragungsleitung oder eines Samraelleitungskabels ein verzerrtes Signal worden, in Abhängigkeit von der Länge der Leitung, der Qualität der Leitung, der Frequenz der Übertragung, externen Rauschens oder externer Störungen und anderer Faktoren. Die Verwendung einer höheren Ubertragungsfrequenz für die serielle Datenübertragung zum Erhalten einer guten Systemgeschwindigkoit erleichtert die Verzerrung der übertragenen Impulse, Die Abtastung dieser Art von verzerrten Signalen um einen vorarboitbaren Impuls wiederzugewinnen ist ein weiteres Problem des Stands der Technik, auch wenn die bokannte

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MOS-Teohnologie verwendet wird. Weiterhin ist eine Sorge des Stands der Technik das Abschrägen (oder Phasonachieben) von Daten, daa durch der bipolaren Technik innewohnende Beachränkungen verursacht wird, wenn ein serieller Dntenatrom verarbeitet wird.

Wie erwähnt wurde beita Stand der Technik eine Delegation von mohr Steuerfunktionen von der Zentraleinheit zu anderen Subayetemen gemacht. Ea wurden Peripheriegeräteate\iereinrichtungs-(IOC)-Subayateme entwickelt, die ihren eigenen Steuerapeicher zum Ausführen ihrer benötigten Steuerfunktionen haben. In ähnlicher Weise werden nun periphere Verarbeitungsgeräte entworfen mit ihren eigenen Steuerspeichereinheiten. Während Jeder Steuerapparat Mittel aufweiat zum Steuern der Betätigung aeinea eigenen Verarbeitungageräta, kann es auch möglich sein, Mittel zum Steuern von Manipulationen vorzuaehen, die innerhalb von anderen Verarbeitungsgeräten auftreten. Jedoch bietet diese Kombination von zahlreichen Steuerapparaten und Verarbeitungsgeräten Probleme mit der Synchronisierung der Operationen und mit der Irapulelaufzeit oder Impulsausbreitungsverzögerung} daher kann es sein, daß die Anzahl und die Lage der Peripheriegeräte entlang der Sammelleitung beim Stand der Technik wegen der oben erwähnten Gründe begrenzt werden muß. Beispielweise befassen sich die US-Patente 3 931 615, 3 932 841 und 3 93^· 232 mit dieser Diskuasion der Eingabe/Auagabe-Übertragung digitaler Impulae.

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Die voi'lie^ende Krfindunn liefert eine Lösjunn fur bestimmte Probleme den Ut?mda der Technik, und diese Lösung wird verwendet innerhalb eine« verbesserten lichemaa für die Parallel/LJerien-Umwandlunf; von digitaler Information und ihrer Übertragung, wie im ein/.elnen hier beschrieben wird.

Die vorliegende Erfindung bezieht sich auf ein Datenverarbeitungssystem oder eine Datenverarbeitungsanlage, in der die Zentraleinheit eine Verbindungsanordnung enthält zur Verbindung mit einer Eingabe/Ausgabe (I/O)-Anordnung, die mit Feripheriegeräten verbunden ist. Die Verbindungseinrichtung oder -struktur weist eine einen Taktimpuls empfangende und ableitende Anordnung auf, Anordnungen zum (einrichten eines Eingabe- (Empfangs) /Ausgabe (.Sende)-Betriebszustands (Modus), eine Schieb3?egisteranordnung zum seriellen Empfangen eines Datenworts von der Eingabe/ Ausgäbeanordnung und zum seriellen Erzeugen eines anderen Datenworts und dessen Lieferung an die Üingabe/Ausgabeanordnung als Funktion der Operation der den Taktimpuls ableitenden Anordnung und der Operation der den Modus oder Betriebszustand einrichtenden Anordnung. Die Verbindungseinrichtung weist weiterhin Mittel zum parallelen Übertragen des Datenworts von der Schieberegisteranordnung zu der Zentraleinheit und zum parallelen üenden eines unterschiedlichen Datenworts von der Zentraleinheit zu der üchieberegisteranordnung auf. .--

Eine weitere Ausführungsform der vorliegenden Erfindung verwendet eine erste und eine zweite üchieberegisteranordnung zum seriellen Empfangen und oenden eines Datenworts und zum parallelen Übertragen dieser Datenwörter zu und von der Zentraleinheit.

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Es ist vorteilhaft, die vorliegende Erfindung, die auch allein in Verbindung mit der Zentraleinheit von Bedeutung ist, innerhalb eines Datenverarbeitungssystems oder einer Datenverarbeitungsanlage vorzusehen, und speziell in einem System, das dazu bestimmt ist, eine serielle Übertragung von digitaler Information zwischen ihrer Zentraleinheit und ihren Peripheriegeräten zu gestatten, aber eine parallele Übertragung der Daten innerhalb der Zentraleinheit selbst.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß ein verbessertes Datenverarbeitungssystem geschaffen wird.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß eine verbesserte Verbindungsanordnung oder Struktur (interface structure) zur Verbindung der Zentraleinheit des Systems mit den Peripheriegeräten des Systems geschaffen wird.

Bei einer weiteren Ausführungsform der Erfindung wird eine verbesserte Schieberegisteranordnung zum seriellen Senden und Empfangen von binärer Information von den Peripheriegeräten des Systems über eine Eingabe/Ausgabe-Sammelleitung geschaffen, und zum parallelen Übertragen der binären Information zwischen der Schieberegisteranordnung und einer anderen Schaltungsanordnung innerhalb der Zentraleinheit des Systems.

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Dna beschriebene Eingabe-Auagabe-ßyatem wird innerhalb einoa D-itenverarbeitunge systeme verwendet, dan «ine Zentraleinheit aufweist. Die Zentraleinheit weist oine verbesserte Eingabe/Ausgabe-Schieberegister-Anordnung oder Verbindungsmittel zum Verbinden mit Eingaba/Auagabe-Einrichtungen (Sammelleitungsanordnung) auf. Die Eingabe/ Ausgabe-Einrichtungen weisen einen verbesserten Zontraleinheit-üendeempfanger und verbesserte Periph«»riegeräteüendeempfänger-Apparate auf. Der Gerätesendeerapfänger ist verbunden mit einer verbesserten Gerätestouerninrichtung. Bei einem bevorzugten Ausführungbeispiel der vorliegenden Erfindung sind die Zentraleinheit, dor Zentraleinheit-Sendeempfänger, die Gerätesendeempfanger und die Geratesteuereinrichtungen, die alle in orater Linie in MOS-Technik konstruiert sind, jeweils innerhalb eines entsprechenden Schaltungsplättchens (Chip) enthalten. Weitere Merkmale des Eingabe/Ausgabe-iJyotems sind die Möglichkeit, zahlreiche Sendeempfänger-üteuereinrichtungen und ihre zugeordneten Peripheriegeräte in unterschiedlichen Abständen von der Zentraleinheit zu placieren dank der neuen Takteinrichtungen und Dntenübertraf^uiiRiieinrichtungen, die eine genaue Datenverarbeitung ßov/iihrohne Hiiokaicht auf

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Verzerrungen, Datenimpulaabachrügung usv., dio auf unterschiedlichen Übertragungaabständen und der MOS-Technologie, bipolaren und anderen Technologioi beruhen.

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Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines Ausführungebeispiels der Erfindung anhand der Zeichnung, die erfindungswesentliehe Einzelheiten zeigt, und aus den Ansprüchen. Die einzelnen Merkmale können je einzeln für sich oder zu mehreren in beliebiger Kombination bei einer Ausführungsform der Erfindung verwirklicht sein«

Fig. 1 ist ein Diagramm der vorliegenden Erfindung, wie sie innerhalb eines Datenverarbeitungssystems verwendet wird}

Fig. 2 ist ein detailliertes Diagramm eines Teils der elektronischen Anordnung innerhalb jedes IOSK von Fig. 1;

Fig. 3a und 3b sind detaillierte Diagramme des übrigen

Teils der elektronischen Anordnung innerhalb jedes I08R, und Wellenformen, die sich auf die Tätigkeit jedee IOSR beziehen}

Fig. 4- ist ein schematisches elektrisches Diagramm der

Schaltungsanordnung innerhalb jedes Sende-Empfängers von Fig. 1$

Fig. 5 ist ein detailliertes Diagramm der elektronischen Anordnung innerhalb jeder Geräte-Steuereinrichtung von Fig. 1;

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Fig. 6a und 6b zusammengenommen sind ein Flußdiagramm

des Eingabe/Ausgabe-Zyklus oder der Folge von Ereignissen des Systeme von Fig· 1;

Fig. 7 ist eine Darstellung von zwei 8-Bit-Bytea eines Datenworts mit 16 Bit, wobei ein Befehlebit oder Vorsatzbit jedem Byte vorausgeht, und der zugeordnete Taktburst; und

Fig. 8 ist eine schematische Darstellung der Tätigkeit

jeder einzelnen Schieberegisteranordnung von Fig.

Bevor auf die Figuren Bezug genommen wird, und als Einführung in die Beziehung der vorliegenden Erfindung su dem Datenverarbeitung«system, in dem sie arbeitet, sollte beachtet werden, daß die vorliegende Erfindung sich auf die Kommunikation oder Nachrichtenübermittlung zwischen der Zentraleinheit und peripheren Geräten, wie Fernschreibereingängen, Endgeräten mit Kathodenstrahlanzeige, Schnelldruckern, usw. bezieht·

In einem speziellen Datenverarbeitungssystem, in dem die vorliegende Erfindung verwendet wird, ist der Satz der Schaltungsplättchen in Silioium-Gate-NliOS-Technologie aufgebaut· Die Zentraleinheit kennzeichnet ein 16-Bit-Mehrfunktions-Befehlseatz, einschließlich Masohinenmultiplikation-Divisioni Mehrfachadreseierungemoden einschließlich absolut, relativ indexiert, verschoben, und automatisches Inkrement/Dekrementt Mehrfachakkumulatoren, einschließlich zwei, die als Indexregister verwendet werden können; Maschinen kellerspeicher und Stapelzeiger mit Kellerapeicherüberlauf-

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schutz; programmierte Prioritätsunterbrechung auf 16 Niveaus; und getrennte Speicher- und Eingangs/Ausganga-Sanmelleitungen. Eine Echtzeituhr und eine Auffrischsteuerung für den Speicher mit wahlfreiem Zugriff (erforderlich wegen der UOS-Technologie) sind ein integrierender Beetandteil der Zentraleinheit. Die Zentraleinheit weist auch eine Eingabe/Ausgabe- oder Verbindungs- oder Schnittstelleneinrichtung auf mit einem einzigen Codier/Decodiereohema, das in Verbindung mit den Sende-Empfängern und IOC-Plattchen daa funktionale Äquivalent einer Sammelleitung mit 47 Leitungen liefert.

Das IOC (Eingabe/Ausgabe-Steuereinrichtung) decodiert einen codierten Datenatrom mit 16,6 Megabit/Sekunde von der Zentraleinheit und stellt eine 16-Bit-Schnittstelleneinrichtung für zwei Richtungen, vier codierte Funktionsbitβ, und eine Funktionsabtastung (function strobe) zum leichten Anschließen bereit. Das IOC echließt weiterhin komplexe Funktionen ein, die in anderen Kleinrechnersystemen nicht verwendet werden. Das IOC weist eine integrale Geräteidentifikation auf, eine Besetzt/ Fertig-Unterbrechungslogik, und die Fähigkeit zum Unterbrechungsmaskieren für jedes Gerät. Für blockorientierte Steuereinrichtungen weist es Datenkanal-(DHA)-Sammelleitung8-Übertragung mit Bückantwort (hand shaking) und volle ^-Bit-Adressen- und Blocklängenregister auf.

Eine Logik für den Ausgangszustand beim Einschalten der Stromversorgung, eine Schaltungsanordnung zum normalen Abschalten der Stromversorgung und eine vom Benutzer auswählbare Signalpolarität der Datensammelleitunß sind ebenfalls vorgesehen·

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Der üende-Empfänger der Zentraleinheit und der Geräte-Sende-Empfänger puffern die Eingabe/Auagäbe-Sammelleitung. Sie stellen Differentialschaltungen für Treiber und Empfänger bereit für eine Unempfindlichkeit gegen Bauschen und bis zu einer Länge von 100 Fuß. Sie takten auch die SammelIeitungssignale beim Wendebetrieb und bringen sie beim Empfangsbetrieb wieder in Übereinstimmung mit dem Takt, wobei sie ein Erkennungsschema mit einer hohen Unempfindlichkeit gegen Kauschen verwenden·

Zunächst wird eine Beschreibung der gegenseitigen Verbindung der vorliegenden Erfindung und des Datenverarbeitungssystems gegeben· Die Tätigkeit der vorliegenden Erfindung und des Systeme, in dem sie verwendet wird, wird später erläutert.

Iu Fig. 1 ist ein funktionales Blockdiagramm des Systems gezeigt, in dem die vorliegende Erfindung enthalten ist. Eine Zentraleinheit 100 (CFU) schließt einen liikrocode (yttCode) ein, ein Eingabe Ausgabe-Schieberegister (IOSH) oder eine Schnittstelleneinrichtung oder Verbindungseinrichtung 101, und eine andere Zentraleinheit-Anordnung (nicht dargestellt). Die Zentraleinheit 100 ist mit einem Zentraleinheit-Sende-JEmpfänger (CFU-Sende-Empfanger) über eine erste Gruppe von Leitern verbunden· Der CPU-Sende-Empfänger 103 empfängt ein Eingangssignal von einem 10-MHe-Quarztaktoszillator 104, wie gezeigt, und liefert eine Darstellung dieses Taktsignals zu einem Takttreiber 119» der wiederum Taktsignale zur

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-M-

Zentraleinheit 100 und Ableitungen dieser Tuktsignale zum IOSR 101 liefert.

Der CFU-Sende-Empfänger 103 ist durch eine Eingabe-Ausgabe. Sammelleitung (I/O-Bus) 105 mit einem Geräte-Sende-Empfänger 106 und einem Geräte-Sende-Empfänger 111 verbunden« Die Darstellung der Eingabe-Ausgabe-Summelleitung mit gestrichelten Linien in Kombination mit den dargestellten Punkten zwischen den Bende-Empfängern usw. sollen dazu dienen, anzuzeigen, daß die Sammelleitung ausreichend lang sein kann« um mehr Sende-Empfänger zu versorgen, als diejenigen, die in Fig. Λ gezeigt sind. Eq ist nicht beabsichtigt, daß sich die vorliegende Erfindung auf lediglich zwei Geräte-Sende-Empfänger und Steuereinrichtungen bezieht. Andere Sammelleitungakomponenten (UmgehungsSammelleitung) sind bezeichnet mit 122, 123 und 126; diese Komponenten sollen dazu dienen, den Sende-Empfanger 106, 111 bzw. 103 zu umgehen.

Der Geräte-Sende-Empfänger 106 ist mit einer Geräte-Steuereinrichtung 108 durch eine zweite Gruppe von Leitern 107 verbunden, welche Leitungen mit einem IOSR 120 (ßchnittstelleneinrichtung 120) verbunden sind, die innerhalb der Gerätesteuereinrichtung 108 enthalten ist. Weiterhin besteht eine Taktimpulsverbindung zwischen dem Geräte-Sende-Empfänger 106 und der Geräte-Steuereinrichtung 108 über einen Takttreiber 124. Wie erwähnt, verbindet die Umgehungssammelleitung 122 die Geräte-Steuereinrichtung 108 direkt mit der Eingabe-Ausgabe-Sammelleitung 105*

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In Hinsicht auf den Geräte-Sende-Empfänger 111 (und dieses allgemeine Verbindungsschema findet Anwendung auf Jeden anderen Sende-Empfanger, der mit der Sammelleitung 105 verbunden werden kann, wie die Punkte in Fig. 1 zeigen) iat er mit einer Geräte-Steuereinrichtung 113 durch eine weitere zweite Gruppe von Leitern 112 verbunden. Die Leiter sind verbunden mit einem IOSR (Schnittstelleneinrichtung 121), die innerhalb der Geräte-Steuereinrichtung 113 angeordnet iat. Weiterhin besteht eine Taktverbindung durch den Takttreiber 125 zwischen dem Geräte-Sende-Empfanger 111 und der Geräte-Steuereinrichtung 113.

Die Geräte-üteuereinrichtung 108 1st mit ihrem zugeordneten Peripheriegerät 110 durch eine Peripheriegerätsammeileitung IO9 verbunden· Die Geräte-Steuereinrichtung ist mit ihrem zugeordneten Peripheriegerät 115 durch eine PeripheriegerätSammelleitung 114 verbunden·

Schließlich ist der Hauptspeicher 116 mit der CPU 100 über eine Speicher-Sammelleitung 117 verbunden, wie dargestellt.

Als nächstes ist mit Bezug auf Fig. 2 und 3a die Schaltung gezeigt, die innerhalb der IOSH 101, 120 oder 121 enthalten ist, die alle in Fig. 1 dargestellt sind. (Die Schaltungsanordnung in Fig. 1 ist mit Bezugszeichen beginnend bei 100, in Fig. 2 bei 200 usw. dargestellt.) üb sind vier Bin-Ausgabe-Puffer (pad) gezeigt: 1/0-Puffer 206, I/0-Puffer 215, I/O-Takt-Puffer 305 und I/0-Eingangspuffer 307.

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Diese vier Puffer entsprechen jeweils den vier Leitern jeder Gruppe von Leitern 102, 107 oder 112. Der nur in einer Richtung wirksame dargestellte Leiter ist dem Puffer 307 zugeordnet. Wie weiter unten beschrieben wird, werden die Daten durch die Puffer 206 und 215 seriell empfangen und zu diesen übertragen, der Takt oder der Taktburst wird von dem Taktpuffer 305 erzeugt und empfangen, und der Puffer 307 liefert ein Steuersignal an den ihm zugeordneten Sende-Empfanger, wenn eine zugeordnete Schnittstelleneinrichtung gerade sendet.

Fig. 2 zeigt eine erste Schieberegieteranordnung im oberen Teil und eine zweite Schieberegisteranordnung im unteren Teil der Zeichnung. Der I/O-Puffer 206 ist zwischen den Eingang zu einer Pegelschiebeeinrichtung 200 (eine Verbindungseinrichtung zwischen TTL oder bipolar mit MOS) und den Ausgang eines Multiplexers und Treibers 205 eingeschaltet, außerdem ist er mit einem Sonde-Empfänger wie oben erwähnt verbunden. Die Pegelschiebeeinrichtung 200 empfängt ein anderes Signal B₂ von einem Taktgenerator 301, was unten besprochen wird.

Es gibt zwei Ausgänge der Pegelschiebeeinrichtung 200. Einer der Ausgänge geht zu einem (4-Bit/linkes Byte, ungeradee Bit)-Schieberegister 201 und der andere geht zu einem (4-Bit/linkes Byte/gerades Bit)-Schieberegister 202. Die Schieberegister 201 und 202 empfangen auch Schiebebefehls signale A₄. und A₂, auch vom Taktgenerator 301.

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Parallele Verbindungen a^, iL, a,- und a„ sind dazu bestimmt, Verbindungen für ungerade Bits anzuzeigen zwischen den Schieberegister 201 und der "a"-Sammelleitung, die innerhalb der sie enthaltenden Komponente sich befindet (z.B. die Komponente CPU 100, wobei die ⁿa"-Sammelleitung in ihr aus Gründen der Klarheit der Darstellung nicht gezeigt ist)· In gleicher Weise sollen a"_Q, ίο, a^ und ä"₆ parallele Datenverbindungen für gerade Bits zwischen dem Schieberegister 202 und der "a^H-Sammelleitung bezeichnen. In ähnlicher Weise sind b^j, b,, b,-, b« und b_Q, bp, b^, bg parallele Verbindungen zwischen dem Schieberegister 201 und der "b"-Sammelleitung bzw. dem Schieberegister 202 und der ^Mb"-Sammelleitung.

üs gibt drei weitere Befehlssignaleingänge für die Schieberegister 201 und 202 und es sind dies 1*1 OSR, b+IOSB, IOSB^a« Diese bezeichnen das Setzen von sämtlichen EINSEN im Schieberegister bzw. die Übertragung der Inhalte der b-Sammelleitung zum Schieberegister bzw. die übertragung der Inhalte der Schieberegister zur ä-Sammelleitung. (Dies ist ein paralleler Transport von Daten in das Schieberegister und aus dem Schieberegister von einer anderen Schaltung in der Zentraleinheit.)

Der Ausgang des Schieberegisters 201 ist verbunden mit der Fegelschiebeeinrichtung 203, die auch A₂ und B^ vom Taktgenerator 301 empfängt. Der Ausgang des Schieberegisters 202 ist zur Pegelschiebeeinrichtung 204 verbunden,

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- yr -

die auch Kingangsaignale A,. und Bp vom Taktgenerator 301 empfängt. Die Pegelschiebeeinrichtung 203 empfangt auch ein PKESET-Signal von einem Befehlsdecodierer 208. Der Befehlsdecodierer 208 wiederum empfängt Signale A.2, ο(Λ, weiterhin abgeleitete Taktimpulae von der Zentraleinheit 100; und Befehlaeignale K^, S,p, IL, vom Mikrocode 118 der Zentraleinheit 100.

Der Außgang der Pegelachiebeeinrichtiinß 203 iat zum Eingang dea Multiplexers und Treibers 205 verbunden; der Ausgang der Pegelschiebeeinrichtung 204 iat zum Eingang des Multiplexers und Treibers 205 verbunden. Der Ausgang des Multiplexers und Treibers 205 iat mit dem I/O-Datenpuffer

206 verbunden, wie früher erwähnt. Schließlich wird ein anderer Ausgang der Pegelschiebeeinrichtung 203, 0₂CUTOFF, auf der Leitung 207 als ein Signal bereitgestellt, das zu einer Schaltung 306 (in Fig. 3) geleitet wird, die unten besprochen wird.

detaillierte Beschreibung der Verbindungen der zweiten Schieberegiatereinrichtung, die in der unteren Hälfte der Fig. 2 enthalten ist, ist nicht nötig, weil die Schaltung fast genau identisch der ersten Schieberegisterschaltung im oberen Teil der Darstellung ist. ^s sollte beachtet werden, daß das 0₂CUTOFF-Signal jedoch nicht vorhanden ist, und daß ein unterschiedliches 8-Bit-Byte (rechtes Byte) verarbeitet wird.

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- Ίβ -

Wie oben erwähnt, iat die Fiß. ^a auch innerhalb dem IOSIi 101 oder 120 oder 121 enthalten. Der Befehlsdecodierer 300 ist in funktionsmäßiger Verbindung mit dem Taktgenerator 301, und beide Blöcke werden zusammen diskutiert. Der Befehledecodierer 300 erhält abgeleitete Taktsignale *1, oc2, CC3 und A4 von anderen Teilen der ihn aufnehmenden Komponente oder des Blocke, so beispielsweise von anderen Teilen des CFU 100, oder der Geräte-Steuereinrichtung 108, oder 113» ije nachdem wie der Fall liegt. (Dies wird später in Verbindung mit Fig. 4 weiter diskutiert werden, weil in Fig. 4 eine Schaltungsanordnung gezeigt ist und in Fig. 1 als Takttreiber 119, 124 oder 125 gezeigt ist, die Taktimpulse entweder zum CPU 100 oder zu den Kontrolleinrichtungen 108 bzw. 113 liefert. Diese Taktimpulse sind Impulse, die weiterhin zu Taktimpulsen oc1, Oc 2, 0c3, 0C4 abgeleitet werden. Es genügt an dieser Stelle zu sagen, daß die oc-Pulse Impulse sind, die sich nicht überlappen.)

Der Befehlsdecodierer 300 empfängt Eingangssignale IL. und H^₂ ^vom Mikrocode 118 in der CPU 100 (oder von einer gleichen Schaltung in der Steuereinrichtung 108 oder 113 je nach dem vorliegenden Fall)· Es gibt fünf Impulssignale, die von dem Befehledecodierer 300 abgeleitet werden, die bezeichnet sind als SET OUT 0C1, SET OUT oH¹, SEToC ^, RESET OUT cc3, und RESET OUT oC2. Die Bezeichnung dieser Signale als solche ist von keiner speziellen Bedeutung, da die Signale direkt in den Taktgenerator 301 geleitet werden.

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Der Taktgenerator 301 empfängt weiterhin Taktimpulse ά.1,3 und Tuktimpulae <£_2,4, die zur gleichen Zeit auftreten wie die früher beachriebenen Taktimpulae mit der Ausnahme, daß o(_1 und ct>3 auf einer Leitung erscheinen, und daß **2 und <C4 auf einem anderen Leiter oder einer Leitung erscheinen. 01 und 02 sind weitere Eingangssignale des Tuktgenorators 301 und werden von einem Phaaenteiler/Taktgenerator 306 abgeleitet. Diese Taktimpulse existieren nicht, wenn die Schnittstelleneinrichtung, die gerade beschrieben wird, sich im "Ausga be modus"(output-mode) befindet (was unten weiter beschrieben wird), und sie existieren, wenn die Schnittstelleneinrichtung sich im "Eingabemodus" ("input-mode") befindet (was wiederum weiter unten beschrieben wird)·

Es genügt an dieser Stelle zu sagen, daß 01 und 02 Taktimpulse sind, die von einer Schaltung innerhalb der Schaltungsanordnung 306 in Abhängigkeit von einem Eingangstaktsignal abgeleitet werden, das beim Taktpuffer 305 empfangen wird und daß sie eine Zeitgabeinformation für den Taktgenerator 301 liefern, von der der letztere die Taktimpulse A1, A2, B1, D2 und B₂ η Gleitet.

Mit Be;',ug auf da3 Diagramm von Wellonfurmon in Fi^. 3b sieht man, daß beim Ausgabe modus A1 und B1 dieselbe Wellenform haben; A2, B2 und B₂ haben dieselbe Wellenform und sind außer Phase mit A1. tJaix sieht auch, daß beim Ausgabe modus die Impulse 01 und 02 Null sind.

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- ae -

In Gegensatz dazu sind beiia ^ingangsmodus A1 und 01 Impulse desselben Typs und aie treten zur selben Zeit auf und sie sind außer Phase mit den Impulsen A2 und 02, die gleichermaßen vom selben Typ sind und zur gleichen Zeit auftreten, ^a wird weiterhin festgestellt, daß B1, B2 und B₂ beim 12ingang3modua Null sind· Alle diese Impulse, ihre Darstellungen und ihre Zweckbestimmung werden im Detail im Abachnitt dieser Beschreibung, der üich mit der Operationsbeachroibung befaßt, weiter unten erläutert werden.

Block 302 "Befehladucodiorer-üchieberegiotei'-Datenausgabe' empfängt Oi-Tnk timpul se o£i» Ot 2, c< 3» 0(4-, und lÄikrocode-Befehle H₁₁, R^₂ E^, _t R^₁, E^₂ und K₁₅. Die e^.-Taktimpulse werden erhalten, wie früher erwähnt wurde, und die R-Impulae werden vom Mikrocode 118 oder einer ähnlichen Schaltung in einer zugeordneten Geräte-Steuereinrichtung, wie in Fig. 1 gezeigt, erhalten. Der Decodierblock 302 liefert zwei Befehlssignale: "bfrlOöH", welches bedeutet, daß die Inhalte der Daten auf der "b"-Sammelleitung je nach dem vorliegenden Fall in dem IOSH 101, 120 oder 121 angeordnet werden; und ein anderes Signal "1*I0SR" bedeutet, daß die Schieberegiatereinrichtung vollständig mit EINSKN geladen wird für Zwecke, die später erläutert werden. Diese zwei Signale werden zu den Schieberegistern 201, 202, 210 und 211 geleitet.

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In ähnlicher Ueiüo npricht die Befehl^decodierung auf <* -Taktaignale und "R"-Signale an, die von zugeordneten Mikrocodeg erhalten werden, und auf "I"-Signale von dem Befehlsregister der Zentraleinheit (oder der Steuereinrichtung) , um ein Auagangaaignal ¹¹IOiJR >a" zu liefern. Dienen Aungangnsignal wird zu den Schieberegistern 201, 202, 210 und 211 von zugeordneten IOSRs Releitet und bedeutet, daß die Dateninhalte der Schieberegintereinrichtungen parallel zur a-Samraelleitung innerhalb der aie aufnehmenden !Schaltung (entweder GPU 100, Steuereinrichtung lob oder 113» je nachdem) übertragen wird.

Im folgenden wird bezug genommen auf den Puffertreiber 304, Ei.ngqbe/Ausgabe-(I/O)-Taktpuffer 305, Phaaenteiler 306 und EingaDe/AuRgabe-Puffer 307; der Treiber 304 weist eine Schaltung auf um in·geeigneter Weise den Taktimpulsburst (Impulsbündel) zum Taktpuffer 305 zu leiten, wenn das IOSR im Ausgabezustand (Modus) ist.

Wie erwähnt, werden Ü1 und B2 vom Taktgenerator 301 abgeleitet und diese Taktimpulae eind im Wellenfonndiagraram Fig. yn bezeichnet. Beim Aungang«modus liefert der I/0-Taktpuffer 305

dienen Tnktimpulaaignnl zu. dem ihm zugeordneten Üende- ^f anger·

Der Phnsenteiler 306 empfängt einen iiingangatakt von seinem oende-Hmpfanger über den Puffer 305, wenn das IOSR sich im Kingangamodus befindet (aber ignoriert Signale beim Puffer 305 beim Ausgangsmodus). Der Phasenteiler 306 empfängt auch Signale "SET OUT <k 4" und "RESET OUT it. 4" von einer Schaltungeanordnung 300 und 02 CUTOFF von der Schaltungaanordnung 203, und liefert interne

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Takteignale 01 und 02. (Beim Eingangsmodus «erden 01 und 02 erzeugt in Abhängigkeit von verschiedenen Bedingungen einschließlich der, daß "SET OUT <*. 4" geltend gemacht wird und daß "RESET OUT Λ 3" nicht geltend gemacht wird; das Gegenteil trifft zu beim Auagangamodus, wobei 01 und 02 beim Ausgangsmodus nicht erzeugt werden, was in der Operationsbeachreibung unten erläutert wird.) Der Phasenteiler 306 ist auch mit dem Eingabepuffer 307 verbunden·

Was schließlich die Schaltungen innerhalb aller üchaltungsanordnungen, die in den Fig. 2 und 3a gezeigt sind, betrifft, sind sie aus üblichen logischen Verbindungen hergestellt, wobei die MOS-Technologie verwendet ist. Der Fachmann kann derartige Logiken in bekannter Technik entwerfen· Daher und im Interesse der Klarheit der Darstellung sind derartige Einzelheiten nicht gezeigt.

Vor einer Diskussion der gegenseitigen Verbindungen der Fig. 4 betrachte man die Ein-Ausgabe-Sammelleitung 105 (I/O-BUS). Die Ein-Ausgabe-Sammelleitung 105 und die Umgehungs-Sammelleitungen 122, 123 und 126 enthalten jeweils eine Vielzahl von Leitern. Bei dem bevorzugten Ausführungebeispiel der vorliegenden Erfindung enthält die Sammelleitung sechzehn getrennte Leiter oder leitende Pfade zum Leiten von elektrischen Signalen oder Impulsen zu und von den verschiedenen Komponenten. Die Wege können wie folgt bezeichnet werden: MGLOGK und MCLOCK, die zwei Differenzwege für örtliche Taktsignale bezeichnen; BI01 und BI01, die zwei erste Differenzdatenwege bezeichnenj

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BIO2 und BIO2, die zwei zweite Differeuzdatenwege bezeichnen; BIO CLOCK und BIO CLOCK (BUS Input output Clock) (Verbindungsleitung-Eingang-Ausgang-Takt), die zwei weitere Differenztaktsignalwege bezeichnen; BIiXTINT, Summelleitung externe Unterbrechung (BUS external interrupt); BDCINT, Sammelleitung Datenkanalunterbrechung (BUS data channel interrupt); INTP, Unterbrechungspriorität (interrupt priority); DCHP, Datenkanalpriorität (data channel priority)j CLSAR₁ ein Löschimpuls oder Freigabeimpuls; und drei getrennte Masseleitungen. Mindestens BEXTINT und BDCINT sind Signale, die in Umgehungssammelleitungen geleitet werden· Die Operation in Abhängigkeit von und verantwortlich für diese unterschiedlichen Takteignale und Dattmwegsignalθ wird später in der Operationsbeschreibung erläutert, wobei die Bezeichnungen der Kupferdrähte an dieser Stelle gegeben werden, um die Beschreibung der Fig. 4-, des Sende-lCmpfängers, zu erleichtern·

Die Schaltung von Fig. 4 ist enthalten entweder innerhalb des CPU-Sende-ümpfängers 103, des Geräte-Sende-Ümpfängers 106, oder des Geräte* Sende-Empfängers 111, Die Schaltungsanordnung in jedem von diesen Sende-Empfänger-Blücken ist im wesentlichen dieselbe. Die vier Leiter, die ein IOSR mit einem zugeordneten Sende-Empfänger verbinden, sind am unteren Ende der Fig.4 gezeigt als I/O CLOCK Anschluß, D1 Anschluß, D2 Anschluß und INPUT Anschluß. Der INPUT-Anschluß entspricht dem nur in eine Hichtung leitenden Leiter der vier Leiter, die in jeder Gruppe in Fig. 1 gezeigt sind. Die anderen Anschlüsse am oberen Abschnitt der Fig. 4 wie CLEAR; BIOCLOCK; BI01 , BI01; 5TÜ2, BI02; MCLOCK, MCLOCK sind alle innerhalb der I/O Sammelleitung

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enthalten, wie früher erwähnt. ¹S^. -, und T , _o ,, ¹ CV>»2 «K.2,4

be ze ic linen Anschlüsse, von denen hohe oder Treiber-Taktsignale geliefert werden, und sie sind in Fig. 1 Jene Leitungen, die die Verbindung von einem zugeordneten Takttreiber herstellen; (beispielsweise die Leitungen, die GPU 103 und den Takttfceiber 119 verbinden). In Fig. ist der Anschluß, der mit 10 UHz bezeichnet ist, derjenige Anschluß, mit dem der Taktoszillator 104 von Fig. 1 verbunden ist. Der mit UCLOCK XENAB bezeichnete Anschluß ist nicht ein Anschluß für andere Geräte, sondern er ist intern innerhalb eines Uende-Empfänger-Plättchens verbunden entweder zu einer hohen oder zu einer niedrigen Spannung in Abhängigkeit von seiner Verwendung entweder als CPU-Sende-ümpfänger oder als Geräte-Steuereinrichtung-Sende-Empfanger.

In Fig. 4 sind Differenzsender 410, 412, 414, 416 gezeigt wie auch Differenzempfänger 411, 413, 415 und 417. Das Differenzpaar 410, 411 ist verbunden mit einem Flipflop und einem UND/ODER-Gatter 404; das Differenzpaar 412, ist verbunden mit einem Flipflop 401 und einem UND/ODER-Gatter 405; das Differehzpaar 414, 415 ist verbunden mit einem Flipflop 402 und einem UND/ODER-Gatt er 406; und das Differenzpaar 416, 417 iat verbunden mit einem Flipflop und einem UND/ODER-Gatter 407. Ein Ausgang des Flipflops ist verbunden mit einem Eingang der UND/ODER-Gatter 404-407} Eingangssignale des Flipflops 409 werden erhalten von Ausgängen des NAND-Gatters 418 und auch vom Ausgang des

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- ty -

Differenzempfangers 4-17. Andere UND-, ItATH)-, Inverter-Schaltungen und undere logiache Schaltungen, die in der Darstellung gezeigt sind, nind in einer einfachen V/eiae miteinander verbunden, wie gezeigt. Die Art der einzelnen logischen Schaltungen und ihre Verbindung geht aua Fig. 4 hervor. Wie man sieht, haben die Differenzsender oder Gegentakteender einen normulen und einen invertierten Ausgang, und die Differenzempfänger hüben einen normalen und einen invertierten Eingang.

Mit Bezug auf die in Fig. 5 gezeigten Vorbindungen ist als nächstes ein Blockdiagramin einer U er ate -Steuereinrichtung 108 oder 113 von Fig. 1 gezeigt, Ein IüSR 504 ist äquivalent zu dem IOSK 120 oder 121, und somit zu dem, das in Fig. 2 und 3 gezeigt ist. Serielle Eingangssignale des IOSR 504 sind gezeigt als I/O CLOCK, I/O DATA 1 und I/O DATA 2, die äquivalent sind zu den Signalen I/O CLOCK Ü1 bzw. D2 in Fig. 4. Der Anschluß "OUT" in Fig. 5, der mit dem IOSR 504 verbunden ist, int äquivalent zu dem Anschluß "INPUT" in Fig. 4.

Das IOSR 504 iat durch die "a"-Sanimelleitung mit dem Eingang des Befehlsregisters 503» des Adressregisters 5O5_t des \/ortzählregisters 506» der verdrahteten Maskierung mit Treiber 509 und dem Üatenausganginvertertreiber 510 parallel verbunden. Der Auagang des Datenaua- ganginTertertreibers 510 iat über einen Ausgangaanachluii parallel verbunden mit dem zugeordneten Peripheriegerät, beispielsweise dem Gerät 110 von Fig. 1 in Verbindung mit der Gerätesteuereinrichtung 108.

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Ea besteht eine zurückführende Sammelleitung, die als "b"-üammelleitung bezeichnet ist, und die von dem Peripheriegerät über einen Dateneingangsinverter und Treiber 511 zurückführt. Die "b"-Sammelleitung verbindet parallel Ausgänge des Treibers 509» der Gerätecodeanfrage 508, des T-Kegisters 507 (und seinen Eingang), des Wortzählregiaters 506, und des Adressregisters 505 rait den Eingängen des IOSR 504· und der Unterbrechungsabschaltlogik 515 (interrupt disable logic).

Im oberen linken Teil des Diagramms von Fig. 5 liefert das Befehlsregister 505 ein Eingangssignal an eine Statusänderungslogik 500 (state change logic). Andere Eingangssignale zur Statusänderungslogik 500 sind die Eingangssignale MCLOCK und MCLOCK. Dieses Takteingangssignal wird durch Anschlüsse I_A1 , und T^₂ 4 ^von

Sä

erhalten. Das Ausgangssignal von der Statueänderungslogik 500 speiet einen Statuszähler 501, der wiederum eine programmierbare Logikanordnung 502 (programmable logic Array (PLA)) speiet. Die PLA 502 ist ein Festspeicher und liefert Steuersignale an Komponenten der Geräte-Steuereinrichtung (IOC) wie in Fig. 5 gezeigt. Die Verbindung der Steuersignale ist aus Zwecken der Klarheit der Darstellung nicht gezeigt. (In gleicher Weise besteht eine Verbindung zwischen der Gerätecodeanfrage 508 und der Statusänderungslogik 500, die im Diagramm aus Zwecken der Klarheit der Darstellung nicht gezeigt ist).

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Anschlüsse, die bezeichnet sind mit INTP, DCHP, F(O-J), F STROBE, D(O-I5), BUSY, DONE, INT, DCHSYN, sind alle mit der zugeordneten Geräte-Steuereinrichtung für Zwecke, die unten erläutert werden, verbunden, Eine BU8Y/D0NE-Logik 512 (Besetzt-Erledigt-Logik) liefert ein Kingangesignal an die Unterbrechungsanfragelogik 514, die auch ein Eingangssignal von der Unterbrechungsabschaltlogik empfängt. Das Ausgangssignal von der Unterbrechungsabfragelogik 514 speist einen Anschluß, der mit INTR bezeichnet ist, der über die Umgehungssammelleitung (beispielsweise die Sammelleitung 122 in Fig. 1) mit der Zentraleinheit verbunden ist. Schließlich liefert eine Datenkanalabfragelogik 515« die ein Eingangssignal direkt von dem Peripheriegerät über den Anschluß DCHSYN empfängt, ein Ausgangssignal an einen Anschluß DCIQi, wiederum über eine Umgehungssammelleitung, direkt an die Zentraleinheit.

Das Vorstehende beendet die Verbindung von Komponenten, die sich auf die bevorzugte Ausführungsform der vorliegenden Erfindung beziehen.

In Fig. 6a und 6b ist der Algorithmus, der die schrittweise Abfolge für die Eingabe-Ausgabe (CPU)- Sequenz zeigt, in einem Flußdiagramm dargestellt. Andere Zyklen oder S equenzen für den Rechner, beispielsweise FETCH oder HALT, sind nicht gezeigt. Ein Befehl wird von FETCH erhalten, um den Eingabe/Ausgabe-Algorithmus zu starten· Die verschiedenen Zustände des Systems sind durch recht» eckige Kästen dargestellt, und Entscheidungen, die durch

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- 3β -

die Logik innerhalb des byatems getroffen werden, sind durch diagonale Kästen dargestellt. Man sieht, daß, nachdem der Zustand 066 vollendet worden ist, wobei der Inhalt des "T-Hegisters" der Zentraleinheit auf ihre "b"-üammelleitung gegeben worden ist , und der Inhalt der b-Sammelleitung unter bestimmten Bedingungen zum IOüR der Zentraleinheit geleitet worden ist, und andere Funktionen durchgeführt worden sind, eine Mehrzahl von Entschoidungskäaten vorhanden sind, durch die die Durchführung des Eingabe/Ausgabe-Algorithmus verkürzt dargestellt werden kann. (Die Entscheidungskästen beziehen sich auf spezifische Bits in dem Befehlsregister (IK) der Zentraleinheit, beispielsweise bezieht sich 17 auf das siebte Bit des Befehlsregisters, usw..) Wenn der Zustand 035 nicht erreicht wird, hat die Logik entschieden, daß das System gehen soll auf HALT, MULT (multiplizieren), DIV (dividieren), oder nach PüüH oder POP (zum Speicher), oder auch zu IiETUIiN. Wenn irgend einer dieser Befehle aktiviert ist, wird der Kingabe/Ausgabe-Algorithmus nicht vollendet, üollte Jedoch der Zustand 046 vollendet sein, dann wird eine Entscheidung getroffen, wobei entweder ein Dateneingabefluß (DATA IN) oder ein üatenausgabefluß (DATA OUT) fortgeführt wird. Der Weg für den DATA-IN-Fluß fährt fort mit dem Zustand 163 und endet mit dem Zustand 153» wie gezeigt, nachdem ein Befehl zum FETCH gesendet wird, indem eine neue Instruktion geholt wird; andernfalls wird das Flußdiagramm auf der rechten üeite nach unten fortgeführt, wobei die Zustände 023, 111 und 044 erreicht

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werden, wonach ein Befehlssignal zum FU)TCH erzeugt wird, und eine neue Instruktion geholt wird.

Die £ustandanummern 066, 033« 046 usw. sind bestimmte Bezeichnungen aus einem großen Bereich von Bezeichnungen, die Jeden Zustand im gesamten Flußdiagramm der Zentraleinheit bezeichnen. Die Zustandanummern 101, 102, usw. sind Bezeichnungen, die sich lediglich auf diese spezielle Eingabe/Ausgäbeβequenz beziehen.

In den Zuständen 066, 058, 153» 023 und 044 sind unterschiedliche Übertragungen von digitaler Information unter bestimmten Bedingungen schematisch dargestellt· Die Details von jeder übertragung müssen nicht explizit dargestellt werden, da die ächaltungsanordnungen, die die Information übertragen und empfangen, innerhalb eines Teils der Zentraleinheit 100 enthalten sind, die nicht Teil der vorliegenden Erfindung ist. Nichtυ desto trotz werden zum Zweck der Klarheit der Durstellung die folgenden Identifikationen angegeben: CO-Befehl aus (command out)jTO-nulltes Bit des T-Registersι HiTON-Unterbrechungsaktivierung/Abschaltung (interrupt enable/ disable); RTON-Echtzeitt aktaktivierung/Abschaltung (real time clock enable/disable); X-Hegister; Y-Register; Z-Register; YZR-rechtes Byte des Wortes in Registern! YZL-linkes Byte; A-Addierer; ACD-BeStimmung Akkumulator (dietinatipn accumulator); usw.·.

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Beim Betrieb sollte man die Fig. 1 bis H gemeinsam betrachten. Vi/ie erwähnt, beginnen die Bezugszeichen in jeder Figur mit der Nummer der Figur; beispielsweise beginnen in Fig. 1 alle BezugHzeichen bei 100; in Fig. 2 bei 200; usw..

Der Quarzoszillator 104 liefert ein Tuktuignal mit 10 Milz (andere Frequenzen können verwendet werden) an den Sende-Empfanger 103. Der TakttUeiber 119 (Flipflop 40?) in Kombination mit der üchaltung der liuntruleinheit wandelt dieses Taktsignal in ein 5 MHz-üignal um (oder ein anderes üignal mit halber Frequenz). Der »Jendeiimpfänger 103 empfängt das 10 MHz-üignnl am Anschluß 10 MIIz (Fig. 4) und liefert dieses Signal an den Differenzsender 416. Die üignale MCLOLGK und UCLOCK (Fig. 4) werden über die Kingabe/Auügabe-Üammelleitung 105 zu dem Geräte-iSende-Empfanger 106 und 111 gesendet, in denen zugeordnete örtliche Taktsignale erzeugt werden. Jedes dieser Taktsignule hat dieselbe Frequenz von 10 MHz wie das des Oszillators 104, jedoch sind sie in der Phase vorschoben infolge von AuKbreitungswrzögerungen, die aus der Länge der Eingabe/Ausgabe-Sammelleitung 105 resultieren. Bei den üende-limpfängern 106 oder 111 empfangen die Anschlüsse MCLOCK und MCLOCK joder diese außerphasigen 10 MHz-üignale, wie in Fig. durch den länpfangspfeil angezeigt ist.

In Fig. 4 ist der Anschluß MCLOCK XJuNaB entweder auf einen hohen Wert oder auf einen niedrigen Wert gesetzt,

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- Jn -

wobei der eine Wert es dem CFlJ-bende-iumpianger 105 ermöglicht, imiaer die Üignale UCLOCK und MCLOCK zu senden, und der andere Wert es immer den Steuereinrichtungs-üende-L'mpfängern 10b und 111 ermöglicht, immer die bignale MCLOCK und ilCLOCK zu empfangen« Diese Einstellung auf einen bestimmten Wert findet innerhalb eines jeden zugeordneten "-Oiiile-^mpfänger-Plättchena statt und bezieht uich nicht auf die noch zu beschreibende Operation der Sende- und Eiapfangaiaoden der bende-Empfänger. Das Obige beschreibt eine Operation, durch die ein örtliches Taktsignal in jedem Sende-Ünpfanger abgeleitet wird.

In ähnlicher Weise wie der Takttreiber 119 die Taktimpuls e (^. 1,3 und dt 2,4 an die Zentraleinheit 100 liefert, führen die Takttroiber 124 und Λ?.¹) eine ähnliche Funktion für die Steuereinrichtungen K)H bzw. 113 «us. Demzufolge betätigen lokale bignale MCLOCK, MCLOCK von den bende-Kmpfängern 106 und 111 daa Flipflop 403 um Impulse dLi,3 und <K 2,4 an die Steuereinrichtungen 108 bzw. 113 zu liefern·

Daa Vorgehende bezieht sich auf die Übertragung dee Muttertaktaignala, die im allgemeinen in einer dichtung erfolgt, vom Quarzoszillator 104 zum bende-ümpfanger 103, zum Sende-Empfänger 106 und 111, und zu den Steuereinrichtungen 108 und 113» Jedoch sind die Daten mit ihrem zugeordneten Synchroniaiertaktburst oder dem bammelleitungutakt (BIOCLOCK) in zwei Uichtungen wirkend;

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-jeder Zweiriohtungacharukter dea Systemu oolite beachtet werden, wobei ein Sende-i-mpfänger entweder ulu ein bender oder als ein Empfänger wirkt.

Man nehme an, daß die Zentraleinheit 1ÜÜ gerade ein Signal zur üingabe/AuBgabe-LSammelltJitunK 105 sendet und daß einer der (ieräte-Sende-Empfüngt-'r dioaes Signal empfängt. Bei einem Ausgabe- oder Sendemodua iat die in einer Kichtung wirkende Leitung der Leitergruppe 102 (Eingabepuffer 307) auf einem hohen Wert und din Zentraleinheit 100 erzeugt Taktimpulse oder einen Takt burst, der in Fig. 35b an dem Taktpuffer 305 als "CLOCK pad" bezeichnet ist.

Diese Impulse können sein ein Impulsbündel oder Burst von neun Zustandswechseln die vom Taktpuffer 307 zu dem CPU-Sende-ümpfänger 103 woitorlaufen über eine der Zweirichtungsleitungen 102. l)aa Taktiinpulabündel liefert eine Zeitgabe für die Daten, die aus den Puffern 206 und 215 heraus übertragen werden (gleichseitig aber seriell), und für das Anfangabefehlabit pro Byte (alao neun Statuewechsel oder Zuatandowechsel).

Synchron mit dem ersten der neun Zustandswechsel werden von den Puffern 206 und 215

Befehlsbits oder Präfixbita oder Prä&etbitB von den Schieberegistern 201/202 bzw. 210/211 übertragen. Wie später beschrieben wird, geben diese Bits die Natur des Werts an; zum Beispiel: ein Befehlswort. Diese neun Bits entsprechen auf diese Weise einem Befehlsimpuls, der von acht Datenbita auf jeder Leitung

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gefolgt iot. i^in Wort mit uechzehn Hit wird auf diese neise geteilt in zwei bytos mit acht Bit, wobei jedem Byte ein Befehlt»- oder üteuerbit vorausgeht .

Dna Taktiiapulabündel plus die zwei seriellen Datenströme werden zum CPU-üende-üinpf anger 103 wie folgt gesendet. Der Taktpuffer 305 ist verbunden mit I/O CLOCK (Fig. 4) und die Datenströme von den Puffern 206 und 215 werden zu D1 bzw. U¹J. (Fig. M) geführt.

Das 'i'aktimpulflbündel und diu lJaten:iti\<u»! wtmltm in den <■* ende -Empfänger, gesteuert durch dau Flipflop 4Oo und Jede« Bit der Daten, die momentan entwedur im Fliflop 401 (von D1) oder M-Oi! (von D;?) ^e.'jpuichert werden, geuchoben. Durch die Tätigk«.'it; cior Flipflopa 400, 401 und 402 werden die Uendegatter ΊΉ), 412 und 414 aktiviert und ein Taktimpuls und «eint· ζ v/ei zugeordneten Datenpulse werden gleichzeitig und difl'erentioll oder im Gegentakt über die Sammelleitung zu einem empfangenden L>ende-i£mpfanger gesendet.

Als nächstes soll angenommen werden, dall ein (ieräteüende-Empfänger gerade die geuendeten Zentraloinheitsignale empfängt. Das Taktimpulabündel (BIOOLOCK und BIOCLOCK) wird im üifferenzempfanger 411 empfangen und Datenimpulse werden empfangen in den Differenzempfängern 413 bzw. 415. Vi/iederum speichern das Taktimpuls bund el oder der Takt-BUKLJT bei Betätigung des ülID/ODlilt-üatters 407 mit dom Flipflop 400 und die

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OWQfNAL INSPECTED

üateniwpulse bei Betätigung der empfangenden Gatter 413 und 415 in Kombination mit den UND/ODLR-Buttern 405 bzw. 406 ihre Datenbits in den Flipflopa 401 und 402.

Die in den Flipflops 401 und 402 eines bende-Empfängers einer Gerätesteuereinrichtung gespeicherten Daten werden beim ümpfanggmod\is mit einer Geschwindigkeit von 5 MHZ gespeichert, weil BIOCLOGK ein Taktiiapulubündel mit 5 MHz ist, das über die Zentraleinheit in der oben beschriebenen Weise erhalten wird. Das örtliche Taktaignal (MCLOCK) ist jedoch ein 10 MHz-Taktsignal, und en ist dasjenige Taktsignal, das das Abtasten der Datenbits im empfangenden Sende-Empfänger der üteuereinrichtung steuert. Wegen der Laufzeit und anderer Faktoren, die eingangs erwähnt wurden, können diese Datenimpulse abgeschrägt sein oder verzerrt usw.. Der bessere Platz zum Abtasten dieser Art von Datenimpulsen ist in einem Abstand von der Vorderflanke oder Kückflanke des Datenimpulses. Auf diese Weise gestattet der Abtasttakt oder lokale Takt mit 10 MHz, der ein Datenabtasten zum Zeitpunkt des Auftretens der Flanke gestattet, die bei öder nahe der Mitte des ein größeres Intervall von 5 MHz aufweisenden Datenimpulses auftritt, immer ein Abtasten im Abstand von der Flanke des Datenimpulses. Dieses Abtasten wird erhalten mindestens durch die Flipflops 401 und 402 in Abhängigkeit von dem Signal MClOCK über das UNÜ/ODER-Gatter 407.

Danach werden die abgetasteten Daten seriell aus dem üondeempfänger 106 in das IOült 120 geschoben, wenn dieses die empfangende öende-Empfänger-üteuereinrichtungakombinotion ist, deren Gerätecode, vorliegt (wird unten diskutiert).

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Daa Taktsignal wird über den mit I/O üLüCK (Fig. 4·) bezeichneten Anschluß in das lOtill 504- gesendet und die Datenwege laufen von D1, 1)2 (Fig. 4) nach I/O DATA 1 bzw. I/O DATA 2 (Fig. 5). Die Richtungen des Kmpfangsmodus und Sendemodus in Fig. 4 sind klar gezeigt. Wenn der CPU-Sende-Empfanger gerade sendet, muß der andere Sende-Empfanger, die im Nachrichtenauutausch steht, empfangen.

Die Zentraleinheit und ihr üende-iiiupfänger und die Geräte-Steuereinrichtungen und ihre zugeordneten Sende-Empfängei¹ sind normalerweise im Empfangs modus. Mit andei'en Vi/orten ist jede Komponente nornalerweise derart tätig, daß sie ein Signal von einem anderen Gerät empfängt. Das IOSH der Zentraleinheit kann auf ein üignal vom Mikrocode 118 veranlaßt werden, einen Sendemodus anzunehmen, was begleitet ist von der Erzeugung eineu Signals auf der Ein-Richtungsleitung der Gruppe 102, wie früher erwähnt. Es muß jedoch kein anderes Signal in irgend einer der empfangenden Endkomponenten erzeugt wurden, um zu veranlassen, daß diese vom CPU-Sende-Empiüngor kommende Daten empfangen, weil die anderen Komponenten bereits normalerweise im Empfangszustand sind.

Mit Bezug auf Fig. 2 soll beachtet wer·!en, daß dort 4-Bit-Üchieberegiater gezeigt sind, von denen jedes in der Lage ist, entweder die ungeraden oder die geraden Bits von entweder dem linken oder dem rechten Byte eines Datenworts zu speichern. Die Daten werden von den ücfrieberegistern zu anderen Komponenten in der sie aufnahmenden Komponente, beispielsweise der Zentraleinheit, parallel

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übertragen. Beispielsweise werden die Inhalte der b-Sniamelleitung in die Schieberegister geladen, wenn . der Befehl "b-fcEOSH" aktiviert iat; also werden b1, b3, b5 und b7 parallel in das !Schieberegister 201 geladen; in ahnlicher Weise werden die anderen "b"_Daton in die drei anderen Schieberegister geladen.

Der andere Befehl ¹¹IOSH^a" überträgt, wenn er aktiviert ist, in den Schieberegistern gespeicherte Daten parallel auf die ä-Sammelleitung. So werden al, ä*3, äi?» »7 in die a -Bammelleitung vom Schieberegister 201 geladen, und in ähnlicher Weise werden die anderen "a"-Daten gleichzeitig parallel übertragen. Jedoch wird due Hineinschieben der Daten in und das Herausschieben der Duten aus den Schieberegistern von den Puffern 206 und 215 seriell vorgenommen.

Die serielle Natur der Eingabe- und Auu^ube-libertragung der Daten ist in Fig. 7 vermerkt. Ausgangadaten oder Eingangsdaten mit Bezug auf den Puffer 206 können in der Form von DATA 1 bezeichnet werden; Auagangsdaten oder Eingangsdaten mit Bezug auf den Puffer 215 können in der Form von DATA 2 bezeichnet werden; und der Takt-Eingangs- oder Auagangs-Burat beim Puffer 305 iat dargestellt durch I/O CLOCK. Auu dieaer Darutellung der Datenbits sieht man, daß der Multiplexer und Treiber (MUX DIiIVEH) den seriellen Bitstrom von den Schieberegistern 201 und 202 wechselweise achaltet; in gleicher Woiae schaltet der Multiplexer und Treiber 214 wechselweise den seriellen Bitstrom von den Schieberegistern und 211.

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-Vt-

tfig. 8 zeigt die Wirkung der Tätigkeit der üchieberegistereinrichtung von Fig. 2. Beispielsweise kann der I/0-Puffer in Pig. θ der Puffer 206 sein. Der I/O-Puffer sendet, wenn der Tunktionsschalter S2 geschlossen ist, und der I/O-Puffer empfängt Information zum Schieberegister, wenn der Schalter 61 geschlossen ist. Einer der Funktionsechalter 81 und 82 ist jeweils geschlossen, einer jeweils offen.

üa wird nun auf Fdg . 7 Bezug genommen, üaa erste Bit in jedem der Datenworte oind die Befehlabifcs oder Präfixbits oder Präsetbits. In der Figur oind sie gezeigt als Null-Bits. Dieser Zustand wird durch eine empfangende Komponente (z.B. Steuereinrichtung 108) als ein üingabe/Auagabe-Befehl decodiert, oder uls ein Befehlswort. Diese Befehlsbits werden featgelegt durch die Befehlsdecodierung 208, in Abhängigkeit von den Taktimpulsen A.2 und<£4 und in Abhängigkeit von den Befehlsimpulsen von dem CPU-Uikrocode 118. Andere Kombinationen von Werten für die Befehlsbits bezeichnen andere Arten von Wörtern, die unten weiter diokutiert worden.

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ΖΔ

Üu wird nun auf Fig. 2 Bezug genommen. Wenn dor Befehl 1»IÜSll in allen vier Schieberegistern aktiviert wird, gibt dies überall in alle vier Schieberegister Hinaen ein. Üo ist, wenn DATA 1 und DATA 2 von 1'¹Ig. 7 durch die Puffer 206 und 215

des IOSH 101 empfangen werden und aonit an den Eingängen d«r Schieberegister 201, 202, 210 und 211, boispielaweiae wenn eine Hull in der Pegelschiubeeinrichtung 20) detektiert wird, diese Null daa Null-Befehlabits von DATA 1 (weil die Einsen vorher gesetzt wurden). Zu dieaem Zeitpunkt wird 02CUTOFl·' erzeugt und dem Phasenteiler 306 zugeführt, der die v/eitere Erzeugung von Tnktimpulaen 01 und 02 bei dieaern Lingabeciodua verhindert. Vor dieaem Cutoff-Zeitpunkt wurden T;i:timpulae 01 und 02 erzeugt, weil die Schaltungaanordnung in Fig. 2 eich im Kingabemodua oder -betriebezustand befand, und die Daten wurden eingetaktet synchron mit dem Takt, der beim Taktpuffer 305 vom BIOGLOCK empfangen wurde, was die Erzeugung der Signale 01 und 02 gestattete, was wiederum die ürzougung der Signale A1 und A2 gestattete zum Schieben der Daten in die Schieberegister.

Ka wird nun Fig. 5 betrachtet. Das l^ingabe/Auugabe-Schieberegister 504· empfängt seriell Daten an seinen Eingängen I/O DATA 1 und 2 und synchron mit dem Signal I/O OLOCK (Kingabe/Ausgabe-Takt). Die ersten beiden Datenbits sind, wie erwähnt, Befehlsbits. Wenn sie beide Null sind, wird dies so interpretiert, daß es ein üingabe/Auagabe-BefehlBwort ist und die restlichen sechzehn Bits werden parallel vom IOttR in das Befehlsregister 503 übertragen. Daa Wort wird dann in die

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Statuaünderungalogik 5OO übertragen, in der ein Vex^%-gleieh mit dem Gerütecode i?0H gemacht wird, der auch mit der ütatuaänderungalogik iJOO verbunden int (nicht dargestellt).

wenn die !Steuereinrichtung 10Ü einen (it.*rate«ode trägt, der überoinatimmt mit dem in den letzten aecha iiit« de« l^ingabe/Auagabe-Befehlaworta ungegebenen lierätecocie, dann findet die folgende Prozedur innerhalb dieser apeziellen Steuereinrichtung atatt* In iibhängigkeit von der Natur des Befehla wix-d mit einuu dor liegititex· in der Hogi3teranordnung ¹X)¹?, 500, ^ly0'i gearbeitet und die "a"-tjammelleitung liefert dieaeu \tort an dun zugeordnete Peripheriegerät, wenn die» errordej'lioh ii>c.

In ähnlicher Weise kann ein Pei^iiiherie^nrät, daji uit dieaer Steuereinrichtung verbunden i:it, üignale zurück durch die üteuereinrichtung liefern, mindeatenn durch die b-L>amuielleitung in daa Iüült %Yv» Von dort werden die Signale rückwärts auageaendot durch neinon zugeordneten bende-Empfanger und zurück zu der Zentraleinheit, natürlich wird bei dieaer üende-üotriebnart für· dieao steuereinrichtung der AnachlulJ OUT derax't bistrieben, dald ein normalerweiae vorliegender i^mpfangr.zuutand für dieaen Satz von Sende-^rapfünger-üteuoreinx'ichtung-Koiaponenten in eine Sendebetriebaart umgewandelt wix>d. Der Aiiii OUT in tfig. '"> iat der Pfeil mit einer Hichtung dec (i 107 in Fig. 1.

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ORIGINAL INSPECTED

Die anderen Signale, die von dem Gerät gesendet werden, sind auf der rechten Seite der Darstellung in Fig. 5 angezeigt. Wie früher erwähnt, werden einige der Signale durch die Umgehunga-üammelleitung 122 gesendet, beispielsweise INTH, (entspricht INTP) und DCHR (entspricht T5SHP).

Üs wird nun auf Pig. 5 Bezug genommen. Die Komponente (Statusänderungslogik) spricht an auf mindestens die Tätigkeit des PLA 502 (programmierbare Logikanordnung) und den Befehl von der Befehlijregiateranordnung 503. Die Statuaänderungslogik 500 wählt einen logischen Status als den als ntichator nachfolgenden Status nach der Beendigung des gegenwärtigen Status aus. Sämtliche Status oder Zustände, die von der Steuereinrichtung erzeugt werden, werden im PLA 502 gespeichert, daa die Information in einem Lesespeicher (KOM) gespeichert enthält zum Steuern der Tätigkeit von mindestens der Registereinrichtung der Steuereinrichtung.

Jio wird nun mit der Tätigkeit der Anordnung, die in **ig. 5 gezeigt ist, fortgefahren. Die Steuerlogik des IOC oder die Geräte-Steuereinrichtung schließt dan PLA 502 ein, die Statusänderungalogik 5(X), und den Statuszähler 501. Die Steuerlogik bestimmt Operationen, die während den Datenkanalaequenzen und während der Ausführung von Üingabe/Auagabobefehlen durchgeführt werden. Das PLA enthält Information, die Maschinenzustände oder Logikzustände des IOC definiert. Die Statusänderungsloßik oder Zustandsänderungalogik 500

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bestimmt die Reihenfolge, in der daa IuC oder die Geräte-Steuereinrichtung verschiedene Logikzuatände einnimmt, die in der programmierbaren Logikanordnung 502 definiert sind. Die Reihenfolge, in der ea die Zustände auswählt, hängt ab von der Information, die vom PIA 502 empfangen wird, und von der Statuainformation, die von anderen Komponenten des IOC empfangen wird.

Der Zustandszähler 501 ist ein Register, das die Adresse der im FLA 502 gespeicherten Information enthält, die den laufenden Zustand der Gerätesteuereinrichtung definiert. Das Adressregister 505 ist ein Register mit fünfzehn Bit, dessen Inhalt während der Datenkanalsequenzen inkreaentiert wird und zu seinem zugeordneten Sende-Empfänger gesendet wird , wenn externe Register nicht aktiviert sind. Das Wort Zählregister 5O6 ist ein Register mit sechzehn Bit, dessen Inhalt während der Datenkanalsequenzen inkrementiert wird · Das T-Register 507 ist ein Register mit sechzehn Bit, das den Richtungsanzeiger und die Datenkanaladresse während der Datenkanalsequenzen enthält. Das Gerätecoderegister 5O8, das Polaritätatoit und die Bitstrukturen für externe Registeraktivierung (external register enable, EXT REG KNAB) werden mit Information geladen, die von dem Peripheriegerät über die b-Sammelleitung während der Ausführung eines IORST-Befehls (Eingabe/Ausgabe zurücksetzen) empfangen wurde. Das Gerätecoderegister 508 ist ein Register mit sechs Bit, welches wie erwähnt in Verbindung mit der Statusänderungslogik 500 arbeitet, um es

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-federn IOC nur dann zu erlauben, einen üingabe/Ausgabe-Befehl durchzuführen, wenn die Bits 10 -15 des Befehls den Inhalten von O bis 5 des Oerätecoderegisters 508 gleich sind. In anderen Worten, wenn ein Wort mit 18 Bit wie in Fig. 7 gezeigt, zum IOSR 504 der Geräte-Steuereinrichtung als ein Eingabe/Ausgabe-Befehlswort geleitet wird (bestimmt durch das erste Bit von jedem Byte mit neun Bit), dann wird es in das Befehlsregister 503 geschrieben. Sann wird in der Statusänderungslogik ein Vergleich gemacht zwischen den sechs am weitesten rechte stehenden Bite des Worts mit dem Gerätecoderegiater 508· Wenn eine Übereinstimmung besteht, dann weiß die Geräte-Steuereinrichtung, daß dieser Befehl für sie bestimmt war.

Die Polaritätsbitanzeige ist eine Unteranordnung der Anordnung 508 und sie ist ein Register mit einem Bit, das den Sinn von gesendeten und von dem Peripheriegerät empfangenen Datenbits bestimmt. Wenn dieses Bit eine 1 enthält, wird ein niedriger Pegel an den Datenstiften, die mit den Gerät verbunden sind, aln eine 0 interpretiert, und eine 0 wird zu jenen Stiften mit einem niedrigen Pegel übertragen. Wenn das Polaritätsbit eine 0 enthält, haben zu den Datenstiften des Geräte übertragene Daten den entgegengesetzten Effekt.

Das Bit für externe Registeraktivierung ist wiederum ein Register mit einem Bit. Wenn dieses Bit eine Null enthält, ist der Inhalt der Datenkanaladreese, die während der Datenkanalβequenz gesendet wird, der Inhalt des

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Speicheradressregisters 505· Andernfalls ist die Datenkanaladreeae eine Information, die von dem Peripheriegerät empfangen wurde.

Der Maakierungatreiber 509 (MAÜK OUT UHIVER) und die Unterbrechungaabachaltlogik 513 zusammen bestimmen den Inhalt dea Registers mit einem Bit, das Unterbrechungsabschaltbit genannt wird. Der Inhalt dieses Bits wird nur während der Ausführung eines MUKO-Befehls (nask out) geändert. Die Gerätesteuereinrichtung macht nur dann Anforderungen nach einer Programmunterbrechung, wenn der Inhalt des Unterbrechungaabachaltbita gleich Null ist.

Die Beaetzt/lirledigt-Logik 512 (busy/done logic) enthält zwei Hegiater mit einem Bit, genannt Beaetzt-Bit und Krledigt-Bit. Der Inhalt dieser Bits wird geapeichert durch Operationen, die während der Ausführung von Eingabe/Auagabe-Befehlen durchgeführt werden und durch Operationen, die im Gerät durch das Peripheriegerät durchgeführt werden. Die Inhalte dieser Bits werden über die UmgehungsSammelleitung während der Ausführung eines Eingabe/Auagabe-Skip-Befehla übertragen. Die Unterbrechungsabschaltlogik 514- bestimmt, wunn die Gerätesteuereinrichtung eine Anforderung nach einer Programmunterbrechung macht, üie enthält ein Register mit einem Bit, das Unterbrechungaanforderungsbit genannt wird. Die Geräteateuereinrichtunß macht eine Anforderung nach einer Unterbrechung, wenn dieses Bit eine 1 enthält. Die Datankanalanforderungnloßik

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bestimmt, wann die Gerätesteuereinrichtung eine Anforderung naoh einem Datenkanal macht. Sie enthält ein Register Bit einem Bit, das Datenkanalanforderungsbit genannt wird· Sie Geräte-Steuereinrichtung macht eine Datenkanalanforderung, wenn dieses Bit eine 1 enthält.

Zum Zusammenfassen von vier Typen der übertragung auf der Uingabe/Auagabe-Sammelleitungsanordnung wird wieder auf Fig. 7 Bezug genommen. Jede der vier Typen besteht aus einem Steuerbit und acht Datenbits, die auf zwei Datenleitungen übertragen werden (vier Datenleitungen zur Berücksichtigung einer differentiellen oder Gegentaktübertragung)· Die vier Typen werden durch Codieren der Steuerbits identifiziert. Eine logische "1" auf der Sammelleitung kann durch ein Signal mit hohem Pegel repräsentiert sein«

Dus erste Bit von jedem Byte mit neun Bit wird als eine Null dargestellt und die beiden Vierte Hull werden decodiert in der Bedeutung einer Eingabe/Ausgabe-Instruktion oder eines üingabe/Ausgabe-Befehls.

Wenn aber das Befehlsbit von DATA 1 niedrig ist und das Befehlsbit von DATA 2 hoch ist, wird dies benutzt um eine Datenübertragung vom CPU (Zentraleinheit) zu einem ausgewählten Peripheriegerät während programmierter Eingabe/Ausgabe- und Datenkanal-Unterbrechungen (Breaks) anzuzeigen. Es gibt drei Datenformate, die bei dieser Datenart der Übertragung verwendet werden:

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Sn

CO IJormale Daten, wo die Bits 0-15 verwendet worden als ein Dntenwort mit 16 Bit; dies wird benutzt bei bestimmten Befehlen und für Übertragungen von Daten während Datenkanalzyklen;

(2) I/O Skip (Mngabe/Ausgabe-Skip), wobei die Bits 2-15 ignoriert werden} dae Bit O wird verwendet, um DOlffi (Erledigt) darzustellen und daa Bit 1 wird verwendet,um BUSY (Besetzt) darzuutellen; dienes Format wird verwendet, wenn ein Gerät auf einen I/O Skip-Befehl antwortet;

(3) die Datenkanaladresse ist das dritte üatenübertragungsformat, wobei die Bita 1 bis? 15 ala eine Speicheradresse verwendet werden; dan Bit O wird verwendet um eine !angabe oder Auagabe anzuzeigen, "1" repräsentiert dabei eine Eingabe und "O" repräsentiert eine Ausgabe; dieses Format wird verwendet, wenn ein Peripheriegerät auf eine Dutonkanaladreasanforderung antwortet.

Die nächste Kombination für die Befehlsbits würde «ein DATA 1 hoch und DATA 2 niedrig; dieu bezieht sich auf eine Dutenkanaladressanforderung (DüADHty) von der Zentraleinheit an die Eingabe/Ausgabe-Sammelleitung. Diese Art von Anforderung zeigt an, daß dasjenige Peripheriegerät, das mit der höchsten Priorität einen Datenkanalzyklus anfordert, die Speicheradresse, die es zu verwenden wünscht, an die Zentraleinheit senden sollt« über die Umgehungssammelleitunß Λ2?. oder 123 und die Sammelleitung I05.

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Wenn schließlich die Befehlsbita 1,1 Bind, so soll dies eine Anforderungsfreigabe (RCiENB) von der Zentraleinheit 100 zu der Eingabe/Auogabe-Schaltung darstellen· Dieses Wort synchronisiert externe Unterbrechungsanforderungen und Datenkanalanforderungen, die von den Peripheriegeräten 108, 113 usw. empfangen wurden, die andernfalls Schwierigkeiten durch miteinander konkurrierende Anforderungen erzeugen könnten·

Die Erfindung kann noch in anderen speziellen Auhführungsformen verwirklicht sein, ohne vom Kern oder von den wesentlichen Eigenschaften der Erfindung abzuweichen. Daher sind die vorliegenden Ausführungsformen in jeder Hinsicht nur als Erläuterung und nicht als Beschränkung aufzufassen.

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Leerseite

Claims

Patentansprüche

Datenverarbeitungsanlage mit einer Zentraleinheit und einem Parallel/Serien-Umsetzer für digitale Wörter, der mit einer Eingabe/Ausgabe-Anordnung der Anlage verbunden ist, dadurch gekennzeichnet, daß eine Schieberegistereinrichtung (201, 202, 210, 211) zum seriellen Empfangen eines digitalen Worts von der Eingabe/Ausgabe-Anordnung vorgesehen ist;

daß eine erste Einrichtung zum parallelen übertragen des digitalen oder Datenworts von der Schiebregisteranordnung zu der Zentraleinheit vorgesehen ist,

daß eine zweite Einrichtung zum parallelen übertragen eines anderen digitalen oder Datenworts von der Zentraleinheit zu der Schiebregistereinrichtung vorgesehen ist, und

daß die Schieberegistereinrichtung eine Ausgabeeinrichtung zum seriellen Senden des anderen digitalen oder Datenworts zu der Eingabe/Ausgabe-Anordnung aufweist.
2. Anlage nach Anspruch 1, dadurch gekennzeichnet, daß eine Mikrocode-Einrichtung (118) vorgesehen ist, und daß die erste und die zweite Einrichtung zum parallelen Übertragen auf Befehle der Mikrocode-Einrichtung ansprechen.

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ORIGINAL INSPECTED
3. Anlage nach Anspruch 2, dadurch gekennzeichnet, daß der Umsetzer aufweist:

Einrichtungen, die normalerweise für den Umsetzer einen Eingabezustand (Modus) vorsehen;

Einrichtungen, die auf die Tätigkeit der MikrocodelCinrichtung (118) ansprechen, um einen Ausgangszustand (Modus) des Umsetzers vorzusehen;

Eingabeeinrichtungen, die während des Eingabezusfcands arbeiten, zum Empfangen eines Sammelleitungs-Taktbursts von der Eingabe/Ausgabe-Einrichtung synchron mit dem digitalen Wort;

Einrichtungen zum Umwandeln des Sammelleitungs-Taktbursts in andere Taktsignale; und

Einrichtungen, die auf die anderen Taktsignale ansprechen, um das digitale Wort in die Schieberegistereinrichtung einzuschieben.
4-. Anlage nach Anspruch 3» dadurch gekennzeichnet, daß der Umsetzer weitherin aufweist:

Ausgabeeinrichtungen, die während des Ausgabezustands arbeiten, zum Erzeugen eines weiteren iJammelleitungs-Taktbursts für die Eingabe/Ausgabeeinrichtung synchron mit dem anderen digitalen Wort.

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5· Anlage nach einem der vorhergebenden Ansprüche, dadurch gekennzeichnet, daß die Zentraleinheit (100) digitale Schaltungen aufweist, daß ein mit der Zentraleinheit verbundener Hauptspeicher (116) vorgesehen ist, daß Eingabe/Ausgabe-Anordnungen (105) zum Schaffen einer Verbindung zwischen der Zentraleinheit und Peripheriegeräten (110, 115) vorgesehen sind, daß eine Taktquelle (104) vorgesehen ist, daß Verbindungseinrichtungen innerhalb der Zentraleinheit zum Verbinden mit der .Eingabe/Ausgabe-Einrichtung vorgesehen sind, und daß die Verbindungseinrichtung aufweist:

Einrichtungen zum Empfangen von Impulsen, die von der Taktquelle abgeleitet sind und zum Ableiten weiterer Impulse;

Einrichtungen, die normalerweise einen Eingabezustand der Verbindungseinrichtungen vorsehen und auf Signale von der Zentraleinheit ansprechen, um einen Ausgabezustand der Verbindungseinrichtungen vorzusehen;

Einen ersten Eingabe/Ausgabe-Puffer (206), der mit den Eingabe/Ausgabe-Einrichtungen verbunden ist;

Eine erste Schiebregisteranordnung (201, 202) zum seriellen Empfangen eines ersten Bytes eines Datenworts mit zwei Bytes von dem ersten Eingabe/Ausgabe-Puffer in Abhängigkeit von bestimmten der weiteren abgeleiteten Impulse und in Abhängigkeit von der Operation der den

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Eingabezustand bestimmenden Einrichtung und zum seriellen Erzeugen dee ersten Bytes eines weiteren Datenworts mit zwei Bytes beim ersten Eingabe/Ausgabe-Puffer (206) in Abhängigkeit von anderen der weiter abgeleiteten Impulse und in Abhängigkeit von der Operation der den Ausgabezustand einrichtenden Einrichtung;

Einen zweiten Eingabe/Ausgabe-Puffer (215)» der mit den Eingabe/Ausgabe-Einrichtungen verbunden ist;

Eine zweite Schieberegisteranordnung (210, 211) zum seriellen Empfangen des zweiten Bytes des Datenworts mit zwei Bytes von dem zweiten Eingabe/Ausgabe-Puffer (215) in Abhängigkeit von den genannten bestimmten Impulsen der weiter abgeleiteten Impulse und in Abhängigkeit von der Operation der den Eingabezustand bestimmenden Einrichtung und zum seriellen Erzeugen des zweiten Bytes des anderen Datenworts mit zwei Bytes bei dem zweiten Eingabe/Ausgabe-Puffer (215) in Abhängigkeit von den genannten anderen der weiter abgeleiteten Impulse und in Abhängigkeit von der Operation der den Ausgangszustand vorsehenden Einrichtung; und Mittel zum parallelen übertragen des Datenworts von der ersten und der zweiten Schieberegisteranordnung zu der digitalen Schaltungsanordnung und des weiteren Datenworte von der digitalen Schaltungsanordnung zu der ersten und zweiten Schieberegisteranordnung.

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6. Anlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Parallel-Gerien-Wortumsetzer eine Einrichtung zum Senden eines Taktbursts aufweist, wobei jeder Zustand des Bursts mindestens einem zugeordneten Bit des anderen digitalen Worts , das gleichzeitig mit ihm gesendet wird, entspricht und es synchronisiert .
7· Anlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Parallel/Serien-Wortumsetzer eine Einrichtung zum vorherigen Setzen mindestens des ersten Bits des weiteren Datenworts aufweist, um die Bedeutung des anderen digitalen Worts für die Eingabe/ Ausgabe-Anordnung festzusetzen.
8. Anlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Parallel-Serien-Wortumsetzer eine Einrichtung aufweist, die alle Stellen der Schieberegistereinrichtungen auf 1 setzt und eine Einrichtung zum Bestimmen des Abschlusses eines seriellen Empfangs des digitalen Worts durch die Erkennung einer aus der Schieberegistereinrichtung herausgeschobenen O.
9* Anlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schiebregistereinrichtung vier 4-Bit-Schieberegiater (201, 202, 210, 211) aufweist, wobei ein erstes Paar der Register (2ü1, 202) derart ausgebildet ist, daß sie das linke Byte eines Digitalworts mit 16 Bits empfangen und senden, und wobei

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das zweite Paar (210, 211) der Register derart ausgebildet ist, daß es das rechte Byte des Worts mit 16 Bit empfängt.
10. Anlage nach Anspruch 9, dadurch gekennzeichnet, daß das erste Paar (201, 202) der Register eine Multiplexeinrichtung (205) aufweist, um gerade Bits einem Register (202) des ersten Paars zuzuordnen und ungerade Bits dem anderen Register (201) des ersten Paars zuzuordnen.
11. Anlage nach Anspruch 10, dadurch gekennzeichnet, daß das zweite Paar (210, 211) der Register eine weitere Multiplexanordnung (214) aufweist, um gerade Bits einem Register (211) des zweiten Paars zuzuordnen und ungerade Bits dem anderen Register (210) des zweiten Paars.

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