JPS59167731A - 中央処理装置と入出力母線とのインタ−フエ−ス装置の中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はテ゛ジタル技術を使用するテ゛−タ処理装置の
改良に係り、特に入出力通信装置の改良に関する。

従来技術では、データ処理装置の中央処理装置と各種周
辺装置の間でデジタル情報の並列送信（すべてのデータ
ビットが同時に転送される）に関して種々の問題がある
。この問題とは、並列伝送のための接続母線中に比較的
多量の電線が必要なことである。これら多くの並列経路
を設けるには、それに接続される各周辺装置（テレタイ
ツ０）０リンタ、ＣＲＴ表示装置等）について同数のド
ライバと受信器を必要とする。このように入出力装置が
複雑なために、信頼性が減少し、全体のテ゛−タ処理装
置のコストが上昇する。

中央処理装置が例えば命令Ｍ読のような多くの機能を果
たさなければならないため、従来では並列伝送が用いら
れ、従って、多数の接続電線が用いらねていた。復号化
は並列なテ゛−タ経路において行われる。こうした問題
の解決のためすなわち多量の電線を減少させるために、
従、米は、中央処理装置の果す多くの機能を周辺装置コ
ントローラに受は持たす方法がとられていた。従って、
中央処理装置では、並列−直列データ変換が行われ、デ
ータが直列送信され、コントローラ中においてテ゛−夕
の直列−並列変換が行われる。データの（１つずつの）
直列伝送は並列伝送（すべてのデータビットが一度に転
送される）より一般に能率が悪く、直列送信において合
理的で十分な速度を得るには高いクロック周波数が必要
である。、　１しかし、従来仁の直列−並列変換に商い
クロック速度を組み合わせると、便用するパイ−ポーラ
、ＭＯＳ及び他の技術の固有限界によって他の問題が生
じていた。例えば、正確な形のパルス（クロック信号、
データ、あるいは指令）も、伝送線あるいは母線ケーブ
ルの終端では歪んだ信号となってしまう。これは、伝送
線の長さ、品質、伝送周波数、外部雑音、その他による
ものである。適当な装置速度を維持するために・テ゛−
夕の直列送信の伝送周波数を高くすると、送信されるパ
ルスの質が低下する。この柚の歪んだ信号をザンゾリン
グして動作可能なパルスに再生するのも、例え優秀なＭ
Ｏ８技術を使用しても従来のものでは問題がある。さら
に、従来技術では、直列データの伝送の際、バイポーラ
技術の固有の限界のためにデータが歪む（あるいは位相
が推移する）。

、上述の様に、従来技術では、中央処理装置の代表的制
御機能の多くが他の副次的装置に移っている。所要の制
御機能を実行するために独自の制御の下で動作する蓄積
記憶装置を有するような周辺装置コントローラ（ＩＯＣ
）副次装置が開発されている。同様に、周辺装置側のプ
ロセッサも独自に制御を行う蓄積記憶装置を有している
。各制御装置は、そのプロセッサの操作を制御する装置
をそなえる一方、その７″ロセツサ内で行われる動ず乍
を制御する装置をそなえる、しかし、総括制御装置と処
理装置を組み合わせると、動作の同期という問題と、パ
ルス伝送の遅延という問題が生じる。

従って、従来技術では、母線に沿って設けられる周辺装
置の数とその移動は上述の理由から規制されなければな
らない。入出力テ゛ジタルバルス伝送に関する特許は、
ＵＳ特許３，９３１，６１５号３．９３２．８４１号及
び３，９３４，２３２号がある。

本発明は、これら従来の問題点を解決するもので、この
解決のために、以下に詳細に説明するように並列／直列
デジタル情報変換と伝送装置を改良する。

本発明はデータ処理装置に関するものであり、中央処理
装置は、周辺装置が接続されたｌ１０（入出力）装置と
インターフェースするインターフェース機構を有する。

インターフェース装置あるいは機構は、クロツクパルス
を受信し導出する機構と、入力（受信）／出力（送信）
モードを設定する装置と、クロンクパルス導出機構の動
作機能及びモード設定装置の動作機能に基いてＩ１０装
置からデータ語を直列に受け、Ｉ１０装置に別のデータ
語を直列に与える装置とをそなえる。インターフェース
装置は、さらに、シフトレジスタ装置から中央処理装置
にデータ語を並列に転送し、中央処理装置からシフトレ
ジスタ装置へ別のデータ語を並列に転送する装置をそな
える。

本発明の別の特徴は、データ語を直列に送信しかつ受信
し、これらのデータ語を中央処理装置から並列に転送す
る第１及び第２のシフトレジスタ装置を使用する。

本発明をデータ処理装置に取υ入れると有利である。中
央処理装置内においてテ゛−夕の並列転送を行う場合以
外に、特に中央処理装置とその周辺装置との間でデジタ
ル情報の直列通信を行う場合に有効である。

本発明は、データ処理装置の改良を目的とする。

本発明の更に別の目的は、データ処理装置の周辺装置か
ら入出力母線（Ｉ１０母＆’）を介して２進情報を直列
に送信し且つ受信し、テ゛−り処理装置の中央処理装置
内の他の回路との間において２進情報を並列に転送する
改良シフトレジスタ装置の提供にある。

本発明の他の目的及び利点は、添附図面を参照して本発
明の好ましい実施例に関する詳細な説明を読むことによ
り当業者には明らかとなろう。

図面を参照する前に、本発明とデータ処理装置との関係
を明らかにする。本発明は中央処理装置（以下ＣＰＵと
いう）とその周辺機器例えばテレタイグ入力装置、ＣＲ
Ｔ装置あるいはラインフ０リンタ等との通信（情報交換
）に関するものである。

本発明が適用されるあるデータ処理装置では、チンフ０
セット（ｃｈｉｐ　　５ｅｔ）　　はシリコンデートＮ
ＭＯＳ技術により構成される。ＣＰＵは、１６ビツト、
マルチファンクション命令機能を有し、乗算／除算用ハ
ードウェアをそなえ、直接、間接インデックス、遅れ機
能及び自動増加／減少機能を有し、インデックスレジス
タとして１更用される２つのものを有する複合アキュム
レータをそなえ、ハードウエアスタンクとオーバフロー
防止用スタックを有するフレームポインタをそなえ、さ
らに、１６レベルの優先割込みプログラムと、分離記１
．ハ装置と、入出力母線とをそなえる。リアルタイムク
ロンク装置とランダムアクセスメモリ・リフレソシュ制
御装置＜ＭＯ８技術を採用しているので必要）はこのＣ
ＰＵの必須の部分である。このＣＰＵはまた入出力装置
すなわちユニークな符号化／復号化装置をもつインター
フェース装置をそなえ、このインターフェース装置はト
ランシーバ及びＩＯＣチップとともに等機能の４７線の
母線構成する。

入出力制御装置（以下、ＩＯＣと略称する）は簡単なイ
ンターフェースを行うためにＣＰＵからノ１６．６メ力
ヒツト／秒の符号化データの流れを復号化し、１６ビン
トの２方向註インターフエース、４つの復号化機能ビッ
ト及び機能ストローブを与える、ＩＯＣは、さらに他の
ミニコンピユータ装置では採用されない複雑な機能を有
する。また、ＩＯＣは、独特の積分装置、実行中／終了
割込み論理回路、および装置単位の割込みマスキング容
量を有する。ブロックオリエンテッドコントローラ（ｂ
ｌｏｅｋ−ｏｒｉｅｎｔｅｄ　ｃｏｎｔｒｏｌｌｅｒ）
はデータチャンネル（ＤＭＡ　）母線把握装置と、全１
５ビツトアドレスでブロック長のレジスタを有する。

また、強力′な初期値設定論理回路と、正確な電源停止
回路とをそなえ、データ母線の信号極性は使用者側で選
択できるようになっている。

ＣＰＵ側トランシーバと周辺装置トランシーバはＩ１０
母線に結合される。これらは、差動回路および雑音除去
用受信回路をそなえ、３０４８ｔＭ（１００フイート）
の長さにわたって使用できる。

また、送信モードにおいてタロツク母線信号のタイミン
グがとられ、高雑音検出除去装置を使用する受信モード
においてもタイミングがとられる。

以上、本発明とデータ処理装置の関係について説明した
。

次に、本発明とデータ処理装置の構成及び動作を添附図
面を参照して説明する。第１図には、本発明が包含され
る装置を示す機能グロンク図である。中央処理装置（Ｃ
’ＰＵ）１００はマイクロ符号回路（μ符号回路）１１
８、入出力シフトレジスタ（ＩＯＳＲ）すなわちインタ
ーフェース装置１０１及び他のＣＰＵ構成要素（図示せ
ず）をそなえている。ＣＰＵ　１００は第１グループの
導線１０２によυＣＰＵトランシーバ１０３に接続され
ている。ＣＰＵ　トランシーバ１０３は１ｏ而Ｚの水晶
クロック信号発振器１．ｏ４からの出力を入力し、その
クロッオ出方をクロックトライバ１１９に与え之　ドラ
イバ１１９はＣＰＵ　１００にクロック信号を出力し、
このクロック信号はｌ０８Ｒ１０１に加えられる。

ＣＰＵ　トランシーバ１０３はＩ１０母線（入出カルａ
＞１ｏｓを介して周辺装置トランシーバ１０６と周辺装
置トランシーバ１１１に接続される。Ｉ／Ｑ母線１０５
の一部が蒸練で描かれ、トランシーバ間に破線が描かれ
ているのは、母線が第１図に示されているトランシーバ
の数より多くのトランシーバに適しできることを示す。

本発明はただ２つの周辺装置トランシーバおよびコント
ローラにのみ限定されるわけではない。他の母線構成部
分（バイパス母線）Ｈｌ　２２．１２３および１２６で
示され、これらの構成部分はそれぞれトランシーバ１０
６、トランシーバ１１１およびトランシーバ１０３をバ
イパスする。

周辺装置トランシーバ１０６は第２グループの導線１０
７に介して周辺装置コントローラ１０８に接続され、導
線ＩＱ７は、周辺装置コントローラ１０８内にそなえら
れるｌ０８Ｒ（インターフェース装置）１２０とインタ
ーフェースする。さらに周辺装置トランシーバ１０６と
周辺装置コントローラ１０８にはクロックトライバ１２
４によりクロツクパルスが、加えられるようになってい
る。

上述のように、バイパス母線１２２は周辺装置コントロ
ーラ１０８を直接Ｉ１０母線１０５に接続する。

周辺装置トランシーバ１１１は別の第２グループの導線
１１２を介して周辺装置コントローラ１１３に接続され
る。（この接続態様は、第１図中の破線で示され母線１
０５に接続される他のトランシーバにもあてはまる。）
　ｌ０ＳＲ１２１（インターフェース装置１２１）とイ
ンターフェースする導線は周辺装置コントローラ１１６
中に包含される。また、周辺装置トランシーバ１１１が
ら周辺装置コントローラ１１３にクロックデパイダ１２
５を介してクロックパルスが供給される。

周辺装置コントローラＩＣｌ３は周辺装置母線１０９を
介してそれに対［口、する周辺装置１１Ｑに接続される
。周辺装置コントローラ１１６は周辺装置母線１１４を
介してそれに対しする周辺装置１１５に接続される。

そして、主記憶装置１１６はメモリ母線１１７を介して
ＣＰＵ１００に接続されている。

次に、第２図及び第３Ａ図には、第１図にすべて示され
たｌ０８Ｒ１０１、ｌ０８Ｒ１２０あるいはｌ０８Ｒ１
２１中にそなえられる回路が示されている。（第１図の
構成要素には１００番代の数字の参照符号が付されてい
るが、第２図では２００番代の参照符号が付されている
。）これらの図には、４つのＩ１０バンド（ｐａｄ）す
なわち、Ｉ１０パッド２０６、Ｉ１０バッド２１５、Ｉ
１０クロックバンド６０５およびＩ１０人カパンド３０
７が示されている。これら４つのパッドはそれぞれ導線
グルー７’１０２，１０７あるいは１１２の４つの導線
に相当する。一方向導線はパッド２０７として示されて
いる。後述の様に、データは直列にパッド２０６および
２１５から送信されかつ受信され、クロンク信号あるい
はクロックパルスはクロックバンド６０５において発生
されるとともに受信され、パッド３０７は、対応するイ
ンターフェース装置が送信中のときに対応するトランシ
ーバに制御信号を与える。

第２図には、その上方に第１シフトレジスタ装置が、下
方には第２シフトレジスタ装置が示されている。Ｉ１０
バンド２０６は、上述のようにトランシーバに接続され
るとともにレベルシフタ２００（ＭＣ）Ｓに対するＴＴ
Ｌあるいはバイポーラのインターフェース）の入力とマ
ルチプレクサとドライバ２０５の出力間に接続される。

レベルシフタ２００は後述のようにクロック信号発生器
６０１かも別の信号Ｂ２を受ける。

レベルシフタ２００は２つの出力を有スル。一方の出力
は、４ビツト、左バイト、奇数ビットシフトレジスタ２
０１に加えられ、他の出力は、４ビツト、左バイト、偶
数ビットシフトレジスタ２０２に加えられる。シフトレ
ジスタ２０１と２０２はまたシフト指令信号Ａ１．Ａ２
を受けるとともにクロック信号発生器６０１の出力も受
ける。

並列接続Ｊ　＋　ａ３　＋　ａ５および１７　は、主構
成部分（例えは、主構成部分ＣＰＵ１００）中にそなえ
られるｒａＪ母線（説明を簡単にするためにことではｒ
ａＪ母線を示さない）とシフトレジスタ２０１間の奇数
ビットの接続を示す。同様にｉ。。

ａａ　　および１６　　はシフトレジスタ２０２．！：
２１　　　４ ｒａＪ母線との偶数ビット並列接続を示し、ｂｌ。

ｂ　　ｂｂ　　とす。、ｂ２．ｂ６はそれぞれシフトレ
１５１７ シフタ２０１と「ｂ」母線、シフトレジスタ２０２とｔ
ｔ　ｂ、　ｎ母線との接続を示す６シフトレジスタ２０
−１とシフトレジスタ２０２には６つ以上の指令信号人
力があり、それらは１→ｌ０８Ｒ，ｂ→ｌ０８Ｒ，ｌ０
３Ｒ−＋ａである。

これらは、それぞれ、シフトレジスタ中のすべての１１
」の移動、ｂ母線の内容のシフトレジスタへ転送、およ
びシフトレジスタの内容’ｋａ母線への転送を示す。（
これは、シフトレジスタとＣＰＵ中の他の回路との間の
テ゛−夕の並列転送である。）シフトレジスタ２０１の
出力１１’ｌ１１はレベルシフタ２０３に接続される。

レベルシフタ２０６もまたクロック信号発生器６０１か
らＡ２とＢ１を受ける。シフトレジスタ２０２の出力側
はレベルシフタ２０４に接続される。レベルシフタ２０
４もまたクロック信号発生器ろ０１から信号Ａ１とＢ２
ヲ受ケる。レベルシフタ２０６はまた指令テ゛コーダ２
０８からＰＲＥＳＥＴ信号を受け、指令デコーダ２０８
は信号α２．α４ｆｆ：受けるとともに、ＣＰＵ　１０
０からクロックパルスを、ＣＰＵ１００のマイクロ符号
回路１１８から指令信号Ｒ１１，Ｒ１□。

、Ｒ１３を受ける。

レベルシフタ２０６の出力はマルチプレクサとドライバ
２０５の入力に接続され、レベルシフタ２０４の出力は
マルチプレクサとドライバ２０５の入力に接続される。

マルチプレクサとドライバ２０５の出力は上述の様にＩ
１０データパッド２０６に接続される。そして、レベル
シフタ２０６の別の出力φ２ＣＵＴＯＦＦは導線２０７
上に与えられ、この信号は後述の装置３０６（第６図）
に導かれる。

第２図の下部に示されている第２シフトレジスタ装置は
同図上部に示さねている第１シフトレジスタ装置の構成
とほとんど同じなのでここでは詳細な説明を省略する。

ただ、φ２ＣＵＴＯＦＦ信号は存在せず、異なった８ビ
ツトバイト（右バイト）が処理される。

上述の様に、第６Ａ図に示すものはＩ’０８Ｒ１０１゜
１２０あるいは１２１中に言まれるものである。

「指令デコーダろ００はクロック信号発生器３０１と関
係し合って動作する。そこでこれら２つのブロックを一
体として説明する。　指令デコーダは、例えばＣＰＵ１
００の他の部分、周辺装置コントローラ１０８あるいは
周辺装置コントローラ１１ろの如き主構成部分あるいは
ブロックの他の部分からその場合に応じてクロック信号
α１．α２．α６゜α４を受ける。（このことについて
は後に第４図と関連づけて説明する。それは、第４図に
は、第１図に示したＣＰＵ１００、コントローラ１０８
．１１６にそれぞれクロックパルスを与えるクロックト
ライバ１１９，１２４，１２５の回路が示されているか
らである。これらのクロックパルスはさらにクロックパ
ルスα１．α２．α６．α４になる。ここでは、αパル
スがオーパララフ０しないクロックパルスであることを
述べれば十分であろう。） 指令デコーダ３００はＣＰＵ　Ｉ　Ｄ　Ｏ中のマイクロ
符号回路１１８から（場合によっては、コントローラ１
０８あるいは１１６中の回路から）入力信号Ｒ１□とＲ
□２を受ける。指令デコーダ３００から導出されるパル
ス信号は、セットアウトα１゜セントアウトα１′、セ
ットα４、リセットアウトα６及びリセットアウトα２
の５つである。これらの信号は直接クロック信号発生器
６０１′に加えられるものであって、その名称自身に特
別の意味はない。

クロック信号発生器６０１はさらにα１，６クロツクパ
ルスとα２，４クロツクパルスを受けるこれらのクロッ
クパルスは、ある導線ヲ通るα１とα６および別の４線
を通るα２とα、４以外のクロックパルスによりタイミ
ングをとられる。クロック信号発生器６０１の入力には
さらに信号φ１とφ２　が加えられる。これらの信号は
分相器／クロック信号発生器３０６から出力されるもの
である。

これらのクロックパルスは、上述のインターフェース装
置が「出力モード」（これについては以下に詳述）にあ
るときは発生されず、インターフェース装置が「入力モ
ード」（こｈについても以下に詳述）のときに出力され
る。

ここでは、次のことを述べれば十分であろう。

すなわち、φ１とφ２はクロックパルス３０５が入力ク
ロック信号を受けることにより装置６０６中の回路から
出力されるもので、タロツク信号発生器６０１にタイミ
ング情報を与え、クロック信号発生器３０１がクロック
パルスＡＩ　、Ａ２．Ｂｌ　、Ｂ２およびＢ　２　ｔを
出力するということを述べるにとどめる。

第３図の成形口を参照すると、出力モードにおいてはＡ
１とＢ１が同一波形を有し、Ａ２　、Ｂ２およびＢ１０
は同一波形を有するがＡ１とは位相がずれていることが
わかる。また、出力モードにおイテハ　　φ□とφ２パ
ルスはゼロである。

逆に、人力モードでは、Ａ１とφ２は同様な波形で同じ
タイミングを有し、パルスＡ２とφ２　と位相が異なる
。なお１、パルスＡ２とφ２は同様な波形で同じタイミ
ングを有する。また、入力モードにおいてばＢｌ　、Ｂ
２およびＢ１０はゼロである。

これらすべてのパルスの態様および存在理由については
動作説明の所で詳述する。

指令デコーダ・シフトレジスタψデータ出力装置３０２
はアルファクロックパルスα１．α２゜α６．α４およ
びマイクロ命令Ｒ□０．Ｒ□２＋Ｒ１３＋Ｒ□□、Ｒ１
□、Ｒ１３を受ける。アルファクロックパルスは上述の
様に発生されるが、Ｒパルスはマイクロ符号回路１１８
あるいは第１図に示すそれぞれの周辺装置コントローラ
の同様な回路から出力される。デコーダ装置３０２は２
つの指令信号を出力し、その１つは「ｂ→ｌ０８ＲＪで
あり、これは「ｂ」母線のデータ内容が各場合に心じて
ｌ０８Ｒ１０１，１２０あるいは１２１に移動すること
を意味し、もう１つは［１→ｌ０８ＲＪであり、これは
シフトレジスタ装置が後述するある目的のためにすべて
「１」にロードされることを意味する。これら２つの信
号はシフトレジスタ２０１゜２０２．２１０　　および
２１１に加えられる。

同様に、指令デコーダ６０６はアルファクロック信号、
対しするマイクロ符号回路から出力されるｒＲＪ信号、
およびＣＰＵ　（すなわちそのコントローラ）の命令レ
ジスタからのｒＩＪ信号にＬじて、出力信号”　Ｉ　Ｏ
Ｓ　Ｒ−＋ｉ”を出力する。この出力信号は対しするｌ
０８Ｒのシフトレジスタ２０１゜２０２、．２１０およ
び２１１に導かれ、シフトレジスタ装置のデータ内容が
主回路（場合により、ＣＰＵ　１００、コントローラ１
０８あるいはコントローラ１１ろ）中のａ母線に並列に
転送される。

次に、バンドドライバ３０４、Ｉ１０クロックバンド６
０５、分相器ろ０６およびＩ１０バンド６０７について
説明するードライバ６０４は、ｌ０８Ｒが出力モードに
あるときにクロックパッド３０５に適当にクロックパル
スを与える回路を有する。上述の様に、Ｂ１とＢ２はク
ロック信号発生器３０１から出力され、これらのクロッ
クツ、Ｏ）レスの波形は第６Ａ図に示されている。出力
モードにおいては、Ｉ１０クロックパッド３０５はこの
クロックパルスを対応するトランシー／々に与える。

分相器３０６は、ｌ０８Ｒが入力モードにあるときパッ
ド６０５を介してそのトランシーツ々から入力クロック
信号を受ける（但し、出力モードにおいてはバンド６０
５の信号を無視する。）。分相器６０６はまた装置２０
ろからφ２ＣＵＴＯＦＦを受けるとともに装置３００か
ら信号゛セットアウトα４″と゛リセットアウトα４″
を受け、内クロック信号φ１とφ２′ｆｆ：出力する。

（入力モードにおいては、φ１とφ２は６セツトアウト
α４″が出力され゛リセットアウトα６″が出力されな
いときの種々の状態に応じて発生され、出力モードでは
逆に、φ、とφ２が発生されない。このことは後に動作
説明の所で詳述する。）分相器３０６もまた人カパソド
３０７に接続される。

そして、第２図とｉ３Ａ図に描かれたすべての装置の回
路はＭＯ８技術′ｆｆ：使用する標準的論理回路を相互
に接続して構成される。当業者はこれらの論理回路を周
知技術に基いて設削できる。それゆえ、ここでは本発明
を明確にするに説明をととめ、これら回路の詳細につい
ては説明しない。

第４図の回路構成を説明する前に、Ｉ１０母線１０５に
ついて考える。Ｉ１０母線１０５とバイパス母線１２２
，１２３および１２６はそれぞれ多くの導線を有する。

本発明の好捷しい実施例では、母線は１６個の別々の導
線すなわち種々の構成要素からあるいは構成要素へ電気
的信号あるいはパルスを導く導通経路を有する。これら
の導通経路は次の様な区別される。ＭＣＬＯＣＫとＭＣ
ＬＯＣＫは２・つの異なった局部クロック信号経路を示
す。

ＢＩＯｌとＢＩＯｌ　　は第１の２つの異なったデータ
経路を示す。ＢｉＯ２とＢｉＯ２は第２の２つの異なっ
たデータ経路を示す。ＢｉＯＣＬＯＣべよりＩＯＣＬＯ
ＣＫ（母線入力出力クロック信号）は別の２つの異なっ
たクロック信号経路を示す。ＢＥＸＴＩＮＴ　　は母線
外部割込与、ＢＤＣＩＮＴは母線データチャンネル割込
み、ＩＮＴＰは優先割込み、ＤＣＨＰは優先テ゛−タ割
込み、ＣＬＥＡＲはクリアパルス、そして６つの別個の
接地導線がある。これら神々のクロック信号やデータ経
路信号に応じたあるいは従属した経路は動作説明の所で
説明する。ここでは、第４図のトランシーバの動作説明
を簡単にするために接続銅線に関する説明のみを行なっ
た。

第４図の回路は、ＣＰＵ　）ランシーバ１０３、周辺装
置トランシーバ１０６あるいは周辺装置トランシーバ１
１１内に包含される。これらのトランシーバ装置の回路
はほとんど同じである。第４図の底部には個々のＩ　Ｏ
８Ｒをそれに対応するトランシーバに接続する４つの導
線が入−出力ＣＬＯＣＫ端子、Ｄ１端子、Ｄ２端子及び
ＩＮＰＵＴ端子として示されている。ＩＮＭＪＴ端子は
第１図の各グループに示される４つの導線の一方向導線
に相当する。第４図の上部に示す他の端子すなわちＣＬ
ＥＡ、Ｒ。

ＢＩＯＣＬＯＣＫ、　ＢＩＯＣＬＯＣＫ、　ＢＩＯｌ、
　ＢＩＯｌ。

丁■万、ＢＩＯ２、ＭＣＬＯＣＫ　、ＭＣＬＯＣＫはす
べて上述のＩ１０母＃１（Ｊ５内に含まｔする。ＴＣｔ
ｌ、３　　及びＴａ２，４　　は篩レベルあるいはドラ
イバクロツタ信号が与えられる端子を示し、これらは第
１図には対応するりＩＪランクライバに接続される信号
線として示されている（例えば、ＣＰＵ１［１３とクロ
ックトライバ１１９を接続する信号線）。第４図におい
て、１０ＭＨｚで示される端子１ｄ第１図のクロック信
号発振器１０４が接続される端子である。

ＭＣＬＯＣＫ　ＸＥＮＡＢで示される端子は他の周辺装
置への端子ではなく、それぞれのトランシーバチラフ０
内においてその用途がＣＰＵ　）ランシーバが周辺装置
コントローラトランシーバによって高レベルあるいは低
レベルの高圧が印加されるものである。

第４図には、差動送信器４１０，４１２，４１４゜４１
６とともに差動受信器４．１１．４ｊ３．４１５゜４１
７が示されている。差動的に対をなす送信器４１０と受
信器４１１はフリンブフロン７”４００及びＡＮＤｌｏ
Ｒケゞ−ト４０４により相互に接続され、差動的に対を
なす送信器４１２と受信器４１３はフリラフ０フロツプ
４０１　トＡＮＤ１０Ｒケゞ−ト４０５とにより相互に
接続され、差動的に対をなす送信器４１４と受信器４・
１５はフリップ・フロン７’４０２とＡＮＤｌｏＲデー
ト４０６により相互に接続゛され、差動的に対をなす送
信器４１６と受信器４１７はフリップフロップ ’７”　−ト４０７により相互に接続されている。クリ
ップフロップ４０９の出力はＡＮＤ１０Ｒケゞ−ト４０
４〜４０７の入力に接続され、フリラフ０フロツプ４０
９０入力はＮＡＮＤケゞ−ト４１８の出力と差動受信器
４１７の出力を受ける。他のＡＮＤ回路、ＮＡＮＤＡＮ
Ｄ回路バータおよび他の論理回路は図に示す通りに接続
される。

次に、第５図には、第１図の周辺装置コントローラ１０
８あるいは１１６のブロック図が示されている。ＩＯＳ
Ｒ５０４はＩＯＳＲ１２０あるいは１２１と等価であシ
、第２図及び第６図に示したものとも等価である。ＩＯ
ＳＲ５０４の直列入力はＩｌｏＣＬＯＣＲ，Ｉｌｏ　Ｄ
ＡＴＡＩ及びＩｌｏ　ＤＡＴＡ２で示され、これらはそ
れぞれ第４図のＩ　１０　ＣＬＯＣＫＤｌ及びＤ２と等
価である。第５図の端子”　ＯＵ’Ｊ’　”はＩＯＳＲ
５０４に接続され、第４図の’ＩＮＰＵＴ″′と等価で
ある。

ＩＯＳＲ５０４は゛ａ″母線により命令レジスタ５０３
の入力、アドレスレジスタ５０５、語カウントレシフタ
巨ｏ６、マスクアウトワイヤード装置及びドライバ５０
９およびデータ出力インバータドライバ５１［ＩＫ並列
に接続さハる。データ出力インバータドライバ５１０の
出力は出力端子により対応する周辺装置向えは周辺装置
コントローラ１０８に接続される第１図の周辺装置１１
０に接続される。

データインバータおよびドライバ５１１の経路により周
辺装置から戻るｒｂＪ旬線で示される帰路母線が設けら
れる。「ｂ」母線は、ドライバ５０９の出力、周辺装置
符号要求装置５０８、１゛レジスタ（及びその人力）、
語がラントレジスタ５０６、及びアドレスレジスタ５　
０　５　ｋ　ＪＯＳＲｂ０４の入力と割込み許可論理回
路５１ろに並列に接続する。

第５図の上方左部分において、命令レジスタ５０６は状
態変化論理回路５０口の入力を与える。

状態変化論理回路５００の入力には他にＭＣＬＯＣＫ　
。

ＭＣＬＯＣＫ　　入力がある。このクロック入力は第４
図の端子Ｔ。□，３とＴ。２，４により受けられる。状
態・変化論理回路５００の出力は状態カウンタ５０１に
与えられ，、カウンタ５０１の出力はフ０ロダラム方式
論理回路（ＰＬＡ）５０２に与えられる。

ＰＬＡ５０２は読み敗り専用記憶装置で第５図に示す周
辺装置コントローラ（　ＩＯＣ　）の構成要素に制御信
号を与える。制御信号の相互供給関係は説明を簡単にす
るためにここでは示さない。（同様に、周辺装置符号要
求装置５０８と状態変化調理回路５００の相互接続関係
も説明を簡単にするために省略する。） ＩＮＴＰ，ＤＣＨＰ，Ｆ（０−３）、Ｆ　Ｓ’ｌ’ＲＯ
ＢＥ。

Ｄ（０−１５）、ＢＵＳＹ，ＤＯＮＥ，ＩＮＴ，ＤＣＨ
ＳＹＮで示される端子はすべて後述の目的のためにｉＪ
　［５する周辺装置コントローラに接続さｆｌ、る。実
行中Ａ釜了　論理回路５１２の出力は割込み装求嗣理回
路５１４の入力となυ、割込春要求論理回路５１４はま
た割込み不豹−可論理回路５１６に接続される入力を有
する。

割込み要求論理回路５１４の出フ月ＩＩＩは、バイパス
母線（例えは第１図の母線１２２）によりＣＰＵ１００
に導かれるｌＮＴＲで示される端子に接続される。そし
て、データチャンネル要求論理回路５１５はその入力に
おいて端子ＤＣＨ８ＹＮ’を介して周辺装置から直接信
号を受け、バイパス母＆ｌを介してＣＰＵに接続される
端子ＤＣＨＲに出力を与える。

以上で本発明の好ましい実施例の構成要素の相互接続関
係の説明を終わる。

第６Ａ図及び第６Ｂ図には、入力／出力（ＣＰＵ）順序
の各段階全示すアルゴリズムかフローチャートの形で示
されている。し１１えばＦＥＴＣＨやＨＡＬＴの様な他
の計算機ザイクルやシーケンスは示されていない。命令
はＦＥＴＣＨから与えられて、■１０アルゴリズムが開
始する。本装置の種々の状態は長方形のボックスで示し
、本装置内の論理回路によってなされる判断はひし形の
ボックスで示す。

状態ＣＪ６６となった嵌は、Ｃ’ＰＵの構成物「Ｔレジ
スタ」が「ｂ」母線中に１＃かれ、ｂ母線の内接がある
条件の下にＣＰＵのｌ０８Ｒに専かれ、他の機能が達成
され、Ｉ１０アルゴリズムの命令実行時間体幅のために
、判断ボックスは複合的に設けられている。（判断ボッ
クス（Ｉ″１ＣＰＵ命令レジスタ（ＩＲ）中の特定ピン
トに関係し、例えは、１７はＩＲの７番目、のビットに
関係する。）もし、状態０３乙に到達しなければ、本装
置がＨＡＬＴ。

ＭＵＬＴ　（乗算）、ＤＩＶ（除算）あるいはＰＵＳＨ
あるいはＰＯＰ　（記憶装置）、またはＲＥＴＵＲＮへ
飛び越すべき決定がなされる。もし、これらの指令のい
ずれかが許可されるならは入出力アルゴリズムは完了し
ない。しかし、論理回路状態０４６が完了するとすれば
、データインあるいはデータアウトの流れが続けられる
。データインの流れ経路は状態１６６から始まシ状態１
５６で終わる。

指令がＦＥ　Ｔ　ＣＨに送られた後、新しい命令が敗り
出される。さもなければ、流れ線図は右下方に進み、状
態０２３．１１１．０４４に達し、ＦＥ’Ｉ”ＣＨへの
指令信号が発生され、新しい命令が取り出される。

状態番号０６６．０３３．０４６等ＵＣＰＵの流れ線図
全体中の全状態を指す多くの呼称中の特定の呼称である
。呼称番号１０１．１０２，１０４’等はこの特定の入
力／出力シーケンスにのみ関するものである。

状ＭＯ６６，０５８，１５３，０２３，０４４では、あ
る条件のもとにｒゾタル情報の種々の転送がなされる。

各転送の詳細な説明はここでは必要としない。なぜなら
、情報を受け、これを転送する構成はＣ，ＰＵｌｏｏの
部分に含まれており、これは本発明の範囲でないからで
ある。しかし、より明確に示すために、次の表示を使用
する。

ＣＯ・指令アウト、Ｔｏ・Ｔレジスタの零番目のピント
、ＩＮＴＯＮ・−割込み許可／不許可、ＲＴＯＮ・・・
リアルタイムクロック許可／不許可、Ｘ　・レジスタ、
Ｙ・　レジスタ、Ｚ・・・レジスタ、ＹＺＲ・・・レジ
スタ中の語の右バイト、ＹＺＬ−・・左バイト、Ａ・・
・加算器、ＡＣＤ・・ディスティネーション、アキュム
レータ。

次に動作を説明する。第１図〜第８図すべてを参照され
たい。上述のように、各図の参照符号はその図の番号で
始まり、例えば、第１図では参照符号は１００から始ま
り、第２図では２００から始する。

水晶発振器１０４は１０ＭＨｚ　　のクロック信号をト
ランシーバ１０３に出力する（　１０　ＭＨｚ以外の周
波数を選択してもよい。）クロックトライバ１１９（フ
リラフ０フ０ン：７″４０ろ）はＣＰＵ　１００の回路
と協働してクロック信号を５ＩＶＩＨ７の信号（すなわ
ち、半分の周波数信号）に変換する。トランシーバ１０
６は端子１０ＭＨｚ（第４図）において１０ＭＨｚの信
号を受け、この信号を差動送信器４１６に与える。信号
ＭＣＬＯＣＫとＭＣＬＯＣＫ（第４図）はＩ１０母線１
　’０５を介して周辺装置トランシーバ１０６と１１１
に送信され、これに対応する局所クロック信号が得られ
る。これらのクロック信号のそれぞれは発振器１０４の
出力信号と同じ１０　ＭＨｚの周波数を有する。しかし
、これらの信号は、Ｉ１０母線１０５の長さ分の伝送遅
れのために位相がずれている。トラン７−バ１０６ある
いは１１１において、端子ＭＣＬＯＣＫおよびＭＣＬＯ
ＣＫはそれぞれ第４図の受信矢印によって示される上記
位相のすれた１０ＭＨｚの信号を受ける。

第４図において、端子ＭＣＬＯＣＫ　ＸＥＮＡＢは高レ
ベルあるいは低レベルとされ、一方のレベルにあるトキ
、ＣＰＵ　トランシーバ１０ろが常にＭＣＬＯＣＫ　、
！＝　ＭＣＬＯＣＫ　　を送信し、他のレベルにあると
きは、コントローラトランシーバ１０６と１１１は常に
ＭＣＬＯＣＫとＭＣＬＯＣＫ　を受ける。このようなセ
ツテンダは、それぞれのトラン７−パチツフ０の内部で
行われ、上述のトランシーバの送信、受信モードには関
係ない。上述の動作において、局部クロック信号は各ト
ランシーバ内で作られる。

クロックドライバー１１９がα１，３とα２．４　　の
クロック信号をＣＰＵ１．００に与えるのと同様な方法
で、タロツクドライバ１２４と１２５はコントローラ１
０８と１１６にそれぞれ同様な機能全果たさせる。従っ
て、トランシーバ１０６と１１１から出力される局部的
ＭＣＬＯＣＫ　、ＭＣＬＯＣＫはノリツブフロップ’４
０ろがそれぞれコントローラ１０８と１１６にα１，３
とα２，４パルスを与えるように動作する。

上述の説明は、一般に一方向性で水晶発振器１０４から
トランシーバ１０３．）ランシーバ１０６と１１１、コ
ントローラ１０８と１１６へ送信される王りロンク信号
に関するものである。

しかし、テ゛−夕は、同期クロックバースト信号すなわ
ち母線クロック信号（ＢＩＯＣＬＯＣＫ）により２万同
性を有する。本装置が２方向性をイｊすることに留意さ
れたい。トランシーバと送信器あるい（徒党信器として
動作する。

ＣＰＵ１［］０が信号をＩ１０母線１０５に送信し、周
辺装置の１つがその信号を受けている場合を考える。出
力すなわち送信モードにあるときには、導線ブルーフｕ
１０２（入力バンド口０７）の一方向性信号線が高レベ
ルとなり、ＣＰＵ１００はクロックパル、２すなわちタ
ロツクパッド３０５の第６Ｂ図中のｒｃＬＯｃＫ　ＰＡ
ＤＪで示されるクロックバースト信号を発生する。これ
らのパルス又はクロックバンド３０５から１つの二方向
性信号線１０２の１つを介してＣＰＵ　トランシーバ１
０ろに進む９つの状態の変化のバースト信号である。

クロックバースト信号はバイトあ光りの初期指令ビット
（９つの状態変化）に対してバンド２０６と２１５から
（同時に、しかし直列に）送信されるデータにタイミン
グを与える。

状態の９つの変化の第１のものに同期してバンド２０６
と２１５から指令か送信されるかあるいはシフトレジス
タ２０１／２０２と２１０／２１１からそれぞれフ０レ
フィクスあるいはフ０リセットビットが送信される。後
に述べるように、これらのピントは、語例えは命令語の
内容を実行する。これらの９つのビットは、各信号線に
８つのデータピントを従える指令ビットである。１６ビ
ツト語は２つの８ビツトバイトに分割され、各バイトの
前に指令あるいは制御ピントがある。

クロックバースト信号と２つの連続したデータは次のよ
うにＣＰＵ）ランシーパ１０３に送られる。クロックパ
ッド６０５はＩ　１０　　ＣＬＯＣＫ　（第４図）に接
続され、バンド２０６と２１５からの連続したテ゛−夕
に？、：ｉ、ＤＩとＤ２（第４図）にそれぞれ与えられ
る。クロックバースト信号と連続したデータはピントご
とにトラン７−バ１０ろにシフトし、クロックバースト
信号はフリツブフロソ７”４００によって制御され、デ
ータの各ピントはフリ、ラフ０フロツプ４０１（ＤＩか
ら）あるいは４０２（Ｄ２から）にしばらくの出■己１
．徴される。

ノリツブフロップ４００．４０１および４０２の動作に
より、送信ケゞ−ト４１０，４１２および４１４は動作
可能状態となり、１つのクロックパルスとこれに対応す
る２つのデータパルスが同時に且つ差動的に母線を介し
て受信トランシーバに送られる。

次に、ＣＰＵから送られる信号を受ける周辺装置トラン
シーバの１つを考える。クロックバースト信号は差動受
信器４１１により受信され、データパルスはそれぞれ差
動受信器４１６と４１５により受信される。そして、再
びクロックバースト信号、ＡＮＤ１０Ｒケ’−）　４０
７とフリラフ０フ０ツ７’４００の動作、データパルス
、受信ケゞ−ト４１ろ、！＝４１５　トＡＮＤ１０Ｒ）
ｆ″’−）４０５と４０６（７）組み合わせにより、こ
れらのデータパルスがフリソフｕ７０ツブ４０１と４０
２に記憶される。

周辺装置コントローフトランシーバのフリラフ０フ０ツ
ブ４０１と４０２に記憶されるデータビットは、受信モ
ードでは５　ＭＨｚの速さで記憶される。

なぜなら、ＢＩＯＣＬＯＣＫは上述のＣＰＵｋ介して与
えられる５ＭＨｚ　　のバースト信号だからである。

しかし、局部クロック信号（ＭＣＬＯＣＫ）　ｕ　１０
　ＭＨｚで、コントローラトランソーバが受けるデータ
ビットのサンシリンダを制御するクロック信号である。

伝送遅れや上述の他の原因により、サンプ０リングされ
るこれらデータパルスはゆがみ、ひずみ、が生じる。こ
の種のデータパルスをサンプ０リングするのによい位置
はパルスの立上りあるいは立下りからはずれた位置であ
る。従って、１０　ＭＨｚのサンプリングあるいは局部
クロックパルスは、より大きなパルス間隔を有する５Ｍ
：Ｈｚ　　のデータパルスの中心付近に発生する立上り
あるいは立下りの時刻にデータをサンプ０リングでき、
データパルスの立上り部分と立下り部分から離れた所で
ザン７°リンク゛てきる。このサンプ０リングは、ＡＮ
Ｄ１０Ｒケゞ−ト４０７を介して加えられるＭＣＬＯＣ
Ｋに応−じて動作するフリラフ０フロツフ０４０１によ
り少くとも行われる。

それゆえ、それが周辺装置符号が一致する受信トランシ
ーバ／コントローラの組み合わせである場合には、サン
プリングされたデータはトランシーバ１０６から連続的
にｌ０８ＲＫ移動する。クロック信号はＩ　１０　　Ｃ
ＬＯＣＫと示される端子を介してｌ０８Ｒ５０４に送信
され、データ紅路はＤＩ。

Ｄ２（第４図）からそれぞれＩｌｏ　　ＤＡＴＡＩ　と
Ｉｌｏ　　ＤＡＴＡ２　　（第５図）にいたる紗路であ
る。

第４図（は受イぎ、送信モードの方向が明確に記載され
ている。ＣＰＵ　トランシーバが送信してい？ときには
、他の通信中のトランシーバは受信している。

ＣＰＵ、そのトランシーバ、周辺装置コントローラ及び
これらに対応するトランシーバは通常、受信モードにあ
る。換１すれば、多構成要素は通常、他の装置から信号
を受けて動作する。マイクロ符号回路１１８からの指令
によりＣＰＵのｌ０３Ｒは送信モードになり、上述のよ
うに、一方向性の導線ダル−ツブ１０２に信号が発生ず
る。しかし、受信端の構成要素にはＣＰＵトランンーバ
から信号を受けるために他の信号は何も発生しない。こ
れは、他の構成要素は通常受信モードにあるためである
。

第２図には、４ビツトのシフトレジスタが示されており
、それぞれは左または右バイトの寄数あるいは偶数のテ
゛−タ語を記憶することができることを留意されたい。

データはシフトレジスタカラ主構成要素例えばＣＰＵの
他の構成要素に並列に転送される。例えば、指令［ｂ→
ｌ０３ＲＪが実行されると、ｂ母線の同番がシフトレジ
スタにロードされ、ｂｌ、ｂ３．ｂ５．ｂ７　　が並列
にシフトレジスタ２０１にロードされる。同様に、池の
「ｂ」データか他の６つのレジスタにロードされる。

他の指令［Ｉ　０８Ｒ−＋ａ　Ｊが実行されると、シフ
トレジスタに記憶されていたテ゛−夕がｉ母線に並列に
転送される。従って、ａｌ　＋　’ａ３　＋　ａ５　、
ａ７がシフトレジスタ２０１からｉ母線にロードされ、
同様に、他のｒａＪ　　テ゛−夕が同時に並列に転送さ
れる。

しかし、バンド２０６と２１５からシフトレジスタへの
データのシフトイン、シフトアウトは直列となされる。

第７図には、テ゛−夕の入力と出力転送が連−続的に示
されている。バンド２０６の出力と入カテ゛−タはＤＡ
ＴＡＩ　　の形で示されており、バッド２１５の出力あ
るいは入力データはＤＡ’ｌ’Ａ２の形で示され、パッ
ド３０５のクロック人力あるいは出力バースト信号はＩ
ｌｏ　　ＣＬＯＣＫで示されている。

このテ゛−タビットの様子かられかるように、ＭＵＸド
ライバ２０５はシフトレジスタ２０１と２０２からの連
続したテ゛−夕の流れを変更し、ＭＵＸドライバ２１４
はシフトレジスタ２１０と２１１から出力される連続し
たデータの流れを変更する。

第８図には、第２図のシフトレジスタ装置の動作の効果
が示さねでいる。汐１１えは、第８図の１」バッドがバ
ッド２０６とする。機能スイッチＳ２が閉成すると、Ｉ
１０パッドは送信し、機能スイッチＳ１が閉成すると、
Ｉ１０パッドはシフトレジスタ装置からの情報を受ける
。僚能スイッチＳ１と８２は互いに排他的に開放あるい
は閉成する。

第８図に示したものは、第２図に示す左バイト’を扱う
第１シフトし／ゾスタ装置２［）１と２０２と右パイ）
ｋ扱う第２のシフトレジスタ装置２１０と２１１に適用
できる。

第７図において、データ語のそれぞれの第１のビットは
指令あるいけプレフィックスまたはプリセントピントで
ある。図では、これらはゼロビットとして示しである。

この条件は受信構成要素（例えはコントローラ１０８）
によりＩ１０命令あるいは命令語に初号化される。これ
らの指令ピッＨ−Ｉ、α２とα４のクロックパルス、！
：ＣＰＵマイクロ符号回路１１８からの指令パルスにむ
して指令デコーダ２０８において作られる。指令ビット
に対する値の他の糾み合わせは他の種類の語を示す。こ
のことは後述する。

第２図において、指令「１→ｌ０８ＲＪが４つのすべて
のシフトレジスタに与えられると、４つのシフトレジス
タはすべて１１」に７０リセツトされる。

従って、もし、第７図のＤＡＴＡ　ＩとＤＡＴＡ　２が
ｌ０８Ｒ１０１の／々ラッド０６と２１５において、従
って、シフトレジスタ２０１，２０２，２１０および２
１１の入力において受信されると、レベルシフト装置２
０３においてゼロが検出されると、ゼロはＤＡＴＡＩの
ゼロ指令ビットとなる。（これは、１が前にグリセット
されているからである。）ある時刻において、φ２ＣＵ
ＴＯＦＦが発生されて分相器ろ０６に印加されると、こ
の入力モードにおいてタロツクパルスφ１とφ２を見に
発生することを抑止する。カットオフ時刻のＭｉＪに、
第２図の回路は入力モードにあるため、クロックパルス
φ１とφ２が発生され、テ゛−夕はタイミングがとられ
、ＢＩＯＣＬＯＣＫから送られクロツクバンド３０５に
おいて受信されるクロック信号に同期して、φ１゜φ２
が発生さｈ、Ａ１とＡ２悟号か発生さね、データがシフ
トレジスタにシフトされる。

第５図において、入出力シフトレジスタ５０４はＩｌｏ
　　ＣＬＯＣＫに同期してそのＩｌｏ　ｌ）Ａ’Ｉ’Ａ
１と２６入力においてテ゛−夕を連続的に受ける。

上述の様に、第１の２つのテ゛−タビソトは指令ビット
である。もし、これらが両方ともゼロならば、それはＩ
１０命令胎であることを意味し、残った１６０ビツトは
ｌ０８Ｒから並列に命令レジスタ５０′５に転送される
。飴は状態変化論理回路５００に転送され、周辺装置符
号回路５０８と比較される。なお、図示しないが、周辺
装置符号回路５１Ｌ１８は状態変化論理回路５００に接
続される。

もし、コントローラ１０８が、Ｉ　／　Ｏ＃５令飴の最
後のｂピントに示される周辺装置符号にマンチする周辺
装置符号を受けると、このコントローラでは次の様な処
理がなさねる。命令内容に応じて、レジスタ装ｐ５０５
．５０６．５０９中のレジスタの１つが動１′［シ、必
侠ならば、ｒａＪ母線が対しする胸辺装匝にその飴を与
える。

ｒｉＪ　ｍに、このコントローラに接続される周辺装置
は信号をこのコントローラを介して、少なくともｂ母＆
’に通ってｌ０３Ｒ５０４にもどされる。そこから、１
ｇ号は対重：するトランシーバを介してＣＰ、Ｕにもと
される。もちろん、このコントローラの送信モードでは
、ＯＵＴ端子はこのトランシーバ／コントローラ構成要
素の通常受信モードを送信モ・−ドに変更するように動
作する。第５図のＯＵ　’ｌ”端子は第１図のダル−ツ
ブ１０フ一方向の矢に相当する。

周辺装置から送信される他の信号は第５図の右１則の図
に示されている。上述の様に、ある信号は、例えばｌＮ
ＴＲ（ＩＮＴＰ　に相当する）及びＤＣＨＲ（ＤＣＨＰ
に相当する）の様なバイパス母線１２２全介して送信さ
れる。

第５図において、５００は少くともＰＬＡ　５０’２の
動作とＩＲ装置５０３の命令に応じで動作する。

状態変化論理回路５００は、現在の状態の終りの次に続
く論理状態を選択する。すべてのコントローラによりｆ
乍られる状態はＰＬＡ５０２　に記１意され、情報はぽ
ｊｒみ出し専用７１意装置（ＲＯＭ＞に記憶され、少く
ともコントローラのレジスタ装ｋｌｆ−制御する、第５
図に示した装置の動作説明を銑けるに、ＩＯＣの制御論
理回路あるいは周辺装置コントローラは、ＰＬＡ５０２
、状態変化論理回路５００、および状態カウンタ５０１
を有する。制御論理回路は、データチャンネルシーケン
スの間および■゛１０１０指令の間の動作を決定する。

ＰＬＡは、機械の状態ある□いはＩＯＣの論理状態全規
定する情報を有する。状態変化論理回路５００は、ＩＯ
Ｃあるいは周辺ｉ１！コントローラがプログラム方式論
理回路５０２に規定される柚々の１ｉｉｉｌｉ埋状態に
入る順序を決定し、ＰＬＡ５０２から受ける情報及びＩ
ＯＣの他の構成要素から受ける状態情報により決定され
る状態を選択する。

状態コントローラ５０１は周辺装置コントローラの現任
の状態を決定するＰＬＡ中に記憶されて情辛操のアドレ
スに’ｌＮするレジスタである。アドレスレジスタ５０
５は１５ピントのレジスタで、データチャンネルシーケ
ンスの間はその内容が増力０し、外部レジスタが動作ｏ
Ｊ能状態にないとき、その内容は対１６するトランシー
バに送信される。語カウントレジスタ５０６は１６ビツ
トのレジスタで、その内容はデータチャンネルシーケン
スの間増加する。Ｔレジスタ５０７（ｌ−１：１．６ビ
ツトのレジスタで、データチャンネルシーケンスの間、
方向指示とデータチャンネルアドレスを保持する。周辺
装置符号レジスタ５０８では、極性ビット、外部レジス
タ動作許可ピントが、ｌ０Ｒ８Ｔ（入力／出カリセント
）指令の実行の間ｂｆｆｉ′線に介して周辺装置から受
ける情報とともにロードされる。周辺装置符号レジスタ
５０８は６ビントレゾスタで、上述の様に状態変化論理
回路５００と関係しあって動作し、指令のビット１０〜
−１５が周辺装置綿量レジスタ５０８のＯ〜５の円拌と
そ１＋それ一致したときのみＩＯＣがＩ１０命令全実付
ずるよう動作する。換言すれは、もし第７図に示す様な
１８ピント語がＩ　／　Ｏ命令諸（谷９ビットバイトの
第１ビツトによって決定される）として周辺装置コント
ローラのｌ０８Ｒ５０４に与えられると、それは命令レ
ジスタ５０３に書き込まれる。そして、状態変化論理回
路５００において、川辺装置符号レジスタ５０８のｕｕ
の最も右の６ビツトの比較がなされる。これらが一致し
ている場合には、周辺装置コントローラがこの命令がそ
の意味であることを知る。

極性ビット指示器は装置５０８の副次的な−もので、周
辺装置に送信され、又はそれらから受信されるデータピ
ントの極性を決定する１ビツトレジスタである。このビ
ットが１であると、装置に接続されているテ゛−タ端子
が低レベルであるとき０を意味し、０が低レベルのこれ
ら端子に送信される。極性ビットがＯであると、装置の
データ端子に転送されるテ゛−夕は上記と逆になる。

外部レジスタ許可ビントレシフタモ丑た１ビツトレジス
タである。このビットがＯのときは、テ゛−タチャンネ
ルく−タンスの間送信されるデータチャンネルアドレス
はメモリアドレネレジスタ５０５の内容である。これ以
外のときは、データチャンネルアドレスは周辺装置から
受ける情報である。

マスクアウトドライバ５０９と割込み不許可論理回路５
１３はともに割込み不許可ピントと呼ばれる１ビツトレ
ジスタの内容を決定する。このビット内容はＭＳＫＯ（
マスクアウト）指令の実行の間のみ変化する。周辺装置
コントローラは、割込み不許可ビットが０に等しいとき
にのみ割込み要求プログラムを実行する。

実行中／終了論理回路５１２は実行中ビットと終了ピン
トとＵず・ばれる２つの１ビツトレジスタを有する、こ
れらのビット内容は、Ｉ１０指令の実ｔ１の間貸われる
動１′「及び周辺装置によって装置で行われる動作によ
りロードされる。これらのビット内容はＩ１０スキップ
指令の実行の間バイパス母線を介して送イ８さねる。馴
込み要求論理回路５１４ば、周辺装置コントローラが割
込み安来フ。

ロダラムケ実行するときを決定する。これは、割込み要
求ビットと呼ばれる、−ｒｋ有する１ビツトレジスタで
ある。周辺装置コントローラはこのビットが１のとき割
込み要求を行う。データチャンネル安求論理回路５１５
は周辺装置コントローラがデータチャンネル要求を行う
ときを決定する。

これはデータチャンネル要求ビットと呼ばれるビットを
有する１ビツトレジスタである。周辺装置コントローラ
は、このビットが１のときにデータチャンネビレ要求を
行う。

Ｉ１０母線装置の送信の４つの型をまとめるにあたって
、再び第７図を参照されたい。４つの型のそれぞれは２
つのｒ−夕線（異なった送信には４つのデータ線）を介
して送信される１つの制御ビットと８つのデータビン）
ｋ有するこれら４つの型のものは制御ビットｔＵ号化す
ることにより区別される。論理”　１　”は母線におけ
る昼レベル信号によって表わすことができる。

各９ピツトバイトの第１ビツトは０であり、２つのＯは
符号化され、入出力命令あるいはＩ１０指令であること
がわかる。

しかし、もし、ＤＡＴＡＩの指令ピントが低レベルで、
ＤＡＴＡ２の指令ピントが高レベルだと、Ｉｌｏが７０
ログラムされるデータチャンネルの休止期間中ＣＰＵか
ら選択された周辺装置にデータが送信さ′ｊ′するのを
示すのに便用される。この型のデータ送信には６つのテ
゛−タフオーマントがｆ車用される。（１１一般的テ゛
−タ：ビント０〜１５は１６ビツトのテ゛−タ胎に１史
川さね、これはある指令及びデータチャンネルサイクル
中のデータの転送に１更用される。（２１Ｉ１０スキッ
プ′：これはビット２〜１５は使われず、ピッ）０は終
了を示すのに用いられ、ビット１は実行中を示すのにの
み用いられる。このフォーマットは、装置がＩ１０スキ
ップ命令に応答するときに使用される。（３）テ゛−タ
チャンネルアドレス：第６のデータ送信フォーマットで
ありビット１〜１５はメモリアドレスとして使用され、
ビット０は入力あるいは出力を示すのに用いられ、「１
」は入力を示し、「０」は出力を示す。このフォーマッ
トは、周辺装置がデータチャンネルアドレス要求に応答
するときに便用される。

次の指令ビットの組み合わせは、ＤＡＴＡＩが高レベル
で、ＤＡＴＡ２が低レベルの場合である。これは、ＣＰ
ＵからＩ１０母線にデータチャンネルアドレス要求（１
）ＣＡＤＲＱ）に関係する。この型の要求は、テ゛−タ
チャンネルザイクルを要求する最も優先暦の筒い周辺装
置が、ＣＰＵが便用することを望んでいるメモリアドレ
スをバイパス母線１２２あるいは１２６及び母線１０５
を介して送ることを示す。

そして、指令ビットが１，１であれば、これはＣＰＵ１
００から入出力装置への要求許可（ＲＱＥＮＢ）’に示
ず。この語は外部の割込み要求と周辺装［ｔ１０８，１
１３等から受けるテ゛−タチャンネル要求に同期する。

さもないと、要求が競合し、複雑なものとなる。

本発明は、その思想及び本質的特徴を離れることなく他
°の具体的形で実施できる。従って、上記実施例は例示
的なものであってこれに限定されない。本発明の範囲は
上記実施例ではなく特許請求の範囲の記載によって決定
される。従って特許請求の範囲と等価の範囲内での全て
の変更がなし得る。

【図面の簡単な説明】

第１図は本発明が適用さねたデータ処理装國を示すブロ
ック図、第２図は第１図の各ＩＯＳＲ内の電子回路構成
を部分的に詳細に示すブロック図、第６Ａ図は谷ＩＯＳ
Ｒの残りの部分の電子回路構成を詳細に示すブロック図
、第６Ｂ図゛は各ＩＯＳＲの動作を示す波形図、第４図
は第１図の各トランシーバの電気的構成を示す回路構成
図、第５図は第１図の各周辺装置側コントローラの電気
的構成を示す詳細ブロック図、第６Ａ図と第６Ｂ図は互
いに組み合わされて第１図の装置のある事象の入出力サ
イクルあるいはジ−ケンスを示す流れ線図、第７図は１
６ビツトデータ語の２つの８ビツト／々イトを、各バイ
トに先行する指令すなわちフ０レフィクスおよびクロッ
クバースト信号とともに示す波形図、第８図は第１図の
シフトレジスタ装置の動作を示すブロック図である。 １００・・・・中央処理装置、１０１・・・・インター
フェース装置、１０２，１０７，１１２・・・・・・導
線、１０６・・・・・・ＣＰＵ｝ランシーバ、１０４−
　・クロツク信号発振器、１０５・・・・・入出力曲線
、１０６，１１１・・・・・周辺装置トランシーバ、１
０８．１１３・・・周辺装置コントローラ、１１０．１
１５　　・・・Ｊ＾」送装置、１１６・・・・・主記憶
装置、１１９，１２４．．１２５・・・・・・クロ゛ツ
クドライバ、１２０．１２１・・・・・・インターフェ
ース装置、１２２．１２３．１２６・・・・・バイパス
母線、２００．２０９・・・・・・レベルシフタ、２０
１，２０２゜２１０．２１１・・・・・・シフトレジス
タ、２０６゜２０４　、２１２　、２’１３・・・・・
レベルシフタ、２０５・・・・・マルチフ０レクサ及び
ドライバ、２０６゜２１５　・・・・・Ｉ１０パッド、
２０８　・・指令デコーダ、ろＯＯ・・・・・・指令テ
゛コーダ、３０１・・・・クロック信号発生器、３０２
・・・・・・指令データ・シフトレ、　　シフタ・デー
タ出力装置、６０６・・・・・・指令デコーダ・シフト
レジスタ・データ入力装置、ろ０４・・・・・・・・・
バンドドライバ、３０５−−＝　Ｉ　１０クロツクバン
ド、３０６・・・・・分相器・クロック信号発生器、３
０７・・・Ｉ１０人カパッド、４００，４０１　　。 ４０２．４０３・・・・・・フリツプフロツプ”、４０
４゜４０５．４０６．４０７・・・・・・アンド／オア
ゲート、４１０．４１２，４１４，４１６・・・送動送
信器、４１１．４１３，４１５．４１７・・・・・・差
動受信器、５００　・・・・状態変化論理回路、５０１
・・・・・状態カウンタ、５０２・・・・・・フ０ロダ
ラム方式論理回路、５０３・・・・・・命令レジスタ、
５（ｌｌ１４・・・・・・インターフェース！！、５０
５・・・・・・アドレスレジスタ、５０６・・・・・・
語カウントレシフタ、５０７・・・・・・Ｔレジスタ、
５０８・・・・・・周辺装置符号レジスタ、５０９・・
・・・マスク、ワイヤド装置・ドライバ、５１０・・・
・・・データアウト・インバータ・ドライバ、５１１・
・・・データイン・インバータ・ドライバ、５１２・・
・・・ビジー・ダン論理回路、５１６・・・・・・割込
み不許可論理回路、５１４・・・・・・割込み要求論理
回路、５１５・・・・・・データチャンネル髪求論理回
路。 朱ろＡ−・！、　　　基６８図 ｒｌ：ｌＣＨへ　　　　　　　　　　　　　　　ｌ”Ｅ
Ｔｃｈｂ、２１５−

Claims (1)

1. 【特許請求の範囲】 （１）データ処理装置のためのマイクロ符号回路と、前
   記データ処理装置の単一の入出力母線装置とインターフ
   ェースする並列／＠列デジタル語変換器とを有し、一定
   クロック源で駆動され下記（あ）（い）（う）（え）（
   お）を特徴とする中央処理装置・ （あ）、前記入出力母線装置からテ゛ジタル語を直列（
   で受けるシフトレジスタ装置。 （い）ζ前記マイクロ符号回路からの指令に心して前記
   シフトレジスタ装置から前記中央処理装置に前記デジタ
   ル語を並列に転送する第１装置。 （う）、前記マイクロ符号回路からの他の指令に応じて
   、前記中央処理装置から前記シフトレジスタ装置に別の
   デジタル飴を並列に転送する第２装置。 （え）、前記シフトレジスタ装置が前記別のデジタル胎
   を前ｆｆ己大入出力母線装置直列に蓬信する出力装置を
   有する。 （お）、前記並列／直列胎変換器が、タロツクバースト
   信号を送信する装置であって前記バースト信号の谷状態
   が同時に送信される別のデジタル語の少くとも対応する
   １つのピントに同期する装置をそなえる。 （２、特許請求の範囲第１項に記載の中央処理装置にお
   いて、前記並列／直列語変換器が、少くとも前記別のデ
   ジタル語の第１ビツトを予めセットし、前記入出力母線
   装置に対する前記別のテ゛ジタル語の内容を設定する装
   置を有することを特徴とする中央処理装置。 （３）特許請求の範囲第２項に記載の中央処理装置にお
   いて、前記並列／直列語変換器が、前記シフトレジスタ
   装置の内容をすべて１にする装置と、前記シフトレジス
   タ装置からシフトアウトされ。るゼロを検出して前記デ
   ジタル語の直列受信の光子を判定する装置とをそなえる
   ことを特徴とする特央処理装置。 （４）特許請求の範囲第２項に記載の中央処理装置にお
   いて、前記シフトレジスタ装置が、４つの４ビツトシフ
   トレジスタからなり、最初の２つのレジスタは１６ビツ
   トのデジタル語の左バイトを送受信し、後の２つのレジ
   スタが前記１６ビツト語の右バイトを受けるように構成
   されていることを特徴とする中央処理装置。 （５）特許請求の範囲第４項にＧピ載の中央処理装置に
   おいて、前記最初の２つのレジスタが、前記最初の２つ
   のレジスタの１つに偶数ビットを与え、前記最初の２つ
   のレジスタの他のものに奇数ビットを与える多重変換装
   置をそなえることを特徴とする中央処理装置。 （６）特許請求の範囲第５項に記載の中央処理装置にお
   いて、前記後の２つのレジスタが、前記後の２つのレジ
   スタの１つに偶数ビットを与え、前記後の２つのレジス
   タの他のものに奇数ビットを与える多重変換装置をそな
   えることを特徴とする中央処理装置。 （７）特許請求の範囲第１項に記載の中央処理装置にお
   いて、前記変換器がさらに下記（ａＨｂ）（ｃＨｄＨｅ
   ）をそなえることを特徴とする中央処理装置 （ａ）　　ａ常、前記変換器の入力モードを設定する装
   置。 （ｂ）　　前記マイクロ符号回路の動作に応じて前記変
   換器の出力モードを設定する装置。 （Ｃ）　　前記入力モードの開動作し、前記デジタル語
   に同期して前記入出力母線装置からクロンクバースト信
   号を受ける入力装置。 （ｄ）　　前記母線クロックバースト信号を他のクロッ
   ク信号に変換する装置。 （ｅ）　　前記他のクロック信号に応じて前記デジタル
   語を前記シフト・レジスタ装置にシフトインする装置。 （８）特許請求の範囲第７項に記載の中央処理装置にお
   いて、前記変換器が、さらに、前記出力モードの間、前
   記別のテ゛ジタル語に同期して別の母線クロンクバース
   ト信号を前記入出力母線装置に出力する出力装置をそな
   えることを特徴とする中央処理装置。