JPS5999521A

JPS5999521A - インタフエ−ス回路

Info

Publication number: JPS5999521A
Application number: JP57207688A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿; Hideyuki Takahashi; 秀幸高橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-11-29
Filing date: 1982-11-29
Publication date: 1984-06-08
Also published as: US4849931A; JPS611781B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は入出力回路とシステムバスとの間に設けらｎる
インタフェース回路に係り、特に共通の入出カポ−ドア
ドレスに重複して接舷の入出力回路を割付けることを可
能にしたインタフェース回路に関する。

〔発明の技術的背景と問題点〕

マイクロコンピュータを用いて構成したシステムには、
内部構成外の拡張ユニットを接続するための拡張インタ
フェースが設けられる。拡張ユニットには種々の１／（
Ｊ（９１１えばプロセス入出力装置、増設用外部記憶装
置）が配置される。

一般にマイクロコンピュータがこれら増設置１０オプシ
ョンを制御する場合、マイクロコンピュータ側から特定
■１０の特定回路（例えばデータレジスタ、ステータス
レジスタ）を指定でき４ければならない。この手法とし
て、各’／（Ｊ　ｆｃ主記憶空間に割りつける方式と各
Ｉ１０ボートに割り付ける方式とが存在する。前者は、
マイクロコンピュータのアドレスバスに特定Ｉ１０を接
続し、マイクロコンピュータが特定のアドレス情報、及
び、メモリ書込み／続出し信号（ＭＥＭ　Ｒ／Ｗ）を１
１０側に出力する。Ｉ１０側では前記アドレス情報をデ
コードし、この出力であるデコード信月とＭ　ＥＡＩＲ
／Ｗ信号とを内部の特定回路に出力する。この結抹、マ
イクロコンピュータと、Ｉ１０側内部回路との情報伝礫
が可能となる。この方式の欠点は、Ｉｌｏの数だけ主記
憶空間が占有されてしまうことにある。マイクロコンピ
ュータの能力が増大し、アドレス空間Ｆ間は広くなって
はいるが、同時にオペレーティングシステム（ＯＳ）、
言語プロセッザ等システムの制御に必要なプロ、ダラム
も拡大の傾向にあり、主記憶空間にユーザが使用可能な
エリアを広く残しておくには、Ｉｌｏ　　のアドレス空
間への割付けは大きな損失となる。

との問題全力１（決したものが、Ｉｌｏを■１０ボート
に割付ける方式である。この方式において、アドレスバ
スの１部（例えばアドレスバスが１６ビツト幅を持って
いれば、下位８ビット分が使用される）にＩｌｏが接続
され、マイクロコンビコータ側から、Ｉ１０ポートアド
レスとＩ１０信号（Ｉｌｏ　　ｌＮ１０ＵＴ）とを出力
する。Ｉ１０側では、Ｉ１０ボートアドレスをデコード
し、この出力であるデコード信号とＩｌｏ　　ｌＮ１０
ＵＴ　　信号とを内部の特定回路に出力する。この結果
、マイクロコンピュータとｌ１０９４１１内部回路との
情報伝達が可能となる。この方式によれば、Ｉｌｏの割
付けられる空間は主記憶とは別空間となる。

さて、マイクロコンピュータを用いて構成し、７たシス
テムは、その処耶能力の増加とともに適用範囲が広がり
、接続されるＩｌｏの種類は増加の一途をたどっＣいる
。これにともなって、システムを供給する側は、必要最
少限のＩｌｏを内部構成として装備し、種々の用途ごと
に必要となるＩｌｏを拡張インタフェースを介して接続
する増設オプションの形式でユーザに供給する。

先に述べたように、マイクロコンピュータがこれらオプ
ション（一般にボードの形で供給される）を制御するた
めには、オプションボードに対し個有のＩ１０ボートア
ドレスを割付ける必要がある。

しかし、入出カポ−ドアドレスの最大数はマイクロプロ
セッサにより限りがあり、割付けるべき入出カポ−ドア
ドレスがなくなるか、あるいは、異なる種類のＩ１０オ
プシ９ンに重復し／こボートアドレスを割描てなければ
ならない。異なる種類のＩ１０オプションが重複した入
出カポ−ドアドレスを持つことは、ユーザ側で同時にこ
れらＩ１０オプションを使用できないことを意味する。

また、Ｉ１０オプションの接続のためには、Ｉ１０オプ
ションからマイクロプロセッサへの割込要求線が必要と
なる。また、割込要求が発生したとき、制御プログラム
がどの種類のＩｌｏから要求が発生したのかを判断する
ためにＩＤステータスが必要となる。従って、１１０の
増設のだめには、割込み要求紳、ＩＤステータスも任意
に追加可能であることが望ましい。

〔発明の目的〕

本発明は、上記問題点を解決すること、即ち、ものであ
る。また、本発明は、増設置１０に上位互換性、下位互
換性を保つだめに、異なるプロセッサ間でも共通な仕様
を持ちうるバス上で１１０の増設を行うことを目的とす
る。これは、マイクロコンピュータによりｊｌｌｊ　＃
ｌ］されるシステム（特にパーソナルコンピュータにお
いて顕著であるが）はファミリー化（異なるシステム間
でもソフトウェア、Ｉ／（Ｊ機器を共通に使用できる）
される傾向にあり、増設置１０の共通利用性が重要な課
題だからである。

〔発明の概要〕

本発明のインタフェース回路は、共通の入出カポ−ドア
ドレスに重複して複数の入出力回路を割付けることを可
能とする。この重複した入出力ボート各々をページと定
義するが、実際のデータ入出力において、重複したペー
ジの１つが選択されなければならない。この選択制御の
ために、特定のボートアドレスが制御ボートとして使用
される。

インタフェース回路は、この特定ボートアドレスをデコ
ードする第１のデコード回路を具備する。

更に、データバスの特定ビットから送られたデータの設
定回路を具１ホ１シ、この設定回路には、前記第１のデ
コード回路からのデコード信号に基づき前記データが設
定さｆＬる。前記複数の入出力回路各々には、前記共通
の入出カポ−ドアドレスをデコードする第２のデコード
回路が具備される。前記設定回路の出力は対応する第２
のデコード回路を活ｌ〈ｔ：化するように作用する。こ
の結果、特定のページがボートアドレス指定可能に選択
されることになる。更に、前記複数の入出力回路から割
込要求が発せられたとき、どのページから割込要求が発
生されたかシステム側で認識されなければなのデコード
信号に基づき、データバスの特定ビットにデータを出力
する手段を具備する。システム側では、データの発せら
れたビット位ＩＦｔを調べることにより、割込要求の発
せられたページを認識することができる。

用されるインタフェース回路の概略図である。１はシス
テムバスでｈ　Ｌ　　Ｉｌｏ　ホー　）アドレスバスバ
ス口、データバス１２、割込信号線１３を含んでいる。

図示されていない力＆バス】にはマイクロコンピュータ
から出力されている制御信号１４　（Ｉｌｏ　ｌＮ１０
Ｕ’ｉ”　（ｉ分線＆　ト）　モ含マレル。

２及至４け、それぞれインタフェースボードであ器の制
御を行う入出力回路である。この回路２１は、Ｉ１０機
器の種類により様々な形態が考えら路内部の個々のＩ１
０ボートを指定するための共の特徴として、これら回路
に割付けられたＩ１０ボート（これを共通ボートと呼ぶ
）はボード２及至４を通して重複している。この点は後
述する第２図により明らかとなる。２２は後述するＰＧ
ＳＬボート、Ｓ　Ｔ　Ｉ　Ｄポート、及び、ＲＤＩＤボ
ートをデコードするために使用される拡張制御ボートデ
コーダである。２３はＰＧＳＬ信号線である。この信号
線２３を介して送出されるデコード信号（Ｐ（）ＳＬ）
の１つを選択するために使用されるｃ　２４はＳ−Ｔ　
Ｉ　Ｄ信号線である。この信号線２４を介して送出され
るデコード信号（ＳＴＩＤ）は、回路２１からマイクロ
コンピュータ（図示せず）が共通ボートの各ページに回
路２１等が接続されているか否かを確認する際に使用さ
れる。２５はＲＤ　Ｉ　Ｉ）信号線である。

この信号線２５を介して送出さねるデコード信号（Ｒ１
，）ＩＩ））Ｉｄ、、マイクロコンピュータに対して割
込信号が発せられたとき、マイクロコンビ１．−夕が、
割込要求を発した共通ボートのページを識別するために
使用される。２６は、データバス１２の第１ビツトの信
号線と接続されるデータ信号線である。このデータ信号
線２６に、データバス１２上を流れるデータの第１ビツ
トの情報ヲ１）刑フリップフロップ（ＤＦ’Ｆ）　２７
．２８に伝達し、ＮＡＮＤゲート２９の出力信号をデー
タバス１２の第１ビット信対線に送出する。データバス
１２のうちどのビットの信号線上接続するかけ、このボ
ード２が共通ボートのどのページに割付けられるかによ
り決められる。ＤＦＦ２７には、Ｉ’　Ｇ　Ｓ　Ｌ信号
の入力時にデータ浦対線２６上のデータがセットされる
。

Ｄ　Ｆ　Ｆ　２８には、Ｓ　ｌ’　Ｉ　Ｊ）信号の入力
時にデータ信号−るとき活性化（イネーブル）アドレスが送られＣきたとき、デコード信号を出力する
。３０は割込要求フリブブフロノブ（ＩＮＴＦＦ）であ
り、本実施例ではＲ８型７リノプフロソプが使用される
。このＩＮＴ　　ＦＦ３０はボード２に接続された１１
０機器がマイクロコンピュータに対しデータの伝達を要
求する際、図示されない回路２１の制御によりセットさ
れる。ＩＮ’ｌ’　ＦＦ３０のＱ４子出力＋：ｉ：ＮＡ
ＮＩ）ゲート３１を介し、フィクロコンピュータに対す
る割込信号（ＩＮＴ）とじて割込信号線１３に送出さｎ
る。また、ＩＮＴＦＦ３ＵのＱ端子出力は、ＤＦＦ２８
がセット状、ｔ＆、ｉ　（即ちＱ出力が論理“１″であ
る）にあり、デコーダ２２よりＲＤＩＤ信号が出力され
ているとき、ＮＡＮＤゲート３２　、ＮＡＮＤゲート２
９、及び、データ信３線２６を介して、データバス１２
の第１ビツトに出力される。３３は回路２１とデータバ
ス１２とのデータ信号伝送路である。

第２図は、実施例としあげたマイクロコンピュータ応用
システムＩ１０ポートマツプである。実施例において、
各Ｉ１０ポートは８ビツトの１１０ポートアドレスで指
定される。第２図に示すボートマツプでは、横軸にＩ１
０ボートアドレスの上位４ビツトを、縦軸にＩ１０ボー
トアドレスの下位４ビツトを１６進数で示しである。こ
の図に示すように、本実施例ではボートアドレス００１
（（Ｈは１６進数を示す）及至３ＦＨが本体内部のＩ１
０ポートとして、ボートアドレス４０１１及至７Ｆ１１
が自ユーザ用Ｉ１０ポート（例えば、ユーザがチら設計した
装置程を割付ける）としてリザーブされている。、また
、ボートアドレス８０１−］及至ＦＦＨがメーカ用拡嶽
ホードとして割当てられている。このメーカ用拡張ボー
トの内、大枠で囲んだ部分、即ちボートアドレスＣＯＩ
■及至ＣＦＨ４並びに、ボートアドレスＩ）ＯＨ及至Ｄ
ＦＨの各々が本発明に係る部分（共通ボート、　ＭｔＪ
ＬＴＩ　ＵＳＥＩｌｏ　ＰＯＲＴ＃ｉ、Ｒ２）である。

第２図に示すように、共通ボート＃１、Ｒ２には複数の
ページを設定することかめには、ベージ惠択手段が必要
となる。ページ選択のために使用さｉする拡張制御ボー
トが前述のＰＧ８Ｌ、　Ｓ’ｌ’ＩＤ、　ＲＩＮＤ　ホ
ー　）　テｆｂル。ＰＧＳＬボートは、共通ボートＲ１
用としてＤＩ）Ｈに、共通ボートＲ２用としｒ　ＣＤＨ
に割付けられる。同じく５ＴＩＩ）ボート、ＲＤＩＤボ
ートは各々共通ボートＲ１用としてＤＩ用、ＤＥＨに、
共通ボートＲ２用とし−（ｃｗＨ，ＣＦＨに割付けられ
る。

以下、第１図に示すボード２及至４が共通ボート１）０
１４及至ＤＦ■ｌＫ重復して割イτ」られているものと
仮定し、実施例の動作を説明する。

（イ）マイクロコンピュータ側からの共通ボートにどの
ような構成でボードが実装されているか認識する必要が
ある。この処理は、マイクロコンピュータ側に具備され
た初期化ルーチンにおいて実行される。第１図のＳ　Ｔ
　１’　Ｄ　（ｇ号は、ボートアドレスＤＥＨがマイク
ロコンピュータよシ出力されたとき、デコーダ２２から
出力されるものとする。また、マイクロコンピュータが
Ｉ１０ボートアドレスＤＢＨに出力命令（ＯＵＴ　　Ｄ
ＥＨ，ＸＸＨ・・ＸＸＨはデータを示す）を実行すると
きのデータを第３図（、）の如く定義する。即ち、第１
図に示すボード２が第Ｏベージに割付けられるとすれば
、データ信号線２６は、データバス１２の第０ピツト信
号線と接続されることになる。また、データバス１２は
−”アクティブであり、通常はすべて論理°゛１°′に
設定されている。更に、１ゼＩ）　ｌ　Ｄイｒ：号は、
ボー１、アドレスＤＦＨかマイクロコンピュータより出
力さ扛たとき、デコーダ２２から出力されるものと仮定
する。この仮２ｙは、以下の説明においても同様とする
。

さて、初期化ルーチンにおいて、例えば共通ボートの第
０ベージＩ１０ボードが実装されているか否かを検査す
る場仕を考える。まず、マイクロコンピュータは、ボー
トアドレスＤｉｎ（にデータＦＢＩ−１（即ち、データ
バス１２の第０ピツ）・にのみ０′′、が立つデータ）
を出力する命令（ＯＵＴ　　ｏＤＥｌ（，０ＦＥＨ）を
実行する。この結果、１１０ボートアドレスノ（ス１１
にはＩ）ＥＨが、データバス１２にはＦＥＨが送出され
る。デコーダ２２は、ポートアドレス１）ＥＨをデコー
ドし、８ＪｆＩＤ信号を出力する。この５ＴＩＤ信号は
ＤＦＦ２８のクロック端子に人力するが、このとき、Ｄ
ＦＦＺ８の１）入力端子には論理°′０°′のデータ（
データバス１２の第Ｏピットは０”Ｋ設定されている）
が入力されているため、ＤＦＦ２８のＱ出力は論理′°
０°′に設定される。従って、ＮＡＮＤゲート３２の出
力は論理゛１”になる。

続いて、マイクロコンピュータはポートアドレスＤＦＨ
からデータを入力する命令（ＩＮＯＤＦＦＩ）を実行す
る。この結果、Ｉ／（Ｊボートアドレスバス１１にはＬ
）’ＦＨが送出される。

デコーダ２２は、ボートアドレスＤＦＨｉデコードし、
ＲＤＩＤ信号を出力する。ＲＤＩＤ信号の送出により、
ＮＡＮＤケート２９が開にされ、先に設定されたゲート
３２の出力（論理パ１″）が反転され（論理（１０１１
として）データバス１２の第０ピツトに出力される。こ
のとき、他のボード３及至４に具備されたＤＦＦ２８は
、先の出力命令（ＯｔＪＴ　０１）ＥｋζＯＦ樹Ｉ）に
よって論理“°０゛′に設定されないから、他のページ
にボードが割付けられていても、データバス１２の他の
ページに対応するピントは変化しない。即ち、入力命令
（ＩＮ　０ＩＪＦ）４）によって、マイクロコンピュー
タに入力するデータは最下位ビットのみに”０°′が立
ったデ゛−夕である。第３図（ｂ）に示すように、ＲＤ
　Ｉ　１１ポートにおけるデータは、５ＴＩＩ）ボート
のデータ（第３図（ａ））と各ビット対応して定義され
ており、マイクロコンピュータは、指定したページに対
応したビット位ｉｆｆ”０”′が立つことを検出して、
そのページにボードが割付けられていること全認識する
。先の説明では、第Ｏスロットの検定を行ない、第０ペ
ージの対応ビット（第０ビツト）にＩｔｏ”が立ったの
で、マイクロコンピュータは第０ページにボード２が割
付けられていることを認識する。

（このページにボード２が割付けられていなければ、第
Ｏビットは変化しない。）最後に、マイクロコンピュー
タは、ポートアドレスＤＢＨＩｔ’ＣデータＦＦＨを出
７１する命令（ＯＵＴｏＤＥＨ，ｏＦＦＨ）を実行し、
ＤＦＦ２８を論理′“１°°（定常状態）に戻し、一連
の処理を終了する。

へ１−　ン゛この説明では、１つのス←のみの検定としたが、すべてのボードに具備されたＤＦＦ２８を論
理″０“′に設定して、Ｒ１）Ｉｌ）ボートからデータ
を読むようにすれば、マイクロコンピュータは１度にポ
ートアドレス１）Ｘｌｌに重膜割付されたボードの実装
構成を認識することができる。

システムの初期化の他に、マイクロコンピュータ側で、
増設置１０の構成を知る必要が生じたときも、同様の手
順で増設置１０の存在を調査することができる。

仲）割込要求の処理次に、第１図に示す回路２１から割込要求が発生される
場仕の動作を説明する。

まず、回路２１はＩＮＴ　Ｉ”Ｆ’３０をセットする（
従って、ＩＮＴ　ＦＦ３０のＱ出力が論理”ｉ”とガる
）ことにより、マイクロコンピュータ側に割込要求を発
する。ＩＮＴ　ＦＦ３０のＱ出力はゲート３１により反
転され（論理″“０″）、信号線１３に送出される。マ
イクロコンビ′ユマイクロコンピュータは、ボートアド
レスＤ　ＦＨからデータを入力する命令（ＩＮ　０ＤＦ
Ｈ）を実行する。この結果１／Ｕポートアドレスダ２２
からＲＩ）　Ｉ　Ｄ信号が出力される。このとき、ＤＦ
Ｆ２８のＱ出力は定常状態として論理゛′１″、ＩＮＴ
　ＦＦ３０のＱ出力は割込設定として論理″０”にセッ
トされているため、　ＲＤＩＤ信号がゲート２９に入力
すると、論理ＩＩｏ”の出力がデータ信号線２６を介し
、データバス１２の第θビットに出力される。他のボー
ド３及至４からのデータ出力はすべて論理１′１”なの
で、マイクロコンピュータは第０ビツトのみ論理１１０
″が立ったデータをデータバス１２から読込むことに々
る。第３図ｔｂ）に示したように、ＲＤＩＤボートの定
義によれば、第０ビツトに論理（Ｉｏ”が立ったことは
、共通ボートの第Ｏベージから割込がかかったことを意
味する。従って、先のデータ読込みＫよきる。

（ハ）マイクロコンピュータとＩ１０機器間の入出力処
理次に、電源投入時のシステムの初期化、マイクロコンピ
ュータ側からのＩ１０機器の起動時、或いは、前述した
割込処理の結果、共通ボートに接続された特定のＩ１０
回路（例えば回路２１）とマイクロコンピュータ側との
データ入力又は出力が行われる際の動作を説明する。

まず、マイクロコンピュータは、ＰＧＳＬボー４ＤＤＨ
に特定のスロットを指定するデータ出力命令を実行する
。ＰＧＳＬボー）　ＤＩ）Ｈ上のデータは第３図（Ｃ）
の如く定義されている。

従って、ボード２を指定するためには、データ信号線２
６がデータビットＯと接続されているから、データの最
下位のみに論理″０°′を立てたデータ（即ちＦＩＲ）
をボートアドレスＩ）　ｌ）Ｈに出力する（　０［Ｊ’
ｌ”　　ｏ　ＤＩ）ｌ−１、ＱＦｇｌｌの実行）。この
結果、Ｉ１０ポートアドレスバス】ｌにボートアドレス
ＤＤＨが送出され、このアドレスがデコーダ２２により
デコードされて、ＰＧＳＬ信号が出力される。ＰＧ８Ｌ
信号はＤＦＦ２７のクロック端子（ＣＫ）に入力するが
、このときＤＦＦ２７のＤ入力端子にはデータバス１２
００ビツト目より論理゛０”のデータが入力しているか
ら、ＤＦＦ２７のＱ出力端子は論理′°０″に設定され
る。Ｉ）ＦＦ２７のＱ出力端子が論理パ０″変化するこ
とにより、デコーダ２１１が活性化される。この後、マ
イクロコンピュータがポートアドレスＤＯＨ及至ＤＣＨ
を指定した入出力命令を実行する際、共通ボートに重複
割付されたＩ１０回路のうち、デコーダ２１１が活性化
している回路２１のみがデコードされる。従って、マイ
クロコンピュータは目的の回路２１とデータ信号線３３
を介して、データの交換が可能となる。

以上、説明した動作（イ）、（ロ）、（）→により、同
−ｉ１０ボート領域に複数の１１０ボードを割付けても
、マイクロコンビ、−夕は単一のボードを指定して、こ
のボードとデータ入出力を行うことができる。また、と
の突施例では、各ページに対応するピットかＲＩ）　Ｌ
　Ｉ）、Ｓ’ｌ’ＩＤ、ＰＣ）ＳＬの各ボートを通じて
共通に定義されている。回路的には、］）ＦＦ２７、及
び、１）Ｆ　Ｆ　２８の各Ｉ）端子入力、並びに、ＮＡ
ＮＪ）ゲート２９の出力がデータバス１２の同一ピット
（データビットし）に接続さ扛ている。これは、各ペー
ジに対するマイクロコンピュータ側からの処理に都合の
よい４１つ造である。しかし、これらピットの定義は、
各ボート異なるようにしても発明の目的は達しうる。

また、この実施例では、ページ方間の拡張はデータバス
の幅で制約されるが、ＲＤ　Ｉ　Ｉ）、Ｓ　Ｔ　Ｉ　Ｉ
）、ＰＧＳＬの各ボートをＩ）Ｘ　Ｈ領域に複数設けた
り、ＣＸＨ領域上に設けたりすることにより任意数に拡
張可能となる。

〔他の実施例〕

前述の実施例では拡張制御Ｉ１０ボート（ＳＴＩＤ、Ｒ
ＤＩＩ）、ＰＧＳＬボート）のために、共通ボートあた
り３ボート専有した。しかし、５ＴＩＤボートのデータ
は１ビツトあれば要求を満足すること、ＲＤＩＤボート
はデータ入力のみに使用され、かつ、ＰＧＳＬボートは
データ出力のみに使用されることを考はすれば、１ポー
ト（これを拡張ボートと呼ぶ）で拡張制御を行うことも
可能である。第４図は拡張ボート上データの定薪を示し
たものである。

この拡張ボートはＩ１０ボートアドレスＤＦＨに割付け
られるものとする。この定義にもとづく、拡張インタフ
ェース回路を第５図に示す。尚、第１図と共通の部分は
同一の番号を付し、説明を省略する。この実施例の場合
、デコーダ２２は、ボートアドレスＤＦＨをデコードし
てＩＥＸ’［’信号を出力する機能をもつ６　ＥＸＴｉ
号はＮＡＮＤゲート３４及び３５に入力する。３６はＩ
ｌｏ　（！号（ＯＵＴ）線、３７はＩｌｏ　ＩＮ信号（
ＩＮ）線である。マイクロコンピュータが１１０ボート
へのデータ出力命令（０［Ｊ’Ｌ’）を実行すると、４
８号ｉ％！３６に論理ｔｔｏＨの信号（ＯＵＴ（ｒｆＭ
）が出力される。マイクロコンピュータがｉ１０ボート
からのデータ入力命令（ＩＮ）を実行すると、信号線３
７−に面理゛（）”の信号（ＩＮ信号）が出力される。

ＯＵＴ信号は、ＮＯＴゲート３８により反転されてＮＡ
ＮＤゲート３４に入力する。ＩＮ信号ｉ　ＮＯＴゲート
３９により反転されてＮＡＮＩ）ゲート３５に入力する
。従って、ＮＡＮＤゲート３４からは、マイクロコンピ
ュータがＩ１０ボートアドレスＤＦＩ−Ｉを指定したデ
ータ出力命令（ＯＵ’ｌ’　　０ＤＦＨ，ＸＸＩＩ）を
実行しだとき出力が出さｉｔ、ＮＡＮＤゲート３＋から
は、マイクロコンピュータがＩ　１０ボートアドレスＤ
ＰＩ−１を指定したデータ入力命令（ＩＮ　ｏＪ）Ｆｌ
ｌ）を実行したとき出力が出される。ＮＡＮＩ）ゲート
３・１の出力はＤＦＦ２７、及びＤＦＦ２８のクログク
端子（ＣＫ）Ｋ入力する。また、　ＮＡＮＩ）ゲート３
５の出力はＮＯＴゲート４０により反転されてＮＡＮＤ
ゲート２９に入力する。データ信号線４１はデータバス
１２の第７ビツトと接続されており、ＤＦＦ２８のＤ入
力端子に第７ビツトのデータを送る。他ボード３及至４
についても、このデータ信号線４１はデータバスＪ２の
第７ビツトに接続される。

以下、この実施例の動作を説明する。

（イ）　マイクロコンピュータ側からの共通ボート割付
構成の把握この場合、マイクロコンピュータはアドレスボー）　１
）Ｆｉｌに最上位ビット（ビット７）にのみ０′が立つ
データ（即ち８ＦＨ）の出力命令（ＯＵＴ　ｏＤＦ口、
Ｆ３ＦＨ）を実行する。

この結果、ＮＡＮＪ）ゲート３４から信号が出される。

このとき、ＤＦＦ２８のＤ入力端子には信号線４１を介
し論理″０”のデータが入力しているので、Ｑ出力は論
理°゛０″に設定される。Ｉ）　Ｆ　Ｆ　２８の設定は
、ボード２及至４を通じて同時に行われる。ＤＦＦ２７
のＣＫ端子にもＮＡＮＤゲート３４からの信号が入力す
るが、データビット７を除くすべてのビット（データビ
ットｌ）は論理パ１″であるので、ＤＦＦ２７の出力端
子は変化しない。

次に、マイクロコンピュータはアドレスポートＤＦＨか
らのデータ入力命令（ＩＮ　０Ｉ）ＦＨ）を実行する。

この結果、ＮＡＩ’Ｌ１）ゲート３５から信号が出力さ
れる。この信号はＮ０１゛ゲート４０により反転されて
Ｎｆｉ、ＮＤゲゲー２９に入力し、ＮＡＮＤゲート２９
を開にする。第１の実施例と同様に、ＤＦＦ２８が論理
゛′０”　に設定さ扛ると、ＮＡＮＤゲート３２の出力
は論理ＩＩ　１．　Ｉ＋となる。従って、Ｎ　Ａ　Ｎ　
Ｉ）ゲート２９が開かれると、論理°′０′″の信号デ
ータノ（ス１２の第０ビツトに送出される。以上の動作
は、ボード２及至ボード４を通じて同時に実行されるた
め、データノ（ス上には、使７１４されているページに
対応したビット位置に°′０″が立ったデータが出現す
る。そして、このデータがマイクロコンピュータに読込
まれる。

マイクロコンピュータ側では、−取込んだデータ中′”
０″が立つビット位置を調べることにより、共通ボート
（ＤＸＨ）中使用されているページを認識する。最後に
、マイクロコンピュータは、ポートアドレスＤ　Ｆ　Ｈ
にデータＦＦ■−■を出力する命令（ＯＵＴ　　０１）
ＦＨ，０ＦＦＩ−１）を実行し、ｌ）Ｉ”Ｆ２８を論理
パ１″　（定誉状態）に戻す。

（ロ）割込要求の処理マイクロコンピュータはボートアドレスＤ　Ｆ　Ｊ（か
らデータ入力命令（ＩＮ　　ｏＤＦＨ）全実行する。先
の（イ）で説明したと同様にＮＡＮＤゲ−１−２９が開
にされる。このとき、ＩＮＴ　ＦＦ３０がセットされて
いれば、Ｎ）、ＮＤゲゲー２９の出力は論理パ０”　と
なる。マイクロコンピュータは、取込んだデータ中゛０
″が立つビットを調べれば、どのページから割込要求が
かかったかを識別することができる。

（）→　マイクロコンピュータとＩ１０機器間の入出力
処理マイクロコンピュータはボートアドレスＤ　Ｉ”　Ｈに
入出力を実行したいページ対応ビットに１０１１を立て
たデータを出力する。ただし、この実施例の場合、第７
ビツトは５ｈｉＴｉＤ用ビツトとして使用されるため、
Ｉｔ　１１Ｈにしておかなければならない。この結果Ｎ
ＡＮＤゲート３４から信号が出力され、選択されたペー
ジのＤＦＦ２７が論理ＩｔＯ”に設定される。

以後は、第１の実施例の説明と同様である。

この実施例では、１ビツトをＳＥＴ　　ＩＩ）　ビット
として使用するため、共通ポートを７ページまでしか拡
張できないが、制御用ポートが１ボートですむという利
点がある。

′ｄｒ、１、第２の実施例におけるページと各ピット位
置との関係について、ボードの実装位置により決定する
、即ちデータ信号線２６がデータバス１２に接続される
ビット位置を決定してもよい。更に、実装位置によらず
回路２１としてボード２に接続される１１０機器の種類
で決定してもよい。例えば、５ＦＩ）Ｄ用のボードであ
ればデータ信号ｍ２６はビット０に接続され、Ｒ８２３
２Ｃ用インタフエースポードであればデータ信号線２６
はピント１に接続されるというようにボード２を設計す
る。この方法をとれば、Ｉｌｏ　１１１１から割込がか
かったとき、共通制御用Ｉ１０ポートから貌込んだデー
タのピット位置により機器の種９Ａを特定でき、その後
のソフトウェア処理が楽になる。

〔発明の効果〕

本発明によノ１げ、拡張バスに冗長な信号線を付加する
ことなく、既存の信号線の使用−〇、１１０ボートの有
効ツ７２を拡張することができる。

【図面の簡単な説明】

第１図は第１の実施例に係るインタフェース回路の回路
図、第２図は第１の実施例に係るマイクロコンピュータ
応用システムのＩ１０ボートマツプである。第３図は、
第１の実施例に係る拡張制御１／（、）ポート上データ
の定義を示す図である。第４図は第２の実施例に係る拡張制御Ｉ１０ポート上デ
ータの定義を示すＬ図である。第５図は第２の実施例に
係るインタフェース回路の回路図である。ｌ・・・システムバス、２・・°インタフェースポード
、２１・・・入出力回路、２１１・・・共通ポートデコ
ーダ、２２・・・拡張制御ポートデコーダ２３・・・ＰＧＳＬ信号線、２４・・・Ｓ　’１’　Ｉ
　Ｉ）信号線、２５・・・ＲＤｉＤ（８号線、２６．４
１・・・データ信号線、３０・・・割込要求フリップフ
ロップ（７３１７）代理人　弁理士　則近憲佑（ほか１名）第
３図第４図ＥＸＴＦｏｒｔ（ＤＰＩ−１）第５図

Claims

【特許請求の範囲】

（１）共通の人出カポ−ドアドレスに重複して割付けら
れる複数の入出力回路と、割込要求６、入出カポ−ドア
ドレスバス、制御バス、並びに、データバスとで構成さ
れるシステムバスとの間にそれぞれ設けらｎたイ／り７
工−ス回路であり、前記入出力回路より発せられた割込
要求信号を前記割込要求線に送出する手段と、前記入出
カポ−ドアドレスバスに送出される特定のポートアドレ
スをデコードする第１のデコード回畝前記データバスの
特定ビットのデータが入力され、前記第１のデコード回
路からのデコーとづき活性化され、前記共通の入出カポ
−ドアドレスをデコードし前記複数の入出力回路のうる
手段とを具備することを特徴としたインタフェース回路
。
（２）前記データバスの任意ビットのデータが入力され
、前記第１のデコー・ド回路からのデコード信号に基づ
き、前記任意ビットのデータが設定される回路と、前記
第１のデコード回路からのデコード信号に基づき、この
回路に設定されたデータを前記データバスの特定ビット
に出力する手段とを具備することを特徴とする特許請求
の範囲第１項記載のインタフェース回路。