DE2051659C3 - Schieberegister für die Umsetzung von bitserien-parallelen Informationen in bitserielle Informationen und umgekehrt - Google Patents

Description

50 speichert. Bei diesem Schieberegister ist es für die

Die Erfindung betrifft ein Schieberegister für die parallele Speicherung einer Mehrbitzahl nicht notwen-Umsetzung einer bitserienparallelen Information mit dig, jedes bit in Serie zuzuführen. m parallelen und η seriellen Informationsgruppen in Mit dem erwähnten Schieberegister ist es indessen eine bitserielle Information mit ρ bits, wobei die nicht möglich, Serien von parallelen bits in serielle Beziehung η ■ m — ρ gilt, sowie für die Umsetzung 55 bits oder serielle bits in Serien von parallelen bits einer bitseriellen Information mit ρ bits in eine umzuformen. Es ist insbesondere nicht möglich, bitserienparallele Information mit m paralleler, und seriell eingegebene bits parallel auszugeben. η seriellen Informationsgruppen. Der Erfindung liegt die Aufgabe zugrunde, die In Fernsprechvermittlungssystemen, bei denen ein Taktfolge für ein Schieberegister in TTL-Technik, Rechner eingesetzt wird, besteht die Aufgabe, die vom 60 das für die Umsetzung von bitserienparallelen InRechner parallel bzw. serienparallel ausgegebenen formationen in bitseiielle Informationen und umge-Daten in Modems einzugeben. Da die Modems die kehrt geeignet ist. trotz hoher Eingabefrequenz niedrig erhaltene Information ihrerseits wieder seriell aus- zu haken.

geben, sind Desondere Vorrichtungen notwendig, mit Diese Aufgabe wird erfindungsgemäßdadurch gelöst,

denen die erforderliche Parallel-Serien-Umwandlung 65 daß A- Teil-Schieberegister vorgesehen sind, die jeweik

vorgenommen wird. _n . . .... . .... _m , .. „ . . _r .

Andererseits nehmen auch die Modems selbst « Reg.sterblocke mit jeweils _T Ht-Speichern aufwei-

Informationen auf und geben sie in den Rechner, so daß sen, welche so miteinander über logische Schaltmiltel

verknüpft sind, daß bei einer bitserienparallelen/ bitseriellen Umsetzung die Registerblöcke der k Teil-Schieberegister in der Weise in Reihe geschaltet sind, daß die jeweils ersten Registerblöcke vor den jeweils zweiten Registerblöcken usw. liegen, und daß bei einer bitseriellen/bitserienparallelen Umsetzung die k Teil-Schieberegister parallel liegen.

Eine vorteilhafte Ausgestaltung der Erfindung besteht darin, daß der Registerblock eines Teil-Schieberegisters über ein UND-Gatter von dem vorangehenden Registerblock desselben Teil-Schieberegistersoder über ein weiteres UND-Gatter von einem Registerblock eines benachbarten Teil-Schieberegisters ansteuerbar ist.

Der mit der Erfindung erzielte Vorteil besteht insbesondere darin, daß die Taktfrequenz zur Verschiebung der Informationsblöcke mit zunehmender Zahl der Teilregister abnimmt. Hierdurch wird es wiederum ermöglicht, die einzelnen Flipflops des Registers z. B. mit Kapazitäten zu be;shweren, so daß der Störabstand im Vergleich zu unbeschwerten Flipflops wesentlich höher ist. Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigt

F i g. 1 den jeweils ersten Regislerblock von zwei Teil-Schieberegistern,

F i g. 2 die jeweils zweiten und dritten Registerblöcke von zwei Teil-Schieberegistern.

Die Darstellungen der F i g. 1 und 2 sind an ihren Schnittstellen miteinander verbunden zu denken. Das gezeigte Schieberegister setzt sich &js zwei Teil-Schieberegistern TSRl und TSR2zusammen. Die Teil-Schieberegister TSR 1 und TSR2 bestehen ihrerseits wieder aus η Registerblöcken, von denen in der Zeichnung jeweils nur die drei Registerblöcke 3, 4, 5 bzw. 6, 7, 8 dargestellt sind. Jeder Registerblock ist

für die Aufnahme von . bits bestimmt. Hierfür sind pro Block . Flipflops notwendig, von denen die

Zeichnung nur jeweils die beiden Flipflops 9, 10; 11, 12; 13, 14; 15, 16; 17, 18; 19, 20 zeigt. Die restlichen . — 2 Flipflops pro Registerblock sind durch

die gestrichelten Verbindungslinien zwischen den dargestellten Flipflops angedeutet. Als Flioflop kann jede Art von Flipflop bei entsprechender Anpassung verwendet werden; in der Zeichnung sind beispielsweise Masler/Slave-Flipfiops dargestellt. Die Setzeingänge 5 de. nipflops der jeweils ersten Registerblocks 3, 6 sind über Verbindungsleitungen 21, 22, 23, 24 mit den nicht gezeigten parallelen lnformatiorsausgängen «1, al eines Rechners verbunden. Entsprechend sind Ausgänge der Flipflops des jeweils letzten Registerblocks 5, 8 eines Teil-Schieberegisters TSRl, TSR! über Verbindungsleitungen 25, 26, 27, 28 mit den nicht gezeigten parallelen Informationseingängen 61, bl des Rechners verknüpft. Alle Flipflops der Teil-Schieberegister TSRl, TSR2 sind an jeweils eine Verschiebeleitung 29, 30 und eine Rückstelleitung 31, 32 angeschlossen.

Der Ausgang des ersten Registerblocks 3, der dem Teil-Schieberegister TSR\ zugeordnet ist, ist über ein UND-Gatter 33 und ein ODER-Gatter 34 mit dem Eingang des zweiten Regislerblockes 7 des Teil-Schieberegisters TSR2 verbunden. Ebenfalls an dem Ausgang des Registerblocks 3 ist noch ein UND-Gatter 35 mit einem Eingang angeschlossen, dessen zweiter Eingang an einer Leitung 36 für die parallele Informationseingabe liegt. Der Ausgang dieses UND-Gatters 35 ist auf den einen Eingang eines ODER-Gatters 37 gegeben, dessen zweiter Eingang mit dem Ausgang eines weiteren UND-Gatters 38 verbunden ist.

Mit dem Eingang J des Flipflops 9 ist ein UND-Gatter 39 verbunden, dessen Eingänge an einer Leitung 40 für die serielle Informationseingabe bzw.

ίο dem Ausgang des Flipflops 16 liegen. Der Leitung 40 entspricht im oberen Teil-Schieberegister TSRl die Leitung 41. Der Ausgang des Flipflops 16 ist auch noch an den einen Eingang eines weiteren UND-Gatters 42 angeschlossen, dessen zweiter Eingang mit einer

Leitung 43 für die parallele Informationsgabe verbunden ist und dessen Ausgang an dem zweiten Eingang des bereits erwähnten ODER-Gatters 34 liegt.

Die Verschiebeleitungen 29, 30 sind mit dem Ausgang jeweils eines ODER-Gatters 44, 45 verbunden, dessen Eingänge von den Takileitungen Tl, T2 beaufschlagt werden.

In ähnlicher Weise, wie der Ausgang des Registerblocks 6 mit dem Eingang des Registerblocks 3 und

der Ausgang des Registerblocks 3 mit dem Eingang des Registerblocks 7 verknüpft sind, sind auch die Ausgänge der Registerblöcke 7 und 8 mit den Eingängen der Registerblöcke 4 und 5 und der Ausgang des Registerblocks 4 mit dem Eingang des Registerblocks 8

verbunden. Als Verbindungsglieder hierfür dienen die UND-Gatter 46, 47, 48, 49 sowie die ODER-Gatter 50, 51. Zur Erläuterung der Funktionsweise der beschriebenen Anordnung sei angenommen, daß ein nicht dargestellter Rechner dem Schieberegister eine dreistellige Zahl übergeben soll. Diese dreistellige Zahl sei im BCD-Code verschlüsselt und werde seriell ausgegeben, so daß nacheinander die vier Einer-bits, Zehner-bits und Hunderter-bits am Ausgang des Rechners erscheinen.

Bevor der Rechner diese Informationen in das Schieberegister einschreiben kann, werden die UND-Gatter 42, 48, 35, 47 vorbereitet, d. h., auf ihren einen Eingang wird über die Leitungen 36,43 für die parallele Informationseingabe ein Signal gegeben.

Alsdann kann die eine Hälfte des ersten Datenblocks

('" bit) in den oberen ersten Registerblocks 3, die

andere Hälfte in den unteren ersten Registerblock 6 zeitgleich (parallel) eingeschrieben werden. In dem gewählten einfachen Beispiel wäre m — 4, d. h., in die Registerblocks 3 und 6 wurden jeweils zwei bits

eingeschrieben.
Sind die Finer-bits in den Registerblöcken 3, 6

gespeichert, so wird über die Taktleitungen Tl ein Verschiebeimpuls angelegt, der dafür sorgt, daü die in jedem Teil-Schieberegister TSR\, TSR2 stehenden

'" ^ 2 bits um genau "' =■ 2 Stufe" verschoben

werden, also in die Datenblöcke 4 h*«.·. 7 gelangen.

Anschließend kann dann eine Paralleleingabe der Zehner-bits in die Teil-Schieberegister TSRl, TSR2 erfolgen usw., bis die komplette dreistellige Zahl in binär verschlüsselter Form in den beiden Teil-Schieberegistern steht.

Um die nun in dem Schieberegister gespeicherte Information wieder auszuspeichern, werden die UND-Gatter 35, 42, 47, 48 mittels eines Signals über die Leitung 36 gesperrt und die UND-Gatter 39, 33, 38, 46

durch ein Signal über die Leitung 40 vorbereitet. Dadurch sind die einzelnen Registerblöcke 3, 4, 5, 6, 7, 8 derart hintereinandcrgeschaltet, daß die Gesamtinformation in der richtigen Reihenfolge im Schieberegister steht. Dem Inhalt des Registerblocks 5 folgt der Inhalt des Registerblocks 8, diesem der Inhalt des Registerblocks 4 usw. Die dreistellige, binär verschlüsselte Dezimalzahl wird also durch jeweils zwei bits der hintereinandergeschaltete Registerblöcke 5,8,4, 7, 3, 2 dargestellt. Damit kann die gesamte Zahl über die Taktlcilungen Tt seriell ausgeschoben werden.

Die Wirkungsweise der beschriebenen Anordnung beschränkt sich nicht darauf, parallele Eingabeinformationen seriell auszugeben. Ebensogut ist es mit der Anordnung möglich, serielle Liingabeinformationen parallel auszugeben. In diesem Falle erfolgt die serielle Eingabe über den Eingang J des Flipflops 15. Sodann wird die Information über die Registerblöcke 3, 7, 4. 8 zu dem Registerblock 5 geschoben. An den Verbindungsleitungen 21, 2Ϊ bzw. 23, 24 kann dann blockweise die parallel anstehende Information abgegriffen werden.

Die Anzahl der Teil-Schieberegister, in die das Gesamtregister aufgeteilt wird, bestimmt sich nach den jeweiligen Erfordernissen. Je größer die Anzahl

ίο der Teil-Schieberegister ist, um so kleiner kann die benötigte Taktfrequenz zur Verschiebung der Informationsblöcke sein. Ist z. B. /1 die Frequenz, mit der die Information parallel vom Rechner in die beiden Teilregisler 1, 2 eingegeben wird, und /2 die

Verschiebefrequenz, so gilt /2

/1.

Hierzu 1 Blatt Zeichnungen

Claims (5)

1 2 ο . . ... eine Serien-Parallel-Umwandlung erforderlich wird. Patentansprüche: ^ geeignete Elemenle für diese lnformations-

1. Schieberegister für die Umsetzung einer Umwandlungen bieten sich Schieberegister an. Schiebebitserienparallelen Information mit m parallelen register bestehen aus einer Kettenschaltung von und η seriellen Informationsgruppen in eine 5 bistabilen Speicherelementen, die über eine gemeinsame bitserielle Information mit ρ bits, wobei die Be- Verschiebeleitung gesteuert werden können. Durch Ziehung η · m = ρ gilt, sowie für die Umsetzung eine derartige Kettenschaltung ist es möglich, binäre einer bitseriellen Information mit ρ bits in eine Signale von dem ersten bis zum letzten Speicherbitserienparallele Information mit m parallelen element mittels Verschiebeimpulsen »durchzuschieben«. und η seriellen Informationsgruppen, dadurch io Bei einer /;-stufigen Kette gelangt somit das Eingangsgekennzeichnet, daß A- Teil-Schieberegister signal nach /i Schritten in den Registerausgang. Die (TSRl, TSR!) vorgesehen sind, die jeweils η Regi- technische Realisierung von Schieberegistern geschieht

.... . ._ . _ , _ _O1 . . .. m , . üblicherweise mit Röhren, Transistoren, Magnetkernen

sterblocke (3, 4, 5; 6, 7, 8) mit jeweils _T bit- _{sowje mit Speicher}elementen auf elektrolumineszenter

Speichern aufweisen, welche so miteinander über 15 und MOS-technischer Grundlage,

logische Schaltmittel verknüpft sind, daß bei einer Es sind bereits Schieberegister bekannt, bei denen

buserienparallelen/bitseriellen Umsetzung die Re- das Durchschieben von binär codierten Informationen

gisterblöcke (3, 4, 5; 6, 7, 8) der A- Teil-Schiebe- bitseriell, bitparallel oder bitserienparallel erfolgt

register (TSRl, TSR!) in der Weise in Reihe (Wehrig: »Aufbau und Funktion von Registern

geschaltet sind, daß die jeweiis ersten Register- ao und Arbeitsspeichern in EDV-Anlagen«, Elektronik,

blöcke (6,3) vor den jeweils zweiten Registerblöcken 1968, Heft 7, S. 205). Bei der Serienparallelübertragung

(7, 4) usw. liegen, und daß bei einer bitseriellen/¹ wird die zu übertragende Information in Gruppen

bitserienparallelen Umsetzung die A- Tul-Schiebe- aufgeteilt. Die einzelnen Gruppen werden dann

register (TSRl, TSR!) parallel liegen. nacheinander übertragen, während die bits einer

2. Schieberegister nach Anspruch 1, dadurch 35 Gruppe parallel übertragen werden. Der Nachteil bei gekennzeichnet, daß als bit-Speicher Flipflops einer solchen Übertragung liegt insbesondere darin, (9 bis 20) in TTL-Technik oder in MOSFET- daß für jedes parallel anstehende bit ein bistabiler Technik vorgesehen sind. Speicher vorgesehen sein muß, der mit den anderen

3. Schieberegister nach den Ansprüchen 1 und 2, bistabilen Speichern in Reihe geschaltet ist. Bei dadurch gekennzeichnet, daß die Flipflops (9 bis 201 30 der Übergabe einer Informationsgruppe muß also die nach dem Master Slave-Prinzip arbeiten. Information der vorangegangenen Gruppe um so viele

4 Schieberegister nach Anspruch 1, dadurch bits weitergeschaltet werden, wie parallele bits vorgekennzeichnet, daß die Registerblöcke (3, 4, 5; handen sind. Dies bedingt in der Fernsprechvermitt-6, 7, 8) eines Te^;!-Schieberegisters (TSRl, TSR2) lungstechnik Taktfolgen von mehr als zehn Megajeweils an eine gemeinsame Verschiebeleitung 35 Hertz. Bistabile Kippstufen, die in TTL-Technik (29, 30) und eine gemeinsame Rückstelleitung ausgeführt sind, gelangen hierbei an die Grenze ihrer (31, 32) angeschlossen sind. Leistungsfähigkeit.

5. Schieberegister nach Anspruch 1, dadurch Weiterhin ist ein mehrrangiges, mehrstufiges Schiebegekennzeichnet, daß der RegisterblocK (4, 7, 5, 8) register bekannt, in dem jede Stufe einen oberen Rang eines Teil-Schieberegisters (TSR 1, TSR2) über ein 40 und einen unteren Rang umfaßt (deutsche Offen-UND-Gatter (35, 42, 47, 48) von dem voran- legungsschrift 1 499 673). Dieses Schieberegister kann gehenden Registerblock (3, 6, 4, 7) desselben als konventionelles Schieberegister arbeiten und Teil-Schieberegisters (TSRl, TS".) oder über ein außerdem dazu veranlaßt werden, eine vorgegebene weiteres UND-Gatter (33, 38, 49, 46) von einem Zahl mit mehreren bits parallel zu speichern. Das Registerblock eines benachbarten Teil-Schiebe- 45 parallele Speichern wird dadurch cr/itll, daß ^.η registers (TSRl, TSRl) ansteuerbar ist. abgewählter Rang jeder Stufe wahlweise so gekoppelt

wird, daß ihm entweder ein gegebener Ί aktimpuls oder

dessen Komplement zugeführt wird, da"iit der Rang

entweder eine binäre »Null« oder eine binäre »Eins«