DE2901034A1 - Verfahren und schaltungsanordnung zur komprimierung und dekomprimierung von analogsignalen in digitaler form - Google Patents

Verfahren und schaltungsanordnung zur komprimierung und dekomprimierung von analogsignalen in digitaler form

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DE2901034A1
DE2901034A1 DE19792901034 DE2901034A DE2901034A1 DE 2901034 A1 DE2901034 A1 DE 2901034A1 DE 19792901034 DE19792901034 DE 19792901034 DE 2901034 A DE2901034 A DE 2901034A DE 2901034 A1 DE2901034 A1 DE 2901034A1
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Manfred Richter
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Grundig EMV Elektromechanische Versuchsanstalt Max Grundig GmbH
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Description

  • Beschreibung Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form, bei welchem die umgewandelten, komprimierten Digitalsignale in die freien infomationslücken von Videosignalen eingeschoben sind oder anstelle von Fernsehsignalen übertragen bzw. aufgezeichnet werden.
  • Es ist beispielsweise aus der Druckschrift "BBC Research Department Repo-t'#-J 969/25, Seiten 1 bis 6 bekannt, analoge Audiosignale in digitale Form umzuwondeln und entsprechend zu komprimieren, z. B. in die freien Informationslücken von Videosignolen einzuschieben, um nach der Übertragung, beispielsweise bei magnetischer Aufzeichnung, wider gedehnt und in analoge Form zurückgewandelt zu werden. Darüber hinaus ist aus dieser Druckschrift bekannt, zeei verschiedene Signale, wie sie beispielsweise in der Stereophonie vorkommen, im Zeitmultiplex-Verfahren zu uebertragen Auch ist es bekannt, zwischen Gruppen von Signalen in digitaler Form zusätzliche Bits einzuschieben, welche der Taktrückgewinnung bzw. Fehlererkennung dienen.
  • Diese Bitmuster können bei geeigneter Ausbildung als Synchronsignale für das zu oenutzende Aufzeichnungsgerät dienen, um die Band- und ggf. die Videokopfradbewegung des Videorecorders konstant zu halten.
  • Bei verschiedenen Videoaufzeichnungssystemen (z. B. dem VCR-Systern mit zwei Videoköpten ohne Umschaltung der Videoköpfe oder den LVR-System mit einem feststehenden Magnetkopf für Bild- und Tonaufzeichnung in Längsrichtung des Aufzeichnungsba dos), entsteht eine Signallucke, welche die Bildbetrachtung nicht stört, da sie entweder in die "nichtaktive" Bildübertragungszeit (AustastlUcke) gelegt werden kann, oder wshrenddessen eine künstliche Abstastung (Du#.elsteuer'jng des Bildschirmes) eingefugt wird. Bei der Audioübertragung, welche einen nichtperiodischen Signalfluß darstellt, würde sich eine derartige Unterbrechung jedoch sehr störend auswirken.
  • Aus den "Rundfunktecnnischen Mitteilungen",Jahrgang 21 (1977), Heft 2, Seiten 68 bis 76, welche sich auf die digitalen Zeitbasis'-orrektoren in der Videotechnik beziehen, ist es ferner bekannt, den Zeitfehlerausgleich während der Wiedergabe vorzusehen.
  • Bei dem oben beschriebenen, bekannten Verfahren gemäß BBC Research Department Report 1969/35 wird zwar eine Komprimierung der Signale vorgenommen, jedoch geschieht dies zum Zwecke der Einfügung von zusätzlichen Daten in redundante Stellen. Dies weist den Nachteil auf, daß wenig Information komprimiert werden kann.
  • Der Erfindung liegt die Aufgabe zugrunde, fUr eine kompakte Verarbeitung von digitalisierten und später wiederzugebenden Analogsignalen ein Verfahren und eine Schaltungsanordnung anzugeben, welche es ermöglichen, daß, während der systembedingten Signsilücken, den sogenannten "gas", keine analoge Information übertragen bzw.
  • aufgezeichnet wird, vorbei den vorstehend genannten Störungen cbgehoitan und gleicheitig eine digitale Korrektur von Zeitbasisfehlern eines Analogsignals ermölicht wird. Das Verfahren in auch die Anordnung sollen hibei äußerst einfach und wirtschaftlich arbeiten.
  • Diese Aufgabe wird erfindungsgemäß durch die im kenn-Zeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
  • Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens sowie der erfindungsgemäßen Schaltungsanordnung sind in den Unteranspruchen angegeben.
  • Beim Verfahren gemäß der Erfindung wird eine Kornprimie rung der seriellen Datensignale vorgenommen, um redundante Stellen zu erhalten. Die erfindungsgemäße Schaltungsanordnung, mit welcher die stetige Information bei "Aufnahme" zeitkomprimiert bzw. bei der"Wiedergabe" dekomprimiert wird, zeichnet sich aus durch einfachen und billigen Aufbau; insbesondere kann die Steuerlogik sehr einfach aufgebaut werden. Darüber hinaus, sofern die Unterbrechungen eine Millisekunde nicht überschreiten, können sehr einfache dynamische Schieberegister bzw auch analoge CCD-Anordnungen verwendet werden. Neben der durch die erfindungs#emc#ße Schaltungsanordnung gegebenen Einfachheit erweist sich bei der Erfindung auch noch als vorteilhaft die gleichzeitig bestehende möglichkeit einer digitalen Korrektur von Zeitbasisfehlern bei Video--ecerdern sowie das Erreichen verbesserter Werte bei Verwendung von Videorecordern mit systembedingten Signallocken.
  • Ein weiterer Vorteil ist, daß beim Auslesen der Information aus dem Speicher (Videorecorder) dieselbe Anordnung zur Beseitigung der zeitfehlerbedingten Verschiebungen der Bitmuster dienen kann.
  • Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden anhand eines Ausführungsbeispieles in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen: Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung zur Aufzeichnung von Analogsignalen in digitaler rorm auf einem Aufzeichnungsgerät und zur Erläuterung des erfindungsgemäßen Verfahrens, Fig 2 ein Blockschaltbild über die Erzeugung und Verkopplung zweier in der Schaltungsanordnung gemäß Fig. 1 vorgesehen ne Takte, Fig 3 ein Impulsdiagramm des Rahmenimpulses und Datenflusses fUr die Ubertragungsstrecke gemaß der Erfindung, Fig. 4 ein Blockschaltbild einer Logiksteuerung für die Schaltungsanordnung nach Fig. 1 gemäß der Erfindung und Fig. 5 ein Blockscha#%Qbild einer erfindungsgem~2en qcheltungsanordnung zur liedergabe der in digitaler Form auf einem Aufzeichnungsgerät aufgezeichneter Xinalogsignale gemäß dem mit Fig. 1 erläuterten Verfahren.
  • Einander entsprechende Teile sind in den Figuren mit gleichen Bezugszeichen versehen Gemäß der in rig 1 dargestellten Schaltungsanordnung fUr die Auf#eichnung ("Aufnahme") von Analogsignalen in digitaler Form, beispielsweise auf einen Videorecorder, werden die mit Abtast- und Halteschaltungen 7 bzw. 8 festgehaltenen momentanen Amplituden der Signale, welche vorher noch über zugehärige Eingänge EK 1 bzw. EK 2 fur den jeweiligen Übertragungskanal Eingangsverstärker 3 bzw. 4 und mit diesen verbundene Tiefpässe 5 bzw. 6 durchlaufen haben, in Anaiog-Digital-Umsetzern 9 bzw. 10 (ADU) quantisiert (sukzessive Approximation), wobei der jeweilige Analog-Digital-Umsetzer 9 bzw. 10 über einen Eingang E 1 bzw. E 2 und einen Ausgang A 1 bzw. A 2 (CC) mit dem jeweilig zugehörigen Abtast- und Haltekreis 7 bzw. 8 verbunden ist. Die Bitmuster werden durch "Parallel-Ein/ /Seriell-Aus"-Umsetzer-Schieberegister 11, 12, 13 (PSU) als kontinuierlicher Datenfluß bereitgestellt. Der Parallel-Seriell-Umsetzer 11 bzw. 12 ist über acht Dateneingange mit entsprechenden Ausgängen A 3 bis A 10 bzw. A 19 bis A 2c des Analog-Digital-Umsetzers 9 bzw. 10 für eine porallele Übertrogung #~er'eunJzn. Ausgänge A 11 bis A 14 bzw. A 15 bis A 18 des An#lo-#-Digital-Umsetzers 9 bzw. 10 sind mit entsprechenden Eingängen des Parallel-Seriell-Umsetzers i3 verschaltet, welche seinerseits mit den Parallel-Seriell-Umsetzern 11 und 12 ausgangsseitig seriell verbunden ist. Das am Ausgang des Parallel-Seriell-Umsetzers 11 abgegebene, seri-lle Digitalsignal kann eventuell codiert oder mit Kennbits versehen werden (Fehlererkennung), was in einer Einrichtung 14 zur Kennbiterzeugung bzw. Codierung erfolgen kann. Der Ausgang der Einrichtung 14 ist im Ausführungsbeispiel nach Fig 1 mit dem jeweiligen Eingang von acht Ausgleichs-Schieberegistern (Speicherzeilen) 151 bis 158 einer Speicheranordnung 15 verbunden, deren Ausgang wiederum an entsprechende Eingänge eines Multiplexers 16 (MPX) geschaltet sind, welcher in diesem Ausführungsbeispiel acht Eingänge und einen Ausgang aufweist. Die Speicheranordnung 15 ist beim Ausführungsbeispiel als Schieberegister mit getrennten Taktzuführungen und beliebiger Länge vorgesehen, um für den Einlese- und Auslesetakt eine getrennte Taktzufuhrung zu erreichen. Der Ausgang des Multiplexers 16 ist mit einem Eingang eines Mischers 17 verbunden, während ein anderer Eingang des Mischers 17 mit dem Ausgang einer Einrichtung 13 zur Synchronimpulserzeugung (Kennschaltung 7Lir Wort- und Rahmenkennung) verbunden ist. Am Ausgang A 28 des Mischers 17 steht der Datenfluß für das Aufzeichnungsgerät zur Verfugung.
  • Die Befehle fUr die Abtast- und Halteschaltungen 7, 8, die Analog-Digital-Umsetzer 9, 10, die Parallel-Seriell-Umsetzung in den Parallel-Seriell-Umsetzern 11 bis 13 sowie der Einlesetakt fUr die Ausgleichs-Schieberegister 151 bis 158 werden von einem Takt T I abgeleitet. Ein Takt T II ist als Auslesetakt fUr den "Ausgleich" vorgesehen. Der CatenfluS wie auch der jeweilige Takt der Schieberegistor 151 bis 153 werden von einer Logiksteuerschaltung 20 gesteuert, die in Fig. 4 näher dargestellt ist. Die Unschaltesteuerung erfolgt dabei durch einen Einlesezähler und einen Auslesezähler, die genau so viel Zöhlkapazität aufweisen, wie Speicherstellen im zugehörigen einzelnen "Ausgleichsregister" vorhanden sind. Die Steuerung der Takte ClAD und SC (ADU) sowie P/S und C1 (PbU) der Analog-Digital-Umsetzer 9 und 10 bzw. Parallel-Seriell-Umsetzer 11 bis 13 und des Setzimpulses S fur die Logiksteuerschaltung 20 erfolgt durch eine Logiksteuerschaltung 21 für die ebengenannten Umsetzer und Schaltung, welchen Uber jeweilige Eingänge die Takte T I und T II sowie eine 50 Hz-Taktfrequenz zugeführt werden. Ein Ausgang A 27 fUr die Rahmenkennung ist mit dem zugehörigen, entsprechenden Eingang der Logiksteuerschaltung 20 verbunden.
  • Im folgenden wird die Wirkungsweise der Schaltungsanordnung nach der Erfindung näher erläutert: Mit dem Beginn einer Periode (z. B. 20 msec) wird beispielsweise in die erste Speicherzeile ('tAusgleichsregister") 151 mit dem Takt T I eingelesen. Gleichzeitig wird aus dem zweiten "Ausgleichsregister" 152 mit einem höheren Takt T II ausgelesen Das zweite Register 152 wird also schneller ausgelesen (leer) als das erste Register 151 eingelesen (voll) wird. Ist nun ein Register voll bzw. ein Register leer, so wird der Einlesetakt bzw. Auslesetakt auf das nächste Register umgeschaltet. Mit dem Umschalten des Auslesetaktes wird auch der Datenfluß in einem Datenselektor gesteuert Der Auslesetakt ist um den Betrag schneller, der erforderlich ist, um bei einem periodischen Ablauf gerade solange zum Erreichen des Ausgangszustandes unterbrochen werden zu können. Die Periodizität wird durch einen Rahmenimpuls von 50 Hz gesteuert. Nach Bedarf können dann Kennbits (Sync-Impulse) mittels der Einrichtung 18 zwischengeschoben werden, welche unter Umständen auch einen anderen Pegel aufweisen können. Diese-Information wird dann direkt oder noch Pegelanpassung dem Videorecorder zugeleitet.
  • Um die Takt frequenzen miteinander zu verkoppeln, kann die aus der Mischung der beiden Takte T I und T II entstehende Differenzfrequenz mit einer aus dem Takt T I durch#Teilung gewonnenen Frequenz verglichen werden und mit der Phasenabweichung die Phase/Frequenz des Taktes T II nachgesteuert werden, bzw. durch einen geeigneten Teiler können beide Takte von einer gemeinsamen Frequenz abgeleitet werden. Ein Blockschaltbild fUr die eben geschilderte Frzeugung und Verkopplung der beiden Takte T I und T II ist in Fig. 2 dargestellt. Hierin wird der in einem Taktgeber 22 (z. B. einem Quarz) erzeugte Takt T I der Frequenz 1,4592 MHz cinem Teiler 23 mit dem Teilungsverhältnis 19:1 zugeführt, dessen Ausgang mit dem einen Eingang eines Phasendiskrimirators 24 verbunden ist. Der andere Eingang des Phasendiskriminotors 24 ist mit einem Filter 25 verbunden, uhren der Ausgang des Phasendiskriminators 24 über einen Tiefpaß 26 einem spannungsgesteuerten Oszülator 27 (vco) mit der Ausgangsfrequenz 1,536 MHz zugeführt ist. Der Ausgang (Takt T II) des spennungssesteuerten Oszillators 27 ist zum einen auf einen Teiler 29 zur Ableitung der Frequenz 50 Hz, wobei gleichzeitig die notwendige Frequenz von 16 kHz erzeugt wird, zum cnderen auf den einen Eingang eines Mischers 28 geführt, dessen anderem Eingang der Takt T I zugeführt wird. Die aus der Mischung der beiden Takte T I und T II am Ausgang des Mischers 28 entstehende Differenzfrequenz wird auf das Filter 25 gegeben.
  • Taktfrequenzen, Speicherlönge und Ausgleichslücke D e Dimensionierung von Taktfrequenz, Speicherlänge und AusgleichslUcke ist je nach Anwendungsfall unterschiedsich, jedoch für einige Werte typisch.
  • Die Signallucke, das sogenannte "gas", beträgt ca. 1 msec innerhalb einer Periode von 20 msec, was einen Wert von 5 % innerhalb einer Periode darstellt.
  • Bei einer Stereoübertragung mit 12 Bit-Quantisierung und 4 Kennbits, was 16 Bit darstellt, ergeben sich 32 Bit-~wörter. Bei einer niederfrequenten Ubertragung mit einer Frequenz von beispielsweise f = 20 kHz, wird eine Abtastfrequenz größer 40 kHz gewählt.
  • Da andererseits Fur die Ansteuerungsautomatik im Videorecorder eine Tastung mit H-Impulsen vorteilnaft ist, soll das Signal in zeilenshnlick Intervalle gegliedert werden.
  • Ein Offset zwischen der Zeilenperiode und der 20 msec-Periode ist nicht notwendig. Es ist auch nicht notwendig, die im Fernsehen übliche Zahl der Zeilen pro Vollbild (40 msec) mit 625 Zeilen einzuhalten. Es wird deshalb eine Einteilung von der 20 msec-Periode in eine 320 "Zeilen"-Periode (je 62,5 /usec; 16 kHz) gewählt, wobei sich in 19 msec 30' "aktive Zeilen" (mit Ton-PCM),und 16 "nicht-aktive Zeilen" (nur Sync-Impulse) ergeben. Damit muß die anfallen Information für die Aufzeichnung in 304 Abschnitte unterteilt werden, jeder mit z. B. drei 32 Bit-Gruppen. Diese 304 "Zeilen" werden in 19 msec übertragen. Dieselbe Bit-Anzahl soll in 20 msec vom Analog-Digital-Umsetzer auch anfallen. Damit ergibt sich: Takt T I Einschreiben in Speicher 50 x 304 x 3 x 32 = 1459200 Bit/sec (Hz) Takt T II: Auslesen aus dem Speic'ner mit 1 msec Pause nach 19 msec Ubertrogung: 0 50 x 320 x 3 x 32 = 1536WDBit/sec (Hz) Gespeichert werden mUssen (während der 1 msec Ubertragungspause innerhalb 20 msec) 1.459,2 Bit (1,4592 Mbit/sec. x 1 msec). Bei Benutzung der üblichen 256 Bit-Speicher, welche gemäß Ausfuhrungsbeispiel nach Fig. 1 für die Register 151 bis 158 vorgesehen werden, ergeben sich 1536 : 256 = 6 Speicherzeilen.
  • Ferner gilt: Frühestes Auslesen: 1 Speicherzeile nach dem Einlesen (hier: 256 Bit) Spätestes Auslesen: 7 Speicherzeilen nach dem Einlesen (hier: 1792 Bit) Da andererseits in ein und dasselbe Register nicht zugle#ich gelesen und geschrieben werden kann, werden acht Speicherzeilen benötigt.
  • Die Abtastfrequenz ergibt sich aus Takt T I: 1,4592 Mbit/sec : 32 Bit = 45,6 kHz.
  • Sie erfüllt also die oben erwähnte Forderung fUr die Abtastfrequenz.
  • Die hier angefUhrten Zahlen stellen nur ein Beispiel dar, das bei anderen Voraussetzungen (andere "gap"-Zeiten, höhere Grenzfrequenz etc ? je nach Anwendungsfall abgeändert werden kahn, wobei insbesondere die Speicherzeilenzahl nicht fest gegeben ist.
  • In Fig 3, welche ein Impulsdiagramm des Rahmenimpulses und Datenflusses am Ausgang A 2S zum Aufzeichnungsgerät dcrstell, sind der Rahmenimpuis fzJ eine Periode on 20 msec, entsprechend 30720 Bit, und die in 19 msec Ubertragenen 304 ~Zeilen" gemäß oben beschriebenem Zahlenbeispiel sowie der Datenfluß mit den einzelnen Bit-Gruppen angegeben.
  • In Fig. 4, welche ein Blockschaltbild der Logiksteuerschaltung 20 gemäß Fig. 1 in ausführlicherer Darstellung zeigt, wird der Takt T I sowohl einem Teiler 30 mit dem Teilungsverhältnis 256 : 1 als auch einem Demultiplexer 32 (1 auf 8) zugefuhrt. Der Teiler 30 ist ausgangsseitig mit dem Eingang eines Teilers 31 mit dem Teilungsver hältnis 8 : 1 und einem Eingang eines UND-Gliedes 38 verbunden. Die Ausgänge des Teilers 31 wiederum sind mit dem Demultiplexer 32 (De-MPX) verbunden. Die Ausgänge A 29 bis A 36 des Demultiplexers 32 führen zu den Taktleitungen an den Eingängen T 1 bis T 8 der Register 151 bis 158.
  • gemäß Fig 1.
  • Der Takt T II wird an den einen Eingang eines UND-Gliedes 33 gegeben, dessen anderem Eingang der Impuls für den Rahmen zu#ef;Jhrt wird Der Ausgang des UND-Gliedes 33 ist jeweils mit de Eingang eines Teilers 34 mit dem Teilungsverhältnis 256 : 1, dem Eingang eines Demultiplexers 36 mit einem Eingang und acht Ausgängen verbunden, wobei der Ausgang des Teilers 34 am Einfang eines Teilers 35 mit deri teilungsverheltnis 8 : 1 und dem einen Eingang eines UND-Gliedes 39 liegt. Der Teiler 35 ist ausgangsseitig mit entsprechenden Eingängen des Demultipiexers 36 verbunden. Die Ausgänge A 37 bis A 44 des Demultiplexers 36 sind mit den jeweils um eins versetzten, entsprechenden Ausgängen A 29 bis A 36 des Demultiplexers 32 verbunden, d. h. der erste Ausgang A 37 ces Demultiplexers 36 ist mit dem zweiten Ausgang A 30 des Demultiplexers 32, der zweite Ausgang A 38 des Demultiplexers 36 mit dem dritten Ausgang A 31 des Demultiplexers 32, usw. verkunden, während der letzte Ausgang A 44 des Demultiplexers 36 mit dem ersten Ausgang A 29 des Demultiplexers 32 verschaltet ist.
  • Das jeweilige Potential für "Aufnahme" bzw. "Wieder-#abe"-Funktion des Aufzeichnungsgerates (Aufnahme: "H", Wiedergabe: "L') wird zum einen einem NEGATIONS-Glied 37 und zum anderen jeweils dem einen Eingang eines UND-Gliedes 39 bzw. eines NAND-Gliedes 45 zugeführt Das umgekehrte Signal am Ausgang des Gliedes 37 wird auf den anderen Eingang des UND- Gliedes 38 gegeben, dessen Ausgang mit dem einen Eingang eines ODER- Gliedes 40 verbunden ist, während der andere Eingang des ODER-Gliedes 40 mit dem Ausgang des UND-Gliedes 39 verbunden ist. Der Ausgang des ODLR-Gliedes 40 liegt am Eingang eines Teiler 41 mit dem Teilungsverhältnis 8 : 1, dessen Ausgänge A 45 und A 46 zu den entsprechende und zugehörigen Adreßleitungen an den Eingang gen E 45 und E 46 des Multiplexers 16 fhren. Der Ausgang A 47 des Teilers 41 liegt über ein UND-Glied 42 (anderer Eingang: Ausg-n-ssignal W' des NEGATIONS-Gliedes 37) und ein \\ND-Glied 43 (anderer Eingang: Eingangssignal A' des UND-Gliedes 39) sowie Uber ein ODER-Glied 44, dessen Eingänge mit den Ausgängen der Glieder 42 bzw. 43 verbunden sind, an der zugehörigen Adreßleitung am Eingang E 47 des Multiplexers 16.
  • Das Steuersignal S fUr die Logiksteuerschaltung 20 wird gemäß Fig. 4 dn Teilern 30, 31, 34, 35 und 41 zugeführt, während dem anderen Eingang des NAND-Gliedes 45 der negierte Impuls fUr den Rahmen zugeführt wird. Das NAND-Glied 45 gibt an seinem Ausgang das Signal ST ab, welches dem zugehörigen Signaleingang am Multiplexer 16 zugeführt wird.
  • Bei der gemäß Fig. 5 dargestellten Schaltungsanordnung, welche sich auf die Wiedergabe der in digitaler Form mittels des Aufz@@chnungsgerätes aufgezeichneten Analogsignale bezieht,werden über die in jeder Bit-Gruppe vorhandenen Kennbits die Taktfrequenz T I zum Einschreiben in die Speicherzeilen 151 bis 158 (mit Pause) gewonnen, die Daten mit konstanter Geschwindigkeit (beispielsweise durch einen Quarz und eine PLL-Schaltung mit langer Zeitkonstanteß ausgelesen und Uber eine Seriell-Ein/ /Parallel-Au's-Umsetzun einer Digital-Analog-Umsetzer-Schaltung zugeführt. Bei Drop-outs bzw. Bitfehlern kann Uber eine Kennschaltung die Seriell-Parallel-Umsetzungsszh#ltung so gesteuert werden, daß am Ausgang der Digitul-Anclog-Umsetzer-Schaltung entweder der alte Analogwert gespeichert wird, oder als neue Analogsponnung eine dem Nlittelwert entsprechende Spannung erscheint. Benutzt man die letztere Möglicbkeit, so läßt sich mit einer einfachen monostabilen Kippschaltung eine digitale Lautstärkeregelung erreichen. Eine nachfolgende Tiefpaßschaltung befreit die Analogspannung von Taktresten, so daß das Signal Uber Ausgänge für die jeweiligen Kanäle 1 und 2 auf einen Verstärker geleitet werden kann.
  • Gemäß der Schaltungsanordnung nach Fig. 5 ist fUr die ~Wiedergabe" ein Eingang E 3 für die vom Aufzeichnungsmedium ankommenden Signale vorgesehen, welche einem Amplitudensieb 47 zugeführt werden. Das Amplitudensieb 47 ist zum einen ausgangsseitig mit dem Eingang einer Einrichtung 48 zur Datenaufbereitung und Pegelanpassung, zum anderen jeweils mit dem Eingang zweier PLL-Schaltungen fUr den Zeitfehlerausgleich, bestehend aus einem Phasendiskriminator 49 bzw. 50, einem Tiefpaß 51 bzw.
  • 52, einem spannungsgesteuerten Oszillator (VCO) 53 fUr den Takt T II bzw. 54 fUr den Takt T I und einem Teiler 55 mit dem Teilungsverhältnis 96 : 1 bzw. 56 mit dem Teilungsverhnis 29184 : 1, verbunden, wobei die Er zeugung des Takte; T 1 mittels einer P:¼asenregelschleife mit großer Zeitkonstante vorgenommen wird.
  • Der Teiler 55 bzw. 56 ist seinerseits mit dem Phasendiskriminator 49 bzw. 50 verbunden. Zwischen dem Oszillator 53 und dem Teiler 55 wird der Takt T II abgegriffen, r~öhTend zwischen dem Oszillator 54 und dem Teiler 56 der Takt T I abgeariffen wird.
  • Der Ausgang der Einrichtung 48 ist mit dem Eingang der Speicherzeilen 151 bis 158 verbunden, während der Ausgang des Multiplexers 16 mit dem Eingang eines Schieberegisters 57 (SR) verbunden ist. Das Ausgangssignal des Schieberegisters 57 wird einem (8-Bit)Schieberegister 58 zugeführt, welches mit einem, mit einem weiteren Schieberegister 60 verbundenen Schieberegister 59 verbunden ist. Die Schieberegister 58, 59 und 60, welche jeweils einen Zwischenspeicher aufweisen, sind als Serien-Parallel-Umsetzer (SPU) mit automatischem Fehlerausgleich vorgesehen, wobei der Serien-Parallel-Umsetzer 58 bzw.
  • 69 mit acht Ausgängen mit entsprechenden Eingängen eines Digital-Analog-Umsetzes 61 bzw. 62 verbunden ist, während der Serien-Parallel-Umsetzer 59 ausgangsseitig mit jeweils Z entsprechenden Eingängen der Digital-Analog-Umsetzer 61 bis 62 verbunden ist. Uber einen Tiefpaß 63 bzw. 64 ist der Ausgang des Digital-Analog-Umsetzers 61 bzw. 62 mit dem Ausgang A 45 bzw. A 46 des Tiefpasses 63 bzw. 64 fUr den jeweiligen Ubertragungs kanal verbunden.
  • Ergänzend sei nach erwähnt, daß cm Ausgang des (8 auf 1) Multiplexers 16 gemäß Fig. 5 ein Impuissignal D abgegriffen wird, welches zusammen mit den Takten T I, T II und 50 Hz einer Einrichtung 67 für die Erzeugung des Rahmenimpulses RAHMEN und eines Strokeimpulses STR zugeführt wird. Mit ~20" ist wieder die Logiksteuerschaltung gemäß Fig. 1 bezeichnet.
  • Ferner werden bei der "Wiedergabe die Speicherzeilen der Speicheranordnung 15 in analoger, jedoch umgekehrter Weise wie bei der "Aufnahme" ein- bzw. ausgelesen, und zwar nach vorheriger Taktrückgewinnung der jeweiligen Takte.
  • Bei "Wiedergabe" ist eine Freigabe-Schaltung notwendig, welche vom Ersten der PLL-Sch#ltung (Vorhandensein der Sync#Imt'ulse) und vom Bitmuster aus der Rahmenmitte gesteuert wird. Mit dem unverzögerten Freigabeimpuls werden die Steuerlogik zurückgestellt und nach entsprechender Verzögerung die Audio-Ausgänge bzw. die Zwischenspeicher vor dem ~#igital-Anaiog-Umsetzer freigegeben.

Claims (7)

  1. VERFAHREN UND SCHALTUNGSANORDNUNG ZUR KOMPRIMIERUNG UND DEKOMPRIMIERUNG VGid ANALCGSIS ALEN IN DIGITALER FORM Patentanspruche 1. Verfahren zur Komprimierung von Anologsignalen in digitaler Form, bei welchem die umgewandelten, komprimierten Digitalsignale in die freien InformationslUkken von Videosignalen eingeschoben oder anstelle von Fernsehsignalen Ubertragen bzw. aufgezeichnet werden, dadurch gekennzeichnet, - daß die digitalen Signale in eine beliebige Speicherzeile einer für die Komprimierung vorgesehenen Spreicheranerdnung mit einem bestimmten Takt eingelesen weiden, - daß gleichzeitig die digitalen Signale aus der nächstfolgenden Speicherzeile mit einem Takt ausgelesen werden, welcher schneller ist ols der Einlesetakt, so daß am Ende einer festgelegten Periode ein bestimmter Abstand von Speicherzeilen zur Einlese-Speicherzeile in Abhängigkeit des Verhältnisses von Einlese- zu Auslesetakt und der Speicherzeilenldnge entsteht, wobei der Takt nach einer Speicherzeilenlänge auf die nächstfolgende Speicherzeile umgeschaltet wird.
    - und daß die Ausgangsdaten der Speicherzeile multipiexiert werden.
  2. 2. Verfahren zur Dekomprimierung von gemäß dem Verfahren nach Anspruch 1 komprimierten Analogsignalen, d a -d u r c h g e k e n n z e i c h n e t , daß die in der Speicheranordnung eingeschriebenen digitalen Signale in analoger, jedoch umgekehrter Weise nach vorheriger Taktruckgewinnung der jeweiligen Takte ein- bzw. ausgelesen werden.
  3. 3. Schaltungsonordnung zur Durchführung des Verfahrens nach Anspruch 1, mittels eines Videoaufzeichnungsgerätes, vorzugsweise einem Videorecorder mit bandförmigem Aufzeichnungsmedium, mit wenigstens einem Eingangsverstdr ker fUr die onkommenden Analogsignale, einem Tiefpaß und einer Abtast- und Haltescholtung/ einem Analog-Digital Umsetzer und einem Parallel-Seriell-U.setier zur Umsetzung ~er parallel ankommenden Datensign@le vom Anelog-Digital-Umsetzer in serielle Detensinely, d @ -d u r c h g e k en n z e i c h n e t , da@ - fUr die Speicheranordnung (15) wenigsten drei Speicherzeilen (1 bis N) vorgesehen sind und di. digitelen Signale in eine beliebige Speicherzeile (n) der Speicheranordnung (15) mit dem Takt (T I) eingelesen werden, - die digitalen Signale aus der nachfolgenden Speicherzeile (M + 1) der Speicheranordnung (15) mit dem Takt (T II) ausgelesen werden, welcher schneller ist als der Einlesetakt (T I), - gleichzeitig rnit dem Auslesen der nachfolgenden Speicherzeile (M + 1) begonnen wird, so daß am Ende der Periode der Abstand von (N - 1) Speicherzeilen zur Einlese-Speicherzeile entsteht und sich eine effektive, zur Verfügung stehende Speicher zeilenzahl von (N - 2) ergibt, - an die Ausgänge der Speicherzeilen (1 bis N) ein Multiplexer (16) mit N-Eingängen für die Ausgangsdaten der Speicherzeilen (1 bis N) und einem Ausgang anreschlosser ist, wobei M die m-te Speicherzeile und N die Anzahl der bzw. die letzte Speicherzeile ist.
  4. 4. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2, mittels eines Videoaufzeichnungsgerätes, vorzugsweise einem Videorecorder mit bandförmigem Aufzeichnungsmedium, mit wenigstens einer PLL-Schaltung fUr die vom Aufzeichnungsgerät Uber ein Amplitudensieb ankommenden Signale zur Ruckgewinnung des Einlese- bzw. Auslesetaktes, wenigstens einem Seriell-Parallel-Umsetzer zum Zuführen der parallel-abgehenden Dotensignale des Seriell-Parallel-Umsetzers zu wenigstens einem Digital-Analog-Umsetzer, und wenigstens einem Tiefpaß, an welchem die rückgewandelten digitalen Signale als Analogsignale abgegeben werden, d a d u r c h g e k e n n z e i c h -n e t , daß - die Speicherzeilen (1 bis N) der Speicheranordnung (15) mit dem schnelleren, zeitfehlerbehafteten Takt (T II) eingelesen werden und mit dem Takt (T I) ohne Zeitfehler ausgelesen werden.
  5. 5. Schaltungssnordnung nach Anspruch 3 oder 4, d a -d u r c h g e k e n n z e ; c h n e t , daß für die Speicheranordnung (15) ein sogenannter "FIFO"-Speicher (first in/first out) vorgesehen ist.
  6. 6. Schaltungsanordnung nach Anspruch 3 oder 4, d a -d u r c h g e k e n n z e i c h n e t , daß für die Speicheranordnung (15) ein sogenannter "CCD"-Speicher vorgesehen ist.
  7. 7 Schaltungsanordnung nach einem der Ansprüche 3 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß an den Eingang bzw. die Eingänge der Speicheranordnung (15) eine Einrichtung (14) zur Kennbiterzeugung oder Codierung angeschlossen ist.
    #eschreibung.-
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