DE2901034B2 - Verfahren und Schaltungsanordnung zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form, bei welchem die umgewandelten, komprimierten Digitalsignale in die freien Informationslücken von Videosignalen eingeschoben oder anstelle von Fernsehsignalen übertragen bzw. aufgezeichnet und wiedergegeben werden.

Es ist beispielsweise aus der Druckschrift »BBC Research Department Report« 1969/35, Seiten 1 bis 6 bekannt, analoge Audiosignale in digitale Form umzuwandeln und entsprechend zu komprimieren, z. B. in die freien Informationslücken von Videosignalen einzuschieben, um nach der Übertragung, beispielsweise bei magnetischer Aufzeichnung, wieder gedehnt und in analoge Form zurückgewandelt zu werden. Darüber hinaus ist aus dieser Druckschrift bekannt, zwei verschiedene Signale, wie sie beispielsweise in der Stereophonie vorkommen, im Zeitmultiplex-Verfahren zu übertragen. Auch ist es bekannt, zwischen Gruppen von Signalen in digitaler Form zusätzliche Bits einzuschieben, welche der Taktrückgewinnung bzw. Fehlererkennung dienen. Diese Bitmuster können bei geeigneter Ausbildung als Synchronsignale für das zu benutzende Aufzeichnungsgerät dienen, um die Band- und ggf. die Videokopfradbewegung des Videorecorders konstant zu halten.

Bei verschiedenen Videoaufzeichnungssystemen (z. B.

dem VCR-System mit zwei Videoköpfen ohne Umschaltung der Videoköpfe oder dem LVR-System mit einem feststehenden Magnetkopf für Bild- und Tonaufzeichnung in Längsrichtung des Aufzeichaungsbandes), entsteht eine Signallücke, welche die Bildbetrachtung nicht stört, da sie entweder in die »nichtaktive« Bildübertragungszeit (Austastlücke) gelegt werden kann, oder währenddessen eine künstliche Austastung (Dunkelsteuerung des Bildschirmes) eingefügt wird Bei der Audioübertragung, welche einen nichtperiodischen Signalfluß darstellt, würde sich eine derartige Unterbrechung jedoch sehr störend auswirbin.

Aus den »Rundfunktechnischen Mitteilungen«, Jahrgang 21 (1977), Heft 2, Seiten 68 bis 76, welche sich auf die digitalen Zeitbasiskorrektoren in der Videotechnik beziehen, ist es ferner bekannt, den Zeitfehlerausgleich während der Wiedergabe vorzusehen. Der dort verwendete digitale Pufferspeicher ist in Form von (5) einzelnen Speichern für eine Fernsehzeile dargestellt, an deren Eingang ein Demultiplexer angeordnet ist. Darüber hinaus erfolgt eine Umwandlung von Frequenz- und Bitdaten, und pro Speicherzeile ist ein Multiplexer vorgesehen. Bei dieser bekannten und lediglich eine Speicheranordnung im Zusammenhang mit einer digitalen Zeitfehlerkorrektur betreffenden Anordnung erfolgt das Einlesen mit zeitfehlerbehaftetem Takt, während mit einem konstanten Takt ausgelesen wird.

Bei dem oben beschriebenen, bekannten Verfahren gemäß BBC Research Department Report 1969/35 wird zwar eine Komprimierung der Signale vorgenommen, jedoch geschieht dies zum Zwecke der Einfügung von zusätzlichen Daten in redundante Stellen. Dies weist den Nachteil auf, daß wenig Information komprimiert werden kann.

Aus der DE-OS 27 07 435 ist ein Verfahren und eine Einrichtung zur Aufzeichnung und Wiedergabe impulscodierter Informationen, insbesondere digitalisierte analoge audiofrequente Signale, bekannt, wobei das Ton-PCM-Signal mit simulierten Zeilen- und Bildsynchronsignalen kombiniert wird, so daß aufeinanderfolgende simulierte Bildsynchronsignale ein Teilbild aus impulscodierter Information bilden und die kombinierten Synchronsignale und die impulscodierte Information in aufeinanderfolgenden Spuren auf dem Aufzeichnungsträger aufgezeichnet werden. Die PCM-Information wird demnach in das erzeugte Video-Bildsignal integriert, so daß am Ausgang ein nachgeahmtes Fernsehbildsignal zur Verfügung steht, das mit einem normalen TV-Signal vergleichbar ist und mit einem Videorecorder aufgezeichnet werden kann. Bei der Wiedergabe wird aus dem nachgeahmten Originalfernsehbildsignal wieder ein Stereotonsignal gewonnen, das verstärkt und über Lautsprecher wiedergegeben wird. Bei diesem bekannten System ist jedoch ein Speicher mit wahlfreiem Zugriff (RAM) verwendet, der eine aufwendige und teure Speicheranordnung und Speichersteuerung erfordert Da der Einlese- und Auslesetakt sich in der Frequenz unterscheiden, kann es zu Überschneidungen von Aus- und Einlesen und somit zu Bitfehlern bei der Übertragung kommen, wobei die Taktierung durch eine Adressierung erfolgt. Bei der bekannten Einrichtung gemäß DE-OS 27 07 435, bei der auch ein Zeitfehlerausgleich erfolgt, müssen jedoch ungeradzahlige und geradzahlige Teilbilder vorgesehen werden.

Der Erfindung liegt die Aufgabe zugrund«:, für eine kompakte Verarbeitung von digitalisierten und später wiederzugebenden Analogsignalen ein Verfahren und eine Schaltungsanordnung anzugeben, welche eine äußerst einfache und billige und zugleich zuverlässige Speicheranordnung und Speichersteuerung vorsehen.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst

Eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens sowie vorteilhafte Weiterbildungen der erfindungsgemäßen Schaltungsanordnung sind in den Unteransprüchen angegeben.

Beim Verfahren gemäß der Erfindung wird eine Komprimierung der seriellen Datensignale vorgenommen, um redundante Stellen zu erhalten. Die erfindungsgemäße Schaltungsanordnung, mit welcher die stetige 1 !iformation bei »Aufnahme« zeitkomprimiert bzw. bei der »Wiedergabe« dekomprimiert wird, zeichnet sich aus durch einfachen und billigen Aufbau. Insbesondere kann die Steuerlogik sehr einfach aufgebaut werden; d. h. die Gleichzeitigkeit von Auslesen und Einlesen ergibt eine einfache Speicheransteuerung, wobei die Dateneingänge und Datenausgänge nur durch die Taktleitungen gesteuert werden. Darüber hinaus, sofern die Unterbrechungen eine Millisekunde nicht überschreiten, können sehr einfache dynamische Schieberegister bzw. auch analoge CCD-Anordnungen verwendet werden. Neben der durch die erfindungsgemäße Schaltungsanordnung gegebenen Einfachheit erweist sich bei der Erfindung auch noch als vorteilhaft die gleichzeitig bestehende Möglichkeit einer digitalen Korrektur von Zeitbasisfehlern bei Videorecordern sowie das Erreichen verbesserter Werte bei Verwendung von Videorecordern mit systembedingten Signallücken.

Ein weiterer Vorteil ist, daß beim Auslesen der Information aus dem Speicher (Videorecorder) dieselbe Anordnung zur Beseitigung der zeitfehlerbedingten Verschiebungen der Bitmuster dienen kann.

Der erfindungsgemäße, sehr einfache Schaltungsaufbau, der auch eventuelle Wartungsarbeiten erleichtert ergibt sich insbesondere daraus, daß nur geradzahlige Teilbilder vorgesehen sind und die Frequenzen für jedes Teilbild praktisch gleich sind; somit ist hierbei nur ein geradzahliges Verhältnis gegeben. Auch ist die erfindungsgemäße Schaltungsanordnung in ihrem Aufbau dadurch einfach, daß keine dem Originalvideosignal nachempfundene Synchronimpulse vorgesehen sind.

Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden anhand eines Ausführungsbeispieles in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung zur Aufzeichnung von Analogsignalen in digitaler Form auf einem Aufzeichnungsgerät und zur Erläuterung des erfindungsgemäßen Verfahrens,

Fig.2 ein Blockschaltbild über die Erzeugung und Verkopplung zweier in der Schaltungsanordnung gemäß F i g. 1 vorgesehener Takte,

F i g. 3 ein Impulsdiagramm des Rahmenimpulses und Datenflusses für die Übertragungsstrecke gemäß der Erfindung,

Fig.4 ein Blockschaltbild einer Logiksteuerung für die Schaltungsanordnung nach F i g. 1 gemäß der Erfindung und

F i g. 5 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung zur Wiedergabe der in digitaler Form auf einem Aufzeichnungsgerät aufgezeichneten

Analogsignale gemäß dem mit F i g. 1 erläuterten Verfahren.

Einander entsprechende Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Gemäß der in F i g. 1 dargestellten Schaltungsanordnung für die Aufzeichnung (»Aufnahme«) von Analogsignalen in digitaler Form, beispielsweise auf einen Videorecorder, werden die mit Abtast- und Halteschaltungen 7 bzw. 8 festgehaltenen momentanen Amplituden der Signale, welche vorher noch über zugehörige Eingänge EK1 bzw. EK 2 für den jeweiligen Übertragungskanal Eingangsverstärker 3 bzw. 4 und mit diesen verbundene Tiefpässe 5 bzw. 6 durchlaufen haben, in Analog-Digital-Umsetzern 9 bzw. 10 (ADU) quantisiert (sukzessive Approximation), wobei der jeweilige Analog-Digital-Umsetzer 9 bzw. 10 über einen Eingang £1 bzw. El und einen Ausgang A 1 bzw. A 2 (CC) mit dem jeweilig zugehörigen Abtast- und Haltekreis 7 bzw. 8 verbunden ist Die Bitmuster werden durch »Parallel-Ein/Seriell-Aus«-Umsetzer-Schieberegister 11, 12, 13 (PSU) als kontinuierlicher Datenfluß bereitgestellt. Der Parallel-Seriell-Umsetzer 11 bzw. 12 ist über acht Dateneingänge mit entsprechenden Ausgängen A 3 bis A 10 bzw. A 19 bis A 26 des Analog-Digital-Umsetzers 9 bzw. 10 für eine parallele Übertragung verbunden. Ausgänge /4 11 bis A14 bzw. /4 15 bis Λ 18 des Analog-Digital-Umsetzers 9 bzw. 10 sind mit entsprechenden Eingängen des Parallel-Seriell-Umsetzers 13 verschaltet, welcher seinerseits mit den Parallel-Seriell-Umsetzern 11 und 12 ausgangsseitig seriell verbunden ist Das am Ausgang des Parallel-Seriell-Umsetzers U abgegebene, serielle Digitalsignal kann eventuell codiert oder mit Kennbits versehen werden (Fehlererkennung), was in einer Einrichtung 14 zur Kennbiterzeugung bzw. Codierung erfolgen kann. Der Ausgang der Einrichtung 14 ist im Ausführungsbeispiel nach F i g. 1 mit dem jeweiligen Eingang von acht Ausgleichs-Schieberegistern (Speicherzeilen) 151 bis 158 einer Speicheranordnung 15 verbunden, deren Ausgänge wiederum an entsprechende Eingänge eines Multiplexers 16 (MPX) geschaltet sind, welcher in diesem Ausführungsbeispiel acht Eingänge und einen Ausgang aufweist. Die Speicheranordnung 15 ist beim Ausführungsbeispiel als Schieberegister mit getrennten Taktzuführungen und beliebiger Länge vorgesehen, um für den Einlese- und Auslesetakt eine getrennte Taktzuführung zu erreichen. Der Ausgang des Multiplexers 16 ist mit einem Eingang eines Mischers 17 verbunden; während ein anderer Eingang des Mischers 17 mit dem Ausgang einer Einrichtung 18 zur Synchronimpulserzeugung (Kennschaltung für Wort- und Rahmenkennung) verbunden ist Am Ausgang Λ 28 des Mischers 17 steht der Datenfluß für das Aufzeichnungsgerät zur Verfügung.

Die Befehle für die Abtast- und Halteschaltungen 7,8, die Analog-Digital-Umsetzer 9, 10, die Parallel-Seriell-Umsetzung in den Parallel-Seriell-Umsetzern U bis 13 sowie der Einlesetakt für die Ausgleichs-Schieberegister 151 bis 158 werden von einem Takt TI abgeleitet Ein Takt T II ist als Auslesetakt für den »Ausgleich« vorgesehen. Der Datenfluß wie auch der jeweilige Takt der Schieberegister 151 bis 158 werden von einer Logiksteuerschaltung 20 gesteuert, die in Fig.4 näher dargestellt ist Die Umschaltesteuerung erfolgt dabei durch einen Einlesezähler und einen Auslesezähler, die genauso viel Zählkapazität aufweisen, wie Speicherstellen im zugehörigen einzelnen »Ausgleichsregister« vorhanden sind. Die Steuerung der Takte CIad und SC (ADU) sowie P/Sund Ch (PSU) der Analog-Digital-Umsetzer 9 und 10 bzw. Parallel-Seriell-Umsetzer U bis 13 und des Setzimpulses 5 für die Logiksteuerschaltung 20 erfolgt durch eine Logiksteuerschaltung 21 für die ebengenannten Umsetzer und Schaltung, welchen über jeweilige Eingänge die Takte Tl und TII sowie eine 50-Hz-Taktfrequenz zugeführt werden. Ein Ausgang A 27 für die Rahmenkennung ist mit dem zugehörigen, entsprechenden Eingang der Logiksteuerschaltung 20 verbunden.

to Im folgenden wird die Wirkungsweise der Schaltungsanordnung nach der Erfindung näher erläutert:

Mit dem Beginn einer Periode (z. B. 20 msec) wird beispielsweise in die erste Speicherzeile (»Ausgleichsregister«) 151 mit dem Takt Tl eingelesen. Gleichzeitig wird aus dem zweiten »Ausgleichsregister« 152 mit einem höheren Takt T II ausgelesen. Das zweite Register 152 wird also schneller ausgelesen (leer) als das erste Register 151 eingelesen (voll) wird. Ist nun ein Register voll bzw. ein Register leer, so wird der Einlesetakt bzw. Auslesetakt auf das nächste Register umgeschaltet Mit dem Umschalten des Auslesetaktes wird auch der Datenfluß in einem Datenselektor gesteuert Der Auslesetakt ist um den Betrag schneller, der erforderlich ist, um bei einem periodischen Ablauf gerade solange zum Erreichen des Ausgangszustandes unterbrochen werden zu können. Die Periodizität wird durch einen Rahmenimpuls von 50 Hz gesteuert Nach Bedarf können dann Kennbits (Sync-Impulse) mittels der Einrichtung 18 zwischengeschoben werden, welche unter Umständen auch einen anderen Pegel aufweisen können. Diese Information wird dann direkt oder nach Pegelanpassung dem Videorecorder zugeleitet

Um die Taktfrequenzen miteinander zu verkoppeln, kann die aus der Mischung der beiden Takte Π und ΠI entstehende Differenzfrequenz mit einer aus dem Takt T I durch Teilung gewonnenen Frequenz verglichen werden und mit der Phasenabweichung die Phase/Frequenz des Taktes 7"II nachgesteuert werden bzw. durch einen geeigneten Teiler können beide Takte von einer gemeinsamen Frequenz abgeleitet werden. Ein Blockschaltbild für die eben geschilderte Erzeugung und Verkopplung der beiden Takte Tl und TII ist in F i g. 2 dargestellt Hierin wird der in einem Taktgeber 22 (z. B. einem Quarz) erzeugte Takt TI der Frequenz 1,4592

■»5 MHz einem Teiler 23 mit dem Teilungsverhältnis 19:1 zugeführt dessen Ausgang mit dem einen Eingang eines Phasendiskriminators 2* verbunden ist Der andere Eingang des Phasendiskriminators 24 ist mit einem Filter 25 verbunden, während der Ausgang des Phasendiskriminators 24 über einen Tiefpaß 26 einem spannungsgesteuerten Oszillator 27 (VCO) mit der Ausgangsfrequenz 1,536 MHz zugeführt ist Der Ausgang (Takt ΓII) des spannungsgesteuerten Oszillators 27 ist zum einen auf einen Teiler 29 zur Ableitung der Frequenz 50 Hz, wobei gleichzeitig die notwendige Frequenz von 16 kHz erzeugt wird, zum anderen auf den einen Eingang eines Mischers 28 geführt dessen anderem Eingang der Takt Tl zugeführt wird. Die aus der Mischung der beiden Takte TX und TII am Ausgang des Mischers 28 entstehende Differenzfrequenz wird auf das Filter 25 gegeben.

Taktfrequenzen, Speicherlänge und Ausgleichslücke:

Die Dimensionierung von Taktfrequenz, Speichergs länge und Ausgleichslücke ist je nach Anwendungsfall unterschiedlich, jedoch für einige Werte typisch.

Die Signallücke, das sogenannte »gap«, beträgt ca. 1 msec innerhalb einer Periode von 20 msec, was einen

Wert von 5% innerhalb einer Periode darstellt.

Bei einer Stereoübertragung mit 12-Bit-Quantisierung und 4 Kennbits, was 16 Bit darstellt ergeben sich 32 Bit-Wörter. Bei einer niederfrequenten Übertragung mit einer Frequenz von beispielsweise f = 20 kHz, wird eine Abtastfrequenz größer 40 kHz gewählt

Da andererseits für die Ansteuerungsautomatik im Videorecorder eine Tastung mit Η-Impulsen vorteilhaft ist, soll das Signal in zeilenähnliche Intervalle gegliedert werden. Ein Off set zwischen der Zeilenperiode und der ι ο 20-msec-Periode ist nicht notwendig. Es ist auch nicht notwendig, die im Fernsehen Übliche Zahl der Zeilen pro Vollbild (40 msec) mit 625 Zeilen einzuhalten. Es wird deshalb eine Einteilung von der 20-msec-Periode in eine 32Q-»Zeilen«-Periode (je 62£iisec: 16 kHz) gewählt is wobei sich in 19 msec 304 »aktive Zeilen« (mit Ton-PCM), und 16 »nicht-aktive Zeilen« (nur Sync-Impulse) ergeben. Damit muß die anfallende Information für die Aufzeichnung in 304 Abschnitte unterteilt werden, jeder mit z. B. drei 32-Bit-Gruppen. Diese 304 »Zeilen« werden in 19 msec übertragen. Dieselbe Bit-Anzahl soll in 20 msec vom Analog-Digital-Umsetzer auch anfallen. Damit ergibt sich:

Takt ΓΙ: Einschreiben in Speicher

50 χ 304 χ 3 χ 32 = 1 459 200 Bit/sec (Hz)

Takt TII: Auslesen aus dem Speicher mit 1 msec Pause nach 19 msec Übertragung:

50 χ 320 χ 3 χ 32 = 1 536 000 Bit/sec
(Hz)

Gespeichert werden müssen (während der 1 msec Übertragungspause innerhalb 20 msec):

1459,2 Bit (1,4592 Mbit/sec χ 1 msec).

Bei Benutzung der üblichen 256 Bit-Speicher, welche gemäß Ausführungsbeispiel nach F i g. 1 für die Register 151 bis 158 vorgesehen werden, ergeben sich

1536 :256 = 6 Speicherzeilen.

Ferner gilt:

Frühestes Auslesen: 1 Speicherzeile nach dem Einlesen (hier: 256 Bit).

Spätestes Auslesen: 7 Speicherzeilen nach dem Einlesen (hier: 1792 Bit).

40

45

Da andererseits in ein und dasselbe Register nicht zugleich gelesen und geschrieben werden kann, werden acht Speicherzeilen benötigt

Die Abtastfrequenz ergibt sich aus Takt 7*1: so

1,4592 Mbil/sec : 32 Bit = 45.6 kHz.

Sie erfüllt also die obenerwähnte Forderung für die Abtastfrequenz.

Die hier angeführten Zahlen stellen nur ein Beispiel dar, das bei anderen Voraussetzungen (andere »gap«- Zeiten, höhere Grenzfrequenz etc.) je nach Anwendungsfall abgeändert werden kann, wobei insbesondere die Speicherzeilenzahl nicht fest gegeben ist

In Fig.3, welche ein Impulsdiagramm des Rahmen- &o impulses und Datenflusses am Ausgang A 28 zum Aufzeichnungsgerät darstellt, sind der Rahmenimpuls für eine Periode von 20 msec, entsprechend 30 720 Bit, und die in 19 msec übertragenen 304 »Zeilen« gemäß oben beschriebenem Zahlenbeispiel sowie der Datenfluß mit den einzelnen Bit-Gruppen angegeben.

In F i g. 4, welche ein Blockschaltbild der Logiksteuerschaltung 20 gemäß F i g. 1 in ausführlicherer Darstellung zeigt, wird der Takt Π sowohl einem Teiler 30 mit dem Teilungsverhältnis 256 :1 als auch einem Demultiplexer 32 (1 auf 8) zugeführt. Der Teiler 30 ist ausgangsseitig mit dem Eingang eines Teilers 31 mit dem Teilungsverhältnis 8 :1 und einem Eingang eines UND-Gliedes 38 verbunden. Die Ausgänge des Teilers 31 wiederum sind mit dem Demultiplexer 32 (De-MPX) verbunden. Die Ausgänge A 29 bis A 36 des Demultiplexers 32 führen zu den Taktleitungen an den Eingängen 7Ί bis TS der Register 151 bis 158 gemäß F i g. 1.

Der Takt 7*11 wird an den einen Eingang eines UND-Gliedes 33 gegeben, dessen anderem Eingang der Impuls für den Rahmen zugeführt wird. Der Ausgang des UND-Gliedes 33 ist jeweils mit dem Eingang eines Teilers 34 mit dem Teilungsverhältnis 256:1, dem Eingang eines Demultiplexers 36 mit einem Eingang und acht Ausgängen verbunden, wobei der Ausgang des Teilers 34 am Eingang eines Teilers 35 mit dem Teilungsverhältnis 8 :1 und dem einen Eingang eines UND-Gliedes 39 liegt. Der Teiler 35 ist ausgangsseitig mit entsprechenden Eingängen des Demultiplexers 36 verbunden. Die Ausgänge A 37 bis A 44 des Demultiplexers 36 sind mit den jeweils um eins versetzten, entsprechenden Ausgängen Λ 29 bis Λ 36 des Demultiplexers 32 verbunden, d. h. der erste Ausgang A 37 des Demultiplexers 36 ist mit dem zweiten Ausgang A 30 des Demultiplexers 32, der zweite Ausgang A 38 des Demultiplexers 36 mit dem drittt.i Ausgang A 31 des Demultiplexers 32, usw. verbunden, während der letzte Ausgang A 44 des Demultiplexers 36 mit dem ersten Ausgang A 29 des Demultiplexers 32 verschaltet ist.

Das jeweilige Potential für »Aufnahme« bzw. »Wiedergabe«-Funktion des Aufzeichnungsgerätes (Aufnahme: »H«, Wiedergabe: »L«) wird zum einen einem NEGATIONS-Glied 37 und zum anderen jeweils dem einen Eingang eines UND-Gliedes 39 bzw. eines NAND-Gliedes 45 zugeführt Das umgekehrte Signal am Ausgang des Gliedes 37 wird auf den anderen Eingang des UND-Gliedes 38 gegeben, dessen Ausgang mit dem einen Eingang eines ODER-Gliedes 40 verbunden ist, während der andere Eingang des ODER-Gliedes 40 mit dem Ausgang des UND-Gliedes 39 verbunden ist Der Ausgang des ODER-Gliedes 40 liegt am Eingang eines Teilers 41 mit dem Teilungsverhältnis 8:1, dessen Ausgänge Λ 45 und Λ 46 zu den entsprechenden und zugehörigen Adreßleitungen an den Eingängen £45 und £46 des Multiplexers 16 führen. Der Ausgang A 47 des Teilers 41 liegt über ein UND-Glied 42 (anderer Eingang: Ausgangssignal W des NEGATIONS-Gliedes 37) und ein NAND-Glied 43 (anderer Eingang: Eingangssignal Λ'des UND-Gliedes 39) sowie über ein ODER-Glied 44, dessen Eingänge mit den Ausgängen der Glieder 42 bzw. 43 verbunden sind, an der zugehörigen Adreßleitung am Eingang £47 des Multiplexers 16. Das Steuersignal 5 für die Logiksteuerschaltung 20 wird gemäß Fig.4 den Teilern 30,31,34, 35 und 41 zugeführt, während dem anderen Eingang des NAND-Gliedes 45 der negierte Impuls für den Rahmen zugeführt wird. Das NAND-Glied 45 gibt an seinem Ausgang das Signal ST ab, welches dem zugehörigen Signaleingang am Multiplexer 16 zugeführt wird.

Bei der gemäß F i g. 5 dargestellten Schaltungsanordnung, welche sich auf die Wiedergabe der in digitaler Form mittels des Aufzeichnungsgerätes aufgezeichneten Analogsignale bezieht, werden über die in jeder Bit-Gruppe vorhandenen Kennbits die Taktfrequenz Π zum Einschreiben in die Speicherzeilen 151 bis 158 (mit Pause) gewonnen, die Daten mit konstanter Geschwin-

digkeit (beispielsweise durch einen Quarz und eine PLL-Schaltung mit langer Zeitkonstante) ausgelesen und über eine Seriell-Ein/Parallel-Aus-Umsetzung einer Digital-Analog-Umsetzer-Schaltung zugeführt Bei Drop-outs bzw. Bitfehlern kann über eine Kennschaltung die Seriell-Parallel-Umsetzungsschaltung so gesteuert werden, daß am Ausgang der Digital-Analog-Umsetzer-Schaltung entweder der alte Analogwert gespeichert wird, oder als neue Analogspannung eine dem Mittelwert entsprechende Spannung erscheint. Benutzt man die letztere Möglichkeit, so läßt sich mit einer einfachen monostabilen Kippschaltung eine digitale Lautstärkeregelung erreichen. Eine nachfolgende Tiefpaßschaltung befreit die Analogspannung von Taktresten, so daß das Signal über Ausgänge für die jeweiligen Kanäle i und 2 auf einen Verstärker geleitet werden kann.

Gemäß der Schaltungsanordnung nach F i g. 5 ist für die »Wiedergabe« ein Eingang £3 für die vom Aufzeichnungsmedium ankommenden Signale vorgesehen, welche einem Amplitudensieb 47 zugeführt werden. Das Amplitudensieb 47 ist zum einen ausgangsseitig mit dem Eingang einer Einrichtung 48 zur Datenaufbereitung und Pegelanpassung, zum anderen jeweils mit dem Eingang zweier PLL-Schaltungen für den Zeitfehlerausgleich, bestehend aus einem Phasendiskriminator 49 bzw. 50, einem Tiefpaß 51 bzw. 52, einem spannungsgesxeuerten Oszillator (VCO) 53 für den Takt ΠΙ bzw. 54 für den Takt 7Ί und einem Teiler 55 mit dem Teilungsverhältnis 96 :1 bzw. 56 mit dem Teilungsverhältnis 29 184 :1, verbunden, wobei die Erzeugung des Taktes 7Ί mittels einer Phasenregelschleife mit großer Zeitkonstante vorgenommen wird. Der Teiler 55 bzw. 56 ist seinerseits mit dem Phasendiskriminator 49 bzw. 50 verbunden. Zwischen dem Oszillator 53 und dem Teiler 55 wird der Takt ΓΗ abgegriffen, während zwischen dem Oszillator 54 und dem Teiler 56 der Takt Tl abgegriffen wird.

Der Ausgang der Einrichtung 48 ist mit dem Eingang vier Speicherzeile 151 bis 158 verbunden, während der Ausgang des Multiplexers 16 mit dem Eingang eines Schieberegisters 57 (SR) verbunden ist Das Ausgangssignal des Schieberegisters 57 wird einem (8-Bit)Schieberegister 58 zugeführt welches mit einem, mit einem

weiteren Schieberegister 60 verbundenen Schieberegister 59 verbunden ist. Die Schieberegister 58,59 und 60, welche jeweils einen Zwischenspeicher aufweisen, sind als Serien-Parallel-Umsetzer (SPU) mit automatischem Fehlerausgleich vorgesehen, wobei der Serien-Parallel-

Umsetzer 58 bzw. 60 mit acht Ausgängen mit entsprechenden Eingängen eines Digital-Analog-Umsetzers 61 bzw. 62 verbunden ist, während der Serien-Parallel-Umsetzer 59 ausgangsseitig mit jeweils 4 entsprechenden Eingängen der Digital-Analog-Um-

setzer 61 bis 62 verbunden ist Über einen Tiefpaß 63 bzw. 6t ist der Ausgang des Digital-Analog-Umsetzers 61 bzw. 62 mit dem Ausgang AAS bzw. Λ 46 des Tiefpasses 63 bzw. 64 für den jeweiligen Übertragungskanal verbunden.

Ergänzend sei noch erwähnt, daß am Ausgang des (8 auf 1) Multiplexers 16 gemäß Fig.5 ein Impulssignal D abgegriffen wird, welches zusammen mit den Takten ΓI, TII und 50 Hz einer Einrichtung 67 für die Erzeugung des Rahmenimpulses RAHMENund eines Strobeimpul-

ses STR zugeführt wird. Mit »20« ist wieder die Logiksteuerschaltung gemäß F i g. 1 bezeichnet

Ferner werden bei uer »Wiedergabe« die Speicherzeilen der Speicheranordnung 15 in analoger, jedoch umgekehrter Weise wie bei der »Aufnahme« ein- bzw. ausgelesen, und zwar nach vorheriger Taktrückgewinnung der jeweiligen Takte.

Bei »Wiedergabe« ist eine Freigabe-Schaltung notwendig, welche vom Einrasten der PLL-Schaltung (Vorhandensein der Sync-Impulse) und vom Bitmuster aus der Rahmenmitte gesteuert wird. Mit dem unverzögerten Freigabeimpuls werden die Steuerlogik zurückgestellt und nach entsprechender Verzögerung die Audio-Ausgänge bzw. die Zwischenspeicher vor dem Digital-Analog-Umsetzer freigegeben.

Hierzu 4 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Verfahren zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form, bei welchem die umgewandelten, komprimierten Digitalsignale in die freien Informationslücken von Videosignalen eingeschoben oder anstelle von Fernsehsignalen übertragen bzw. aufgezeichnet und wiedergegeben werden, wobei die digitalen Signale in eine für die Komprimierung vorgesehene Speicheranordnung mit Speicherzellen mit einem bestimmten Takt eingelesen werden und aus der Speicheranordnung mit einem Takt ausgelesen werden, welcher schneller ist als der Einlesetakt, so is daß am Ende einer festgelegten Periode ein bestimmter zusätzlicher Abstand von Speicherzellen zwischen der Auslese- und der Einlese-Speicherzelle in Abhängigkeit des Verhältnisses von Einlese- zu Auslesetakt und der Speicherzellengröße entsteht, welcher zusätzliche Abstand zum Unterbrechen des Auslesens während der systembedingten Übertragungs- bzw. Aufzeichnungslücke ausgenutzt wird, dadurch gekennzeichnet, daß bei der Komprimierung die digitalen Signale während des Einlesens in eine Speicherzeile, welche nach Art eines Schieberegisters als reihenförmige Anordnung von Speicherzellen mit wenigstens je einem Ein-, Aus- und Takteingang vorgesehen ist, gleichzeitig aus der nächstfolgenden Speicherzeile mit dem Auslesetakt ausgelesen werden, wobei der Takt nach einer Speicherzeilenlänge auf die nächstfolgende Speicherzeile umgeschaltet wird und die Ausgangsdaten der Speicherzeile multiplexiert werden, und daß bei der Dekomprimierung die digitalen Signale in entsprechender, jedoch umgekehrter Weise ein- bzw. ausgelesen werden.

2. Schaltungsanordnung zur Durchführung der Komprimierung gemäß Verfahren nach Anspruch 1, mittels eines Videoaufzeichnungsgerätes, Vorzugsweise einem Videorecorder mit bandförmigem Aufzeichnungsmedium, mit wenigstens einem Eingangsverstärker für die ankommenden Analogsignale, einem Tiefpaß und einer Abtast- und Halteschaltung, einem Analog-Digital-Umsetzer und einem Parallel-Seriell-Umsetzer zur Umsetzung der parallel ankommenden Datensignale vom Analog-Digital-Umsetzer in serielle Datensignale, einer Speicheranordnung, einem Mischer und einer Steuerschaltung, dadurch gekennzeichnet, daß für so die Speicheranordnung (15) wenigstens drei Speicherzeilen (1 bis N) vorgesehen sind und die digitalen Signale in eine beliebige Speicherzeile (M) der Speicheranordnung (15) mit dem Takt (Tl) eingelesen werden, die digitalen Signale aus der nachfolgenden Speicherzeile (M+1) der Speicheranordnung (15) mit dem Takt (TU) ausgelesen werden, welcher schneller ist als der Einlesetakt (Tl),

gleichzeitig mit dem Auslesen der nachfolgenden Speicherzeile (M+\) begonnen wird, so daß am Ende der Periode der Abstand von (N-1) Speicherzeilen zur Einlese-Speicherzeile entsteht und sich eine effektive, zur Verfügung stehende Speicherzeilenzahl von (N- 2) ergibt, an die Ausgänge der Speicherzeilen (1 bis N) ein Multiplexer (16) mit ΛΖ-Eingängen für die Ausgangsdaten der Speicherzeilen (1 bis N) und einem

Ausgang angeschlossen ist,

und daß als Steuerschaltung eine Logiksteuerung (20) vorgesehen ist zur Ausgangsumschaltung des Speichers und zur Wahl von Einlese- und Auslesetakt pro Speicherzeile,

wobei M die /n-te Speicherzeile und N die Anzahl der bzw. die letzte Speicherzeile ist

3. Schaltungsanordnung zur Durchführung der Dekomprimierung gemäß Verfahren nach Anspruch 1, mittels eines VideoaufZeichnungsgerätes, vorzugsweise einem Videorecorder mit bandförmigem Aufzeichnungsmedium, mit wenigstens einer PLL-Schaltung für die vom Aufzeichnungsgerät über ein Amplitudensieb ankommenden Signale zur Rückgewinnung des Einlese- bzw. Auslesetaktes, wenigstens einem Seriell-Parallel-Umsetzer zum Zuführen der parallel abgehenden Datensignale des Seriell-Parallel-Umsetzers zu wenigstens einem Digital-Analog-Umsetzer, wenigstens einem Tiefpaß, an welchem die rückgewandelten digitalen Signale als Analogsignale abgegeben werden, einer Speicheranordnung und einer Steuerschaltung, dadurch gekennzeichnet, daß bei der Wiedergabe die digitalen Signale in die Speicherzeilen (1 bis N) der Speicheranordnung (15) mit dem schnelleren, zeitfehlerbehafteten Takt (TII) eingelesen werden und mit dem Takt (Tl) ohne Zeitfehler aus einer vorhergehenden Speicherzeile ausgelesen werden.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß für die Speicheranordnung (15) ein sogenannter »FIFO«-Speicher (first in/first out) vorgesehen ist

5. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß für die Speicheranordnung (15) ein sogenannter »CCD«-Speicher vorgesehen ist.