JPH08123752A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ転送速度を高速化し、中央処理装置お
よび入出力ユニットの回路を簡素化した入出力制御装置
を実現する。 【構成】 中央処理装置と複数の入出力ユニット間は、
各入出力ユニットを選択するアドレス信号、及びデータ
信号を時分割的に送る３２ビット幅のデータ線と、その
データ線に何れの信号が送られているか及びコマンドの
種類を示すタグ信号を送る複数のタグ線と、これらの信
号の基準クロックを送るクロック線とを合わせたバスで
縦続接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置、いわゆ
るＣＰＵの制御のもとで複数の入出力ユニットに対し、
共通のバスを通じてデータを中央処理装置との間で入出
力するようにするための入出力制御装置に関するもので
ある。

【０００２】

【従来の技術】図７は、従来の入出力制御装置の全体の
構成を示している。この構成において、複数の入出力ユ
ニット２ａ〜２ｆは、バス１３を介して縦続接続され、
その両端にＣＰＵ１が接続される。即ち各入出力ユニッ
ト２ａ〜２ｆには入力ポート１４と、出力ポート１５と
があり、各入出力ユニット２ａ〜２ｆの出力ポート１５
を次段の入出力ユニットの入力ポート１４にバス１３を
通じて接続する。よって各入出力ユニット２ａ〜２ｆ
は、バス１３を介して互いに縦続接続され、この縦続回
路は一方向性バスを構成する。この一方向性バスの入力
端末１３ａをＣＰＵ１の出力ポート１ａに接続し、一方
向性バスの出力端末１３ｂをＣＰＵ１の入力ポート１ｂ
に接続する。

【０００３】図８に各入出力ユニット２ａ〜２ｆのそれ
ぞれの入出力インタフェース４の内部構成を示す。入出
力インターフェース４に入力ポート１４と出力ポート１
５が設けられる。これら入力ポート１４と出力ポート１
５にはバス１３が接続される。バス１３は、クロック線
Ｌ１ 、タグ線Ｌ２ 〜Ｌ４ 、応答線Ｌ５ 、８本のデー
タ線Ｌ６ 〜Ｌ１３とにより構成される。

【０００４】クロック線Ｌ１ には図９のＡに示すよう
なクロックＰａが伝送され、タグ線Ｌ２ には同図Ｂに
示すコマンド表示信号Ｐｂが伝送され、タグ線Ｌ３ に
は同図Ｃに示すアドレス表示信号Ｐｃが伝送され、タグ
線Ｌ４ には同図Ｄに示すデータ表示信号Ｐｄが伝送さ
れ、応答信号線Ｌ５ には指定を受けた入出力ユニット
が図９のＥに示す応答信号ＰｅをＣＰＵ１に返送するた
めに利用される。８本のデータ線Ｌ６ 〜Ｌ１３には図
９のＦに示すように制御指令信号ＣＢと、アドレス信号
ＡＤ と、データ信号ＤＳ とが順次時分割的に伝送され
る。これら信号ＣＢ、ＡＤ 、ＤＳ の何れをデータ線Ｌ
６ 〜Ｌ１３へ伝送しているかを示すＰｂ、Ｐｃ、Ｐｄ
がそれぞれタグ線Ｌ２ 、Ｌ３ 、Ｌ４ へ送出される。

【０００５】図８に示すように、入力ポート１４の各レ
シーバＲの出力端子は、出力ポート１５の各ドライバＤ
の入力端子にそれぞれ接続される。線Ｌ１ 〜Ｌ４ から
はそれぞれクロック信号Ｐａと、コマンド表示信号Ｐｂ
と、アドレス表示信号Ｐｃと、データ表示信号Ｐｄを入
出力ユニット本体２に取り込む。また、データ線Ｌ６〜
Ｌ１３からは制御指令信号ＣＢと、アドレス信号ＡＤ
及びデータ信号ＤＳが入出力ユニット本体２に取り込ま
れる。但し、応答信号線Ｌ５ は他の線とは逆向きの伝
送線とされる。また、タグ線Ｌ４ 、応答信号線Ｌ５ 及
びデータ線Ｌ６ 〜Ｌ１３にそれぞれ接続された各レシ
ーバＲとドライバＤとの間には、それぞれにオアゲート
回路３０、３１及び３２が介挿され、入出力ユニット本
体２から出力されるデータ表示信号Ｐｄ、応答信号Ｐｅ
及びデータ信号ＤＳ をそれぞれ、タグ線Ｌ４ 、応答信
号線Ｌ５ 及びデータ線Ｌ６ 〜Ｌ１３に出力できるよう
にしている。

【０００６】入出力ユニット本体２の一部を図１０に示
す。制御指令信号ＣＢが格納される制御指令レジスタ１
６が設けられ、この制御指令レジスタ１６としては８ビ
ットのレジスタが用いられ、データ線Ｌ６ 〜Ｌ１３に
乗せられる並列８ビットを１バイトとする制御指令信号
ＣＢが一度に読み込まれる。このレジスタ１６に読み込
まれた制御指令信号ＣＢは制御指令解読器１７に供給さ
れ、この解読器１７において制御指令信号ＣＢを解読
し、その内容に応じて出力端子１７ａ、１７ｂ、１７
ｃ、１７ｄ、１７ｅの何れかに解読信号が得られる。こ
の解読信号によって入出力ユニット本体２内の各部が所
定の状態に制御される。制御指令レジスタ１６の制御端
子ＰＥにコマンド表示信号Ｐｂが与えられる。コマンド
表示信号ＰｂがＨ論理になるとレジスタ１６は端子ＣＰ
に与えられるクロックＰａに同期してデータ線Ｌ６ 〜
Ｌ１３の信号が読み込まれる。コマンド表示信号Ｐｂが
Ｈ論理にあるときはデータ線Ｌ６ 〜Ｌ１３には、図９
のＦに示すように制御指令信号ＣＢが乗せられている。
よってレジスタ１６には、この制御指令信号ＣＢが読み
込まれる。

【０００７】また、アドレス信号が格納されるアドレス
レジスタ１８ａ、１８ｂ、１８ｃが設けられる。アドレ
スレジスタ１８ａ、１８ｂ、１８ｃの各制御端子ＰＥに
は、図９のＣに示すアドレス表示信号Ｐｃを供給する。
データ線Ｌ６ 〜Ｌ１３にアドレス信号が乗ると、これ
と同期してアドレス表示信号ＰｃがＨ論理となるから、
各アドレスレジスタ１８ａ、１８ｂ、１８ｃは、その端
子ＣＰに与えられるクロックＰａによって駆動され、デ
ータ線Ｌ６ 〜Ｌ１３のアドレス信号をレジスタ１８
ａ、１８ｂ、１８ｃにそれぞれ読み込む。アドレス信号
ＡＤ は、並列８ビットを１バイトとする３バイトの信
号Ａ０ 、Ａ１ 、Ａ２ によって１つのアドレス信号を
構成し、全体で８×３ビットのアドレス信号がクロック
Ｐａに同期して１バイトずつ送出される。アドレスレジ
スタ１８ａ、１８ｂ、１８ｃは順次縦続接続され、初段
のレジスタ１８ａに読み込まれた第１バイト目のアドレ
ス信号Ａ０ は、次のクロックにより第２段目のレジス
タ１８ｂに移され、初段のレジスタ１８ａには第２バイ
ト目のアドレス信号Ａ１ が読み込まれる。結局３個の
クロックＰａによってレジスタ１８ａ、１８ｂ、１８ｃ
に３バイトのアドレス信号Ａ２ 、Ａ１ 、Ａ０ が読み
込まれる。

【０００８】各アドレスレジスタ１８ａ、１８ｂ、１８
ｃの出力は、それぞれアドレス解読器１９に８×３ビッ
トの並列信号で与えられる。よってこのアドレス解読器
１９によってそのＩ／Ｏユニット自身が指定されたか否
かを判読し、その判読結果により応答信号ＰｅをＣＰＵ
１に返送すると共にデータ信号の読み込みを可能とする
ようにアンド回路３３を介してデータ読込レジスタ２０
ａ〜２０ｄの制御端子ＰＥに応答信号Ｐｅを与え、アド
レス信号ＡＤ に続くデータ信号ＤＳ をデータ読込レジ
スタ２０ａ、２０ｂ、２０ｃ、２０ｄに読み込む。アン
ド回路３３の他方の入力側にはタグ線Ｌ４ のデータ表
示信号Ｐｄが入力される。データ信号ＤＳ は、並列８
ビットを１バイトとする４バイトの信号Ｄ０ 、Ｄ１ 、
Ｄ２ 、Ｄ３ によって１つのデータ信号ＤＳ として伝
送するようにした場合を示す。よってデータ読込レジス
タ２０ａ、２０ｂ、２０ｃ、２０ｄは、それぞれ８ビッ
トのレジスタが用いられ、これらは縦続接続され、その
初段レジスタ２０ａはデータ線Ｌ６ 〜Ｌ１３に接続さ
れている。４個のクロックによりデータ信号Ｄ０ 、Ｄ
１ 、Ｄ２ 、Ｄ３ が各レジスタ２０ｄ、２０ｃ、２０
ｂ、２０ａに読み込まれる。これらの各データ読込レジ
スタ２０ａ〜２０ｄの各出力は、８×４ビットの並列符
号として取り出され、入出力ユニット２内のメモリに収
納される。

【０００９】このようにして中央処理装置１から出され
た信号は各ユニットを中継されて目的とするユニットに
取り込まれる。またユニットから読み出されたデータ
は、次段の各ユニットによって中継されて中央処理装置
１の入力ポート１ｂに取り込まれる。図１０において制
御指令解読器１７の端子１７ａは入出力ユニットよりの
データを読み出すコマンドに対する出力端子であり、端
子１７ｂは入出力ユニットに対してデータを書き込むコ
マンドに対する出力端子であり、端子１７ｃは書き込み
要求確認コマンドに対する出力端子であり、端子１７ｄ
は割り込み禁止コマンドに対する出力端子であり、端子
１７ｅはリセット指令に対する出力端子である。従っ
て、リセットコマンドがＣＰＵ１よりデータ線Ｌ６ 〜
Ｌ１３に与えられると共にタグ線Ｌ２ がＨ論理にされ
ると各入出力ユニット内の制御指令解読器１７の出力端
子１７ｅよりリセット信号が現れ、そのリセット信号に
より制御指令レジスタ１６、アドレスレジスタ１８ａ〜
１８ｃ、データ読込レジスタ２０ａ〜２０ｄがそれぞれ
リセットされる。更に図１０においてアドレス解読器１
９においてそのアドレス信号の上位ビットのみが何れの
入出力ユニットかを示しており、そのアドレスが自己の
入出力ユニットに対する場合は端子３５に信号Ｐｅが発
生する。この出力はアンド回路３３へ供給される。一方
アドレス解読器１９においてこれに与えられたアドレス
信号の下位ビットに応じて複数の端子３４の何れかに信
号が発生され、これにより図に示してないがその入出力
ユニット内の各種のレジスタ、その他のものに対する選
択が行われる。

【００１０】入出力ユニット本体２のデータを読み出す
場合においては、図１１に示すような構成で行われる。
即ち図１０中のアドレスレジスタ１８ａ〜１８ｃにその
入出力ユニットを選択するアドレスがセットされ、かつ
その入出力ユニットに対するデータ読みだしを示すコマ
ンドが制御指令レジスタ１６内にセットされる。従って
アドレス解読器１９の端子３５にその入出力ユニットを
選択した信号が得られ、また制御指令解読器１７の端子
１７ａより読みだし指令を示す信号が得られ、これら信
号は図１１のアンド回路３６に供給される。その一致出
力により入出力ユニット内の読み出されるべきデータが
セットされているメモリ３７が読み出される。その読み
出された３２ビットのデータは並列８ビットのシフトレ
ジスタ３８に所定の順に格納されることになる。その格
納は、メモリ３７からのアクセスタイムの後に得られる
読みだし終了信号とアンド回路３６の出力との一致がア
ンド回路３９において検出され、この出力が並列シフト
レジスタ３８のロード端子に与えられて読み出すべきデ
ータが並列シフトレジスタ３８に格納される。並列シフ
トレジスタ３８は、並列８ビットのデータを出力し、そ
の直列段数は４であり、その読みだしはクロックＰａに
よって行われ、そのクロックＰａ毎に８ビットずつ読み
出されてデータＤＳ として図８におけるオアゲート回
路３２に供給され、これによりデータ線Ｌ６ 〜Ｌ１３
に並列に与えられる。

【００１１】一方アンド回路３９の出力によりフリップ
フロップ４１がセットされてこの出力はデータ表示信号
Ｐｄとしてオア回路３０を通じてタグ線Ｌ４ に与えら
れ、又この信号Ｐｄにより、ゲート４３が開かれ、これ
を通じてクロックＰａが並列シフトレジスタ３８に与え
られてこれを駆動する。更に信号Ｐｄによりカウンタ４
２が動作可能とされ、クロックＰａを計数する。カウン
タ４２がクロックＰａを４個計数するとその出力により
フリップフロップ４１がリセットされ、従ってタグ線Ｌ
４ の信号Ｐｄは低レベルになる。これによりゲート４
３が閉じて並列シフトレジスタ３８の読みだしも終了す
る。このようにしてデータを入出力ユニットよりデータ
線に読みだしている間は、データ表示信号Ｐｄがタグ線
Ｌ４ に現れる。これによりＣＰＵ１ではその入出力ユ
ニットよりのデータを取り込む事ができる。

【００１２】ＣＰＵ１で図９に示すような信号を発生す
るには図１２に示すように構成すれば良い。即ち端子５
１ａ、５１ｂ、５１ｃ、５１ｎにより各種の制御指令が
エンコーダ５２に与えられ、エンコーダ５２より並列８
ビットの制御指令としてマルチプレクサ５３に与えられ
る。エンコーダ５２からは、これに制御指令が入力され
ると端子５４より出力が生じてその出力によりフリップ
フロップ５５がセットされる。又これら端子５１ａ〜５
１ｎに与えられる制御指令、即ちコマンドのうち入出力
ユニットよりデータを読み取る指令の場合は、端子５６
に出力が発生する。これはオアゲート５７に与えられ
る。フリップフロップ５５がセットされると、その出力
によりマルチプレクサ５３及びタグ信号発生器６１の各
イネーブル端子Ｅに与えられ、これらが動作状態とな
り、又カウンタ５８のクリア端子ＣＬに対し、クリア解
除信号として供給される。従ってカウンタ５８はクロッ
ク発生器５９よりのクロックを計数する。このカウンタ
５８は３段のカウンタであってそのカウンタ５８の内容
はマルチプレクサ５３に制御信号として与えられると共
にタグ信号発生器６１に与えられる。従ってマルチプレ
クサ５３はこれに与えられる制御信号が０００のときエ
ンコーダ５２よりの制御指令信号を選択して並列８ビッ
トのＤタイプフリップフロップ６２に与える。又タグ信
号発生器６１の端子６３よりの出力がＨ論理となってＤ
タイプフリップフロップ６４に与えられる。Ｄタイプフ
リップフロップ６２、６４はタイミングを取るためのも
のであり、クロック発生器５９のクロックが遅延回路６
５により適当な遅延が与えられ、その遅延回路６５の出
力によりＤタイプフリップフロップ６２、６４、６５、
６６の各入力データが読み取られて出力される。フリッ
プフロップ６２よりのこの時の出力、即ち制御指令信号
がドライバー６７を通じてデータ線Ｌ６ 〜Ｌ１３に供
給される。又同時にフリップフロップ６４よりドライバ
ー６８を通じてタグ線Ｌ２ に対し、制御指令表示信号
Ｐｄが出力される。

【００１３】その後クロックが発生するごとにアドレス
レジスタ６９の２４ビットが８ビットずつマルチプレク
サ５３の制御により取り出されて８ビット並列Ｄタイプ
フリップフロップ６２に供給されて同様にアドレス信号
Ａ０ 、Ａ１ 、Ａ２ としてデータ線Ｌ６ 〜Ｌ１３に供
給される。これと同時にカウンタ５８の計数内容に応じ
てタグ信号発生器６１の端子７１からタグ信号が発生
し、これがＤタイプフリップフロップ６５によりタイミ
ングがとられてドライバー７２を通じてアドレス表示信
号Ｐｃとしてタグ線Ｌ３ へ供給される。

【００１４】ＣＰＵ１よりの指令が入出力ユニットから
データを読み取る場合においては、エンコーダの出力端
子５６よりの信号がオア回路５７を通じてアンド回路７
３に供給されており、この時カウンタ５８の下位２桁の
出力は共にＨ論理となってアンド回路７３よりＨ出力が
得られ、その出力によりフリップフロップ５５がリセッ
トされる。従って図９においてタグ信号Ｐｃ及びアドレ
ス信号Ａ０ 〜Ａ２ の送出が終了すると、カウンタ５８
はクリアされ、かつマルチプレクサ５３及びタグ信号発
生器６１は動作が停止される。

【００１５】ＣＰＵ１からの指令が書き込み指令の場合
においては図９に示したようにアドレス信号の送出の後
にデータ信号Ｄ０ 〜Ｄ３ の送出が行われるが、この場
合においては端子５６の出力はＨ論理となっていないた
め、カウンタ５８はクリアされる事なく、更に歩進を続
け、マルチプレクサ５３においてはデータレジスタ７４
の３２ビットのデータがそのクロック発生器５９のクロ
ック毎に８ビットずつ８ビット並列Ｄタイプフリップフ
ロップ６２に供給される。又これと同時にタグ信号発生
器６１の出力端子７５よりタグ信号が発生し、これがＤ
タイプフリップフロップ６６に供給されてタイミングが
とられてドライバー７６を通じてタグ線Ｌ４ にデータ
表示信号Ｐｄが供給される。遅延回路６５の出力は、ド
ライバー７７を通じてクロック線Ｌ１ に供給される。
データＤ０ 〜Ｄ３ を送出し終わるとカウンタ５８の各
三つの計数段の出力が共にＨ論理となってアンド回路７
３の一致がとれてその出力によりフリップフロップ５５
がリセットされ、先の読みだしの場合と同様に全体の回
路は初期状態となる。

【００１６】入出力インターフェイス４においてデータ
やタグ信号にリタイミングを採る場合もある。図１３に
示すようにタグ線Ｌ２ 〜Ｌ４ よりのタグ信号は、レシ
ーバＲを通じてリタイミング回路、Ｄタイプフリップフ
ロップ８１のデータ端子Ｄに与えられ、同様にしてデー
タ線Ｌ６ 〜Ｌ１３の信号はＤタイプフリップフロップ
８２のデータ端子Ｄに与えられる。これらの各種信号の
それまでの遅れと対応してクロック線Ｌ１ のクロック
信号が遅延回路８３で遅延され、その出力のクロック信
号がＤタイプフリップフロップ８１、８２のクロック端
子に与えられ、各データ端子Ｄの信号がフリップフロッ
プに読み込まれてその各出力は、それぞれ対応するドラ
イバーＤに供給されて次の入出力ユニットに送られる。
このフリップフロップ８１、８２の遅れと対応した遅延
量の遅延回路８４を通じて、遅延回路８３のクロックは
ドライバーＤに供給されて次の入出力ユニットに送られ
る。

【００１７】この入出力制御装置においては各入出力ユ
ニットが縦続的に接続しているため、その一つが電源障
害となると全てのデータの転送が不能となる。よって電
源が障害となる時は中継機能だけは別の電源でバックア
ップするようにする事ができ、図１３に示すようにＩ／
Ｏインターフェイスの電源として入出力ユニット本体２
に対するものとは別個の電源８５によりその入力ポート
１４、出力ポート１５の各レシーバ、ドライバーやフリ
ップフロップ８１、８２に対する動作電力を与えて入出
力ユニットに対する電源の障害に影響されないようにす
る。

【００１８】

【発明が解決しようとする課題】従来の入出力制御装置
は、その並列に転送するデータ線が８ビットで構成され
ているため、最近のようにＣＰＵのデータビット数が増
加した環境では、転送のためのクロック数が多くなりデ
ータ転送速度の低下が問題になってきた。また、８ビッ
トのデータ線に合わせるため多数ビットを８ビットに分
割したり、８ビットで送られたデータを多数ビットに合
成するための回路を単純化したい要求が強くなってき
た。また、制御指令のためのデータについても現実に必
要な制御だけに限定し、回路を単純化したい要求が強く
なってきた。本発明は、データ転送速度を高速化し、中
央処理装置および入出力ユニットの回路を簡素化した入
出力制御装置を実現することを目的とする。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の入出力制御装置においては、ＣＰＵよりバ
スを通じて入出力インターフェイスが順次縦続的に接続
される。そのバスとしては、アドレス信号及びデータ信
号を時分割的に伝送する３２ビットのデータ線と、その
データ線上に何れの種類の信号が伝送されているか及び
コマンドの種類を示すタグ信号を伝送する複数のタグ線
と、これらのデータ線やタグ線上の信号に対するクロッ
ク信号を送るクロック線とにより構成される。３２ビッ
トのデータ線には、アドレス信号やデータ信号がクロッ
ク信号と同期して時分割的に伝送される。しかもそのデ
ータ線上に何れの信号が伝送されているかを示すタグ信
号がタグ線に送られる。

【００２０】各入出力インターフェイスにおいては、そ
の入力ポートを通じて各バスからの信号をレシーバーで
受信して、その受信した信号をドライバを通じて対応す
るバスに送出する中継手段が設けられている。従ってＣ
ＰＵよりの各信号は、全ての入出力インターフェイスに
順次供給される。又、入出力インターフェイスにおいて
は、そのタグ線からのタグ信号とクロック線からのクロ
ック信号とによって必要とする書き込み及び読みだしの
制御指令を制御レジスタに取り込み、これに応じた制御
を行う。つまり、データ線からデータを取り込んだり或
いはデータをデータ線へ供給するかの制御を行う。割り
込み要求確認や割り込み禁止などの操作は、アドレスビ
ットの一部を使用して行う。更にタグ線のタグ信号とク
ロック信号によってデータ線上のアドレスをアドレスレ
ジスタに取り込んで、そのアドレス信号が自己に対する
ものかを判定し、自己に対するものである時のみ、その
時の制御指令に応じた制御をその入出力インターフェイ
スにおいて行うようにする。更に制御指令とタグ線のタ
グ信号とクロック信号に応じてデータ線上のデータ信号
の取り込みを行ったり、或いは逆に、データ信号をデー
タ線に送出する動作を行う。

【００２１】整理すると、中央処理装置と複数の入出力
ユニット間は、各入出力ユニットを選択するアドレス信
号、及びデータ信号を時分割的に送る３２ビット幅のデ
ータ線と、そのデータ線に何れの信号が送られているか
及びコマンドの種類を示すタグ信号を送る複数のタグ線
と、これらの信号の基準クロックを送るクロック線とを
合わせたバスで、縦続接続される。中央処理装置は、ア
ドレス信号、データ信号をクロック信号と同期して時分
割的にデータ線へ送る手段と、データ線へ送出されてい
る信号の種類とコマンドの種類を示すタグ信号をタグ線
に送出する手段とをもっている。入出力ユニットは、そ
の入力ポートよりのタグ線のコマンド信号及びクロック
線のクロック信号により制御指令をラッチする制御レジ
スタと、入力ポートよりのデータ線のアドレス信号を、
タグ線のコマンド信号及びクロック線のクロック信号に
より制御してラッチするアドレスレジスタと、そのアド
レスレジスタの内容が自己のアドレスに対するものであ
ることを検出するアドレス解読器と、アドレス解読器の
検出出力及び制御レジスタの書き込み指令出力、更にタ
グ線のデータ表示信号及びクロック信号により制御され
てデータ線中のデータ信号をラッチするデータ読込レジ
スタと、アドレス解読器の検出出力、制御レジスタのデ
ータ読みだし出力及びクロック信号により、読み出しレ
ジスタのデータ信号を出力ポートを通じてデータ線へ出
力する手段と、そのデータ送出中にタグ線に出力ポート
を通じてデータ送出表示信号を送出する手段とをもって
いる。

【００２２】

【作用】上記のように構成された入出力制御装置におい
ては、アドレス信号、データ信号は時分割的に同一バス
に伝送されるため、そのバスを構成する心線の数を制限
でき、更にアドレス信号のビット数やデータ信号のビッ
ト数を増加してもそのバスの心線を増加する必要がな
く、つまりバスの心線数を増加する事なくこの装置の機
能を向上させる事ができる。更にこの装置においては入
出力インターフェイスがバスを通じて順次縦続的に接続
され、そのバス上を送られる信号の伝送方向は単一方向
に対して行われるため、その接続部に不整合による反射
波が発生してもその影響を小さくする事ができる。更に
各入出力インターフェイスにおいてはその入力されたバ
スの信号を中継して出力すれば良く、バスが短ければ特
にドライバを必要とせず、更に両方向伝送でないためド
ライバの数が少なく、安価に構成する事ができる。又バ
ス上の信号は順次中継されて伝送されるため、必要に応
じて波形整形して中継伝送する事により、その伝送経路
を長くすることができる。又バス上の信号は、直列的に
信号伝送するものであるため次々とデータ信号を送出す
る事ができデータ信号の伝送速度を速くすることができ
る。なお、本発明においては、データ線を８ビットから
３２ビット幅に拡張し、タグ信号により制御指令をして
いるため、その転送速度は非常に高く、ＣＰＵ側及び入
出力ユニット側の制御回路の簡素化を実現している。

【００２３】

【実施例】本発明による入出力制御装置の全体の構成
は、図７に示す通りであり、従来の構成と変わらない。
本発明において変化した点は、そのデータ線が８ビット
より３２ビットに拡張したこと、データ線の拡張に伴っ
てその制御回路を簡素化したこと、従来の制御指令のデ
ータ転送がなくなりタグ線により直接制御することで回
路を簡素化したことである。

【００２４】図１に各入出力ユニット２ａ〜２ｆのそれ
ぞれの入出力インターフェース４の内部構成の一例を示
す。入出力インターフェース４に入力ポート１４と出力
ポート１５が設けられる。これら入力ポート１４と出力
ポート１５にはバス１３が接続される。バス１３はこの
例ではクロック線Ｌ１ 、タグ線Ｌ２ 〜Ｌ４ 、応答線
Ｌ５ 、３２本のデータ線Ｌ６ 〜Ｌ３７とにより構成し
た場合である。

【００２５】クロック線Ｌ１ には、図２のＡに示すよ
うなクロックＰａが伝送され、タグ線Ｌ２ とＬ３ には
同図ＢとＣに示す書き込み又は読み出しを表すコマンド
信号ＰｂとＰｃが伝送され、かつこれがアドレス表示信
号になる。タグ線Ｌ４ には同図Ｄに示すデータ表示信
号Ｐｄが伝送され、応答信号線Ｌ５ には指定を受けた
入出力ユニットが図２のＥに示す応答信号ＰｅをＣＰＵ
１に返送するために利用される。３２本のデータ線Ｌ６
〜Ｌ３７には図２のＦに示すようにアドレス信号ＡＤ
と、データ信号ＤＳ とが順次時分割的に伝送される。
これら信号ＡＤ、ＤＳ の何れをデータ線Ｌ６ 〜Ｌ３７
へ伝送しているかを示すＰｂ、Ｐｃ、Ｐｄがそれぞれタ
グ線Ｌ２ 、Ｌ３ 、Ｌ４ へ送出される。

【００２６】入力ポート１４の各レシーバＲの出力端子
は出力ポート１５の各ドライバＤの入力端子にそれぞれ
接続される。線Ｌ１ 〜Ｌ４ からはそれぞれクロック信
号Ｐａと、コマンド信号とアドレス表示信号のＰｂ、Ｐ
ｃと、データ表示信号Ｐｄを入出力ユニット本体２に取
り込む。またデータ線Ｌ６ 〜Ｌ３７からは、アドレス
信号ＡＤ 及びデータ信号ＤＳ が入出力ユニット本体２
に取り込まれる。但し応答信号線Ｌ５ は他の線とは逆
向きの伝送線とされる。またタグ線Ｌ４ 、応答信号線
Ｌ５ 及びデータ線Ｌ６ 〜Ｌ３７にそれぞれ接続された
各レシーバＲとドライバＤとの間にはそれぞれに例えば
オアゲート回路３０、３１及び３２が介挿され、入出力
ユニット本体２から出力されるデータ表示信号Ｐｄ、応
答信号Ｐｅ及びデータ信号ＤＳ をそれぞれ、タグ線Ｌ
４ 、応答信号線Ｌ５ 及びデータ線Ｌ６ 〜Ｌ３７に出
力できるようにしている。

【００２７】入出力ユニット本体２の一部を図３に示
す。制御信号Ｐｂ、Ｐｃ、図１のＬ２、Ｌ３ が格納さ
れる制御レジスタ１１６が設けられ、この制御レジスタ
１１６から制御用出力端子１１６ａ、１１６ｂの内部制
御信号が得られる。Ｐｂ、Ｐｃの制御信号は、クロック
Ｐａの立ち下がりで制御レジスタ１１６に取り込まれ
る。また、アドレス信号が格納されるアドレスレジスタ
１１８が設けられる。アドレスレジスタ１１８の制御端
子ＰＥには、図２のＢまたはＣに示すアドレス表示信号
ＰｂまたはＰｃを供給する。データ線Ｌ６ 〜Ｌ３７に
アドレス信号がのると、これと同期してアドレス表示信
号ＰｂまたはＰｃがＨ論理となるから、アドレスレジス
タ１１８は、その端子ＣＰに与えられるクロックＰａに
よって駆動され、データ線Ｌ６ 〜Ｌ３７のアドレス信
号をアドレスレジスタ１１８に読み込む。アドレス信号
は、図２のＦに示すＡＤ である。

【００２８】アドレスレジスタ１１８の出力は、アドレ
ス解読器１９に与えられる。このアドレス解読器１９に
よって、その入出力ユニット自身が指定されたか否かを
判読し、その判定結果により応答信号ＰｅをＣＰＵ１に
返送すると共に、データ信号の読み込みを可能とするよ
うにアンド回路２１を介してデータ読込レジスタ１２０
の制御端子ＰＥにデータ読み込み許可信号として与え、
アドレス信号ＡＤ に続くデータ信号ＤＳ を、Ｐｂ又は
ＰｃがＨ論理で１１６ｂが書き込み命令を示す場合、デ
ータ読込レジスタ１２０に読み込む。アンド回路２１の
他方の入力には、タグ信号Ｌ４ のデータ表示信号Ｐｄ
が入力する。データ読込レジスタ１２０の出力は、例え
ば入出力ユニット内のメモリ２２等に格納される。

【００２９】このようにして中央処理装置１から出され
た信号は、各ユニットを中継されて目的とするユニット
に取り込まれる。また、ユニットから読み出されたデー
タは、次段の各ユニットによって中継されて中央処理装
置１の入力ポート１ｂに取り込まれる。

【００３０】図３において、制御レジスタ１１６の端子
１１６ａは入出力ユニットからデータを読み出す制御信
号の出力端子であり、端子１１６ｂは入出力ユニットに
データを書き込む制御信号の出力端子である。入出力ユ
ニットに対する割り込み禁止や、リセットの制御指令
は、アドレスの値をデコードして得られる。このリセッ
トは、アドレスのデコードによって行われるが、接続さ
れている全ての入出力ユニットをリセットする専用のリ
セット線によっても行うことができる。

【００３１】更に、図３においてアドレス解読器１９に
おいてそのアドレス信号の上位ビットのみが何れの入出
力ユニットかを示しており、そのアドレスが自己の入出
力ユニットに対する場合は端子３５に信号Ｐｅが発生す
る。この出力はアンド回路２１へ供給される。一方アド
レス解読器１９においてこれに与えられたアドレス信号
の下位ビットに応じて複数の端子３４の何れかに信号が
発生され、これにより図に示していないがその入出力ユ
ニット内の各種のレジスタ、その他のものに対する選択
が行われる。

【００３２】入出力ユニット本体２のデータを読み出す
場合においては、例えば図４に示すような構成により行
われる。即ち図３中のアドレスレジスタ１１８にその入
出力ユニットを選択するアドレスがセットされ、かつそ
の入出力ユニットに対するデータ読みだしを示すコマン
ドが制御レジスタ１１６内にセットされる。従ってアド
レス解読器１９の端子３５にその入出力ユニットを選択
した信号が得られ、また制御レジスタ１１６の端子１１
６ａより読みだし指令を示す信号が得られ、これら信号
は図４のアンド回路３６に供給される。その一致出力に
より入出力ユニット内の読み出されるべきデータがセッ
トされているメモリ３７が読み出される。その読み出さ
れたデータ、この例では３２ビットのデータは読み出し
レジスタ１３８に格納されることになる。その格納は、
メモリ３７からのアクセスタイムの後に得られる読みだ
し終了信号とアンド回路３６の出力との一致がアンド回
路３９において検出され、この出力が読み出しレジスタ
１３８のロード端子Ｌに与えられて読み出すべきデータ
が読み出しレジスタ１３８に格納される。

【００３３】読み出しレジスタ１３８はデータを出力す
るレジスタである。この例では、データの出力はクロッ
クＰａに同期して行われ、データＤＳ として図１にお
けるゲート３２に供給され、これにより更にデータ線Ｌ
６ 〜Ｌ３７に与えられる。一方アンド回路３９の出力
によりフリップフロップ４１がセットされて、フリップ
フロップ４１の出力はデータ表示信号Ｐｄとしてオア回
路３０を通じてタグ信号Ｌ４ に与えられる。また、こ
の信号Ｐｄにより、読み出しレジスタ１３８の値がＤＳ
として出力される。カウンタ４２はクロック１下位分
だけ計数する。そして、１回計数するとフリップフロッ
プ４１をリセットする。これにより、１クロック分だけ
Ｐｄを出力する。このようにして、データを入出力ユニ
ットよりデータ線に読みだしている間は、データ表示信
号Ｐｄがタグ線Ｌ４ に現れる。これによりＣＰＵ１で
はその入出力ユニットよりのデータを取り込む事ができ
る。

【００３４】ＣＰＵ１で図２のような信号を発生するに
は、図５のようにすればよい。マルチプレクサ１５３
は、ＣＰＵ１内のアドレスバスとデータバスを選択して
ＡＤ、ＤＳ の順に送り出す。このＡＤ 、ＤＳ の切り
替えは、タグ信号発生器１６１によって制御される。タ
グ信号発生器は、ＣＰＵ１からの書き込み信号ＷＲＩＴ
Ｅまたは読みだし信号ＲＥＡＤが出力されたときに、ク
ロックに同期して動作する。１クロックサイクルでマル
チプレクサ１５３に対してアドレスとデータの切り替え
を行うと同時に、アドレス識別用のタグ信号であり、ま
た書き込みまたは読みだしのコマンドを兼ねたタグ信号
Ｐｂ、Ｐｃをまずクロックに同期してＬ２ 、Ｌ３ に出
力し、書き込み動作の場合には続いてデータ出力用のタ
グ信号Ｐｄをクロックに同期してＬ４ に出力する。各
出力信号はドライバーを介して外部に出力される前にＤ
タイプフリップフロップでクロック信号に同期させ、タ
イミングのばらつきを少なくして安定して次の入出力ユ
ニットに取り込めるようにリタイミングしている。クロ
ックの遅延回路６５は位相を合わせるために調整され
る。

【００３５】必要に応じて入出力インターフェイス４に
おいてもデータやタグ信号に対してリタイミングを採る
ようにすることが好ましい。例えば図６に示すようにタ
グ線Ｌ２ 〜Ｌ４ よりのタグ信号はレシーバＲを通じて
タイミング回路、例えばＤタイプフリップフロップ８１
のデータ端子Ｄに与えられ同様にしてデータ線Ｌ６〜Ｌ
３７の信号はＤタイプフリップフロップ８２のデータ端
子Ｄに与えられる。これらの各種信号のそれまでの遅れ
と対応してクロック線Ｌ１ のクロック信号が遅延回路
８３で遅延され、その出力のクロック信号がＤタイプフ
リップフロップ８１、８２のクロック端子に与えられ、
各データ端子Ｄの信号がフリップフロップに読み込まれ
てその各出力はそれぞれ対応するドライバーＤに供給さ
れて次の入出力ユニットに送られる。このフリップフロ
ップ８１、８２の遅れと対応した遅延量の遅延回路８４
を通じて、遅延回路８３のクロックはドライバＤに供給
されて次の入出力ユニットに送られる。

【００３６】上述の実施例においてはアドレス信号を先
に送り、指定された入出力ユニットのデータ読込レジス
タ１２０にのみデータの書き込みを行ったが、全ての入
出力ユニットのデータ読込レジスタ１２０に対してデー
タを書き込み、その書き込んだデータを利用するか否か
の判断は、その入出力ユニットに与えられたアドレスの
解読出力、即ち端子３５の出力Ｐｅが得られるか否かに
よって判定をしても良い。更にこの入出力制御装置にお
いては各入出力ユニットが縦続的に接続しているためそ
の一つが電源障害となると全てのデータの転送が不能と
なる。よって電源が障害となる時は中継機能だけは別の
電源でバックアップするようにする事ができ、例えば図
６に示すようにＩ／Ｏインターフェイスの電源として入
出力ユニット本体２に対するものとは別個の電源８５に
よりその入力ポート１４、出力ポート１５の各レシー
バ、ドライバーやフリップフロップ８１、８２に対する
動作電力を与えて入出力ユニットに対する電源の障害に
影響されないようにする事が望ましい。タグ信号は１本
のタグ線に１種のタグ信号を送る場合のみならず、例え
ば２本のタグ線を用い、その一方にのみ信号を与えた時
はＰｂ、他方にのみ信号を与えた時はＰｃ、同時に両方
に与えた時はＰｄをそれぞれ表し、これらを各入出力ユ
ニットで解読するようにしてもよい。データ線Ｌ６ 〜
Ｌ３７には同時に伝送される３２ビットの信号に対する
パリティビットを送るための４本のパリティ線を加える
こともできる。

【００３７】以上説明したようにこの発明によれば共通
のデータ線Ｌ６ 〜Ｌ３７を用いてアドレス信号ＡＤ 、
データ信号ＤＳ を時分割して送るからバスの心線の本
数が多くなるものの高速化が可能となる。つまり従来の
入出力制御装置においては、データ線８本、タグ線３
本、応答線、クロック線、割り込み要求線の各１本、計
１４本の心線であったが、前記この発明の実施例によれ
ば、データ線３２本、タグ線３本、応答線、クロック
線、割り込み要求線の各１本、計３８本の心線になる。
また、データ信号、アドレス信号それ自体も時分割的に
送出できるため、データ線Ｌ６ 〜Ｌ３７の本数より多
いビットのアドレス信号ＡＤ 及びデータ信号ＤＳ を転
送できる。このため現用の装置の機能を向上させたい場
合にアドレス信号及びデータ信号のビット数を増加させ
るには単にその増加するビット部分を並列信号に変換
し、時分割的に加えるだけでよい。従ってアドレス信号
ＡＤ 及びデータ信号ＤＳ のビット数を増加させてもバ
スの心線の本数を変更しなくて済み、ドライバー、レシ
ーバも増加する必要がなく、単にアドレスレジスタ１１
８、データ読込レジスタ１２０の容量を変えるだけでよ
いから機能の変更を容易に行うことができる。更にこの
発明によれば各入出力ユニット２ａ〜２ｆにおいてクロ
ック信号Ｐａ、コマンド信号ＰｂとＰｃ、データ表示信
号Ｐｄ、及びアドレス信号ＡＤ 、データ信号ＤＳ は全
て一方向性伝送であり、ドライバＤを介して次段の入出
力ユニットに伝送するように構成したから各入出力ユニ
ットの出力ポート１５におけるドライバＤ及び中央処理
装置１の出力ポートのドライバはそれぞれ１つの入出力
ユニットに対してだけ信号を送ればよい。よって反射波
の影響は１つのユニットからの反射だけとなり反射波に
よる影響を小さくでき、波形の乱れを少なくできる。更
に信号送出速度は１入出力ユニット間の遅延時間を考慮
して決定できる。つまり、この発明によれば各入出力ユ
ニット２ａ〜２ｆにおいて各信号が確実に中継されてい
くから中央処理装置１から出された信号が中央処理装置
１から最も離れた位置に接続された入出力ユニットに着
信されるまで次の信号の送出を待たなくてもよい。従っ
て１入出力ユニット間の遅延時間分だけ次の信号の送出
を待てばよいため信号の送出速度を速くすることができ
高速度の信号の転送を実現できる。

【００３８】また、アドレス信号によって指定された入
出力ユニットから応答信号Ｐｅを出力させ、その応答信
号線Ｌ５ を他の信号線とは逆向きにしたからユニット
の故障診断を容易に行うことができる。例えば中央処理
装置１の指令により入出力ユニットから読み出されたデ
ータが中央処理装置１に到達しないときは故障診断を行
う。上述の実施例のように応答信号Ｐｅの応答線Ｌ５
を他の信号線と逆方向性にすることにより先ず例えば入
出力ユニット２ａを指定したとき応答信号Ｐｅが得られ
れば中央処理装置１と入出力ユニット２ａ間の伝送路及
び入出力ユニット２ａは正常であることが解る。またこ
のとき応答信号Ｐｅが得られなければ入出力ユニット２
ａが故障していることが解る。また入出力ユニット２ｂ
を指定したとき応答信号Ｐｅが中央処理装置１に戻され
ると入出力ユニット２ｂまでが正常であることが解る。
このようにして順次入出力ユニットの診断を行うことが
できる。ここで仮に応答信号Ｐｅの線が他の信号の伝送
線と同じ方向性を持つならばどれか一つの入出力ユニッ
トが故障するとどの入出力ユニットを指定しても応答信
号Ｐｅが全く中央処理装置１に戻されない。よってどの
入出力ユニットが故障したかを判定することができな
い。よって上述した実施例のように応答信号路に他の信
号路と逆向きの方向性を持たせることによりどの入出力
ユニットが故障してもその故障した入出力ユニットを確
実に判定することができる。

【００３９】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に示すような効果を奏する。つまり、
従来の入出力制御装置は、その並列に転送するデータ線
が８ビットで構成されているため、最近のようにＣＰＵ
のデータビット数が増加した環境では、転送のためのク
ロック数が多くなりデータ転送速度が低下していた。ま
た、８ビットのデータ線に合わせるため多数ビットを８
ビットに分割したり、８ビットで送られたデータを多数
ビットに合成するための回路が増加していた。このた
め、本発明では、データ線を８ビット幅から３２ビット
幅に拡張し、１クロックでの転送ビット数を増加するこ
とで、転送速度の高速化、ＣＰＵ側及び入出力ユニット
側の制御回路の簡素化を実現できた。また、制御指令の
ためのデータについて、現実に必要な制御は主に読みだ
し及び書き込み制御だけに限定できる状況にあった。こ
のため、本発明では、タグ信号を使用して読みだし及び
書き込み制御をし、その他の、希に使用する制御につい
てはアドレスデータの一部を使用することで実現し、制
御データの転送を無くし、制御回路の簡素化と、転送速
度の高速化を実現できた。

【図面の簡単な説明】

【図１】本発明の入出力制御装置に用いられる入出力イ
ンターフェイスの一例を示す構成図である。

【図２】本発明装置におけるバス上の各種信号状態の例
を示すタイミング図である。

【図３】本発明の入出力ユニット本体におけるデータ書
き込み部分の具体例を示す構成図である。

【図４】本発明の入出力ユニット本体におけるデータ読
みだし部分の具体例を示す構成図である。

【図５】本発明のＣＰＵにおけるバスへの信号送出手段
の具体例を示す構成図である。

【図６】本発明の入出力インターフェイスの他の例を示
す構成図である。

【図７】本発明及び従来の入出力制御装置の一例を示す
系統図である。

【図８】従来の入出力制御装置に用いられる入出力イン
ターフェイスの一例を示す構成図である。

【図９】従来の装置におけるバス上の各種信号状態の例
を示すタイミング図である。

【図１０】従来の入出力ユニット本体におけるデータ書
き込み部分の具体例を示す構成図である。

【図１１】従来の入出力ユニット本体におけるデータ読
みだし部分の具体例を示す構成図である。

【図１２】従来のＣＰＵにおけるバスへの信号送出手段
の具体例を示す構成図である。

【図１３】従来の入出力インターフェイスの他の例を示
す構成図である。

【符号の説明】

１ 中央処理装置（ＣＰＵ） １ａ、１５ 出力ポート １ｂ、１４ 入力ポート ２ 入出力ユニット本体 ２ａ〜２ｆ 入出力ユニット ４ 入出力インターフェイス １３ バス １６ 制御指令レジスタ １７ 制御指令解読器 １８ａ、１８ｂ、１８ｃ、６９、１１８ アドレスレ
ジスタ １９ アドレス解読器 ２０ａ、２０ｂ、２０ｃ、２０ｄ、１２０ データ読
込レジスタ ２２、３７、４０ メモリ ３５ 検出出力 ３８ 並列シフトレジスタ ４２、５８ カウンタ ５２ エンコーダ ５３、１５３ マルチプレクサ ５９ クロック発生器 ６１、１６１ タグ信号発生器 ６５、８３、８４ 遅延回路 ７４ データレジスタ ８５ 電源 １１６ 制御レジスタ １１６ａ データ読みだし出力 １３８ 読み出しレジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各種制御指令伝送及びデータの送受を行
   う中央処理装置（１）と、その中央処理装置（１）より
   の指令に基づいて中央処理装置（１）とデータの授受を
   行う複数の入出力ユニット（２ａ〜２ｆ）と、その一つ
   の入出力ユニット（２ａ〜２ｆ）の入力ポート（１４）
   が前段の入出力ユニット（２ａ〜２ｆ）の出力ポート
   （１５）に接続されて順次入出力ユニット（２ａ〜２
   ｆ）が縦続接続され、その縦続接続の両端を上記中央処
   理装置（１）の出力ポート（１ａ）及び入力ポート（１
   ｂ）に接続する一方向性伝送のバス（１３）とで構成さ
   れる入出力制御装置において、 各入出力ユニットを選択するアドレス信号、及びデータ
   信号を時分割的に送る３２ビット幅のデータ線と、 そのデータ線に何れの信号が送られているか及びコマン
   ドの種類を示すタグ信号を送る複数のタグ線と、 これらの信号の基準クロックを送るクロック線と、を具
   備することを特徴とする入出力制御装置。
2. 【請求項２】 上記中央処理装置（１）は、アドレス信
   号、データ信号をクロック信号と同期して時分割的に上
   記データ線へ送る手段と、 データ線へ送出されている信号の種類とコマンドの種類
   を示すタグ信号を上記タグ線に送出する手段と、 を具備することを特徴とする請求項１記載の入出力制御
   装置。
3. 【請求項３】 上記入出力ユニット（２ａ〜２ｆ）は、
   その入力ポート（１４）よりの上記タグ線のコマンド信
   号及びクロック線のクロック信号により制御指令をラッ
   チする制御レジスタ（１１６）と、 上記入力ポート（１４）よりのデータ線のアドレス信号
   を、上記タグ線のコマンド信号及びクロック線のクロッ
   ク信号により制御してラッチするアドレスレジスタ（１
   １８）と、 そのアドレスレジスタ（１１８）の内容が自己のアドレ
   スに対するものであることを検出するアドレス解読器
   （１９）と、 上記アドレス解読器（１９）の検出出力（３５）及び制
   御レジスタ（１１６）の書き込み指令出力、更にタグ線
   のデータ表示信号及びクロック信号により制御されてデ
   ータ線中のデータ信号をラッチするデータ読込レジスタ
   （１２０）と、 を具備することを特徴とする請求項１及び請求項２記載
   の入出力制御装置。
4. 【請求項４】 上記入出力ユニット（２ａ〜２ｆ）は、
   アドレス解読器（１９）の検出出力（３５）、制御レジ
   スタ（１１６）のデータ読みだし出力（１１６ａ）及び
   クロック信号により、読み出しレジスタ（１３８）のデ
   ータ信号を出力ポート（１５）を通じてデータ線へ出力
   する手段と、 そのデータ送出中にタグ線に出力ポート（１５）を通じ
   てデータ送出表示信号を送出する手段と、 を具備することを特徴とする請求項３記載の入出力制御
   装置。