JPH0581172A - 複数のデータ伝送用バスの切換制御方式 - Google Patents
複数のデータ伝送用バスの切換制御方式Info
- Publication number
- JPH0581172A JPH0581172A JP23937891A JP23937891A JPH0581172A JP H0581172 A JPH0581172 A JP H0581172A JP 23937891 A JP23937891 A JP 23937891A JP 23937891 A JP23937891 A JP 23937891A JP H0581172 A JPH0581172 A JP H0581172A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processor
- controller
- buses
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 データ転送用バスの使用効率を高め速度の向
上を図るととともに、バスの増設を容易に可能にする。 【構成】 バスコントローラ18は各プロセッサ11，12-1
〜12-3からのバス使用要求に応じて未使用状態のバス使
用許可信号を出力する。各プロセッサ11，12-1〜12-3対
応に設けられたトランシーバ装置13(13-1〜13-4)は、使
用許可信号に応じてバス16，17へのゲートを開き、プロ
セッサはメモリやＩ／Ｏへのアクセスが可能となる。
上を図るととともに、バスの増設を容易に可能にする。 【構成】 バスコントローラ18は各プロセッサ11，12-1
〜12-3からのバス使用要求に応じて未使用状態のバス使
用許可信号を出力する。各プロセッサ11，12-1〜12-3対
応に設けられたトランシーバ装置13(13-1〜13-4)は、使
用許可信号に応じてバス16，17へのゲートを開き、プロ
セッサはメモリやＩ／Ｏへのアクセスが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のデータ伝送用バ
スの切換制御方式に関するものである。
スの切換制御方式に関するものである。
【０００２】
【従来の技術】従来、システムの処理スピードを向上さ
せるために、単一時間当たりのデータ伝送量を増やす下
記の方法が行われてきた。 (1) バス上の１回のデータ転送速度を上げる。例えば、
１サイクル500nsecを250nsecとする(図７参照)。 (2) バスのデータ幅を拡大する。例えば、８bitを16bit
に、更に32bitに拡大する(図８参照)。 (3) システムを分離しプロセッサ当たりのバスの本数を
増やす(図９参照)。 ここで、上記(1)，(2)の場合は物理的・経済的に限界が
ある。また、単一のバスでは、プロセッサの数が多くな
るとバスが使用可能状態になるまでプロセッサが待機す
ることも多くなり、システムとしてのスピードが飽和し
てしまう欠点がある。このため上記(3)のバス拡張によ
るシステムのスピードアップが図られてきた。
せるために、単一時間当たりのデータ伝送量を増やす下
記の方法が行われてきた。 (1) バス上の１回のデータ転送速度を上げる。例えば、
１サイクル500nsecを250nsecとする(図７参照)。 (2) バスのデータ幅を拡大する。例えば、８bitを16bit
に、更に32bitに拡大する(図８参照)。 (3) システムを分離しプロセッサ当たりのバスの本数を
増やす(図９参照)。 ここで、上記(1)，(2)の場合は物理的・経済的に限界が
ある。また、単一のバスでは、プロセッサの数が多くな
るとバスが使用可能状態になるまでプロセッサが待機す
ることも多くなり、システムとしてのスピードが飽和し
てしまう欠点がある。このため上記(3)のバス拡張によ
るシステムのスピードアップが図られてきた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のように単にバスの本数を増やすことで処理スピード
を上げる場合、一本ずつのバスに着目すると、一方でバ
スの未使用状態が発生しているのに、もう一方のバスは
複数のプロセッサがバスを要求して待機状態になってい
るといった無駄が生じ、バスの使用効率がバスの本数に
逆比例して低下したり、バス間でバス使用のアンバラン
スが発生していた。また、設計段階によりバスの本数が
固定され、バス本数の拡張は困難であった。本発明は上
記従来の問題を解決するものであり、バス間のアンバラ
ンスやバス使用効率の低下を改善するとともに、バス本
数の拡張を行うことが可能な複数のデータ伝送用バスの
切換制御方式を提供することを目的とするものである。
来のように単にバスの本数を増やすことで処理スピード
を上げる場合、一本ずつのバスに着目すると、一方でバ
スの未使用状態が発生しているのに、もう一方のバスは
複数のプロセッサがバスを要求して待機状態になってい
るといった無駄が生じ、バスの使用効率がバスの本数に
逆比例して低下したり、バス間でバス使用のアンバラン
スが発生していた。また、設計段階によりバスの本数が
固定され、バス本数の拡張は困難であった。本発明は上
記従来の問題を解決するものであり、バス間のアンバラ
ンスやバス使用効率の低下を改善するとともに、バス本
数の拡張を行うことが可能な複数のデータ伝送用バスの
切換制御方式を提供することを目的とするものである。
【０００４】
【課題を解決するための手段】本発明は上記目的を達成
するために、各ＣＰＵ，プロセッサ，メモリおよび入出
力(Ｉ／Ｏ)装置をそれぞれ複数のバスに並列に接続して
おき、各バスの使用を要求するもの(以下、バスマスタ
という)からのバス要求を１つのバスコントローラで制
御し、特定の優先順位で複数のバスをバスマスタへ順次
提供するようにしたものである。
するために、各ＣＰＵ，プロセッサ，メモリおよび入出
力(Ｉ／Ｏ)装置をそれぞれ複数のバスに並列に接続して
おき、各バスの使用を要求するもの(以下、バスマスタ
という)からのバス要求を１つのバスコントローラで制
御し、特定の優先順位で複数のバスをバスマスタへ順次
提供するようにしたものである。
【０００５】
【作用】したがって本発明によれば、１つのバスコント
ローラで制御して、複数のバスをバスマスタへ順次提供
するので、バス間のアンバランスをなくし、バス当たり
の使用効率を向上させうるとともに、バスの拡張に対し
ても容易に対応することができる。
ローラで制御して、複数のバスをバスマスタへ順次提供
するので、バス間のアンバランスをなくし、バス当たり
の使用効率を向上させうるとともに、バスの拡張に対し
ても容易に対応することができる。
【０００６】
【実施例】図１は本発明の一実施例における２本のバス
からなるシステムの構成を示したものである。図１にお
いて、11はＣＰＵ，12(12-1〜12-3)はプロセッサ，13(1
3-1〜13-4)はトランシーバ装置、14はメモリコントロー
ラ、15(15-1，15-2)はＩ／Ｏコントローラ、16はバス
１、17はバス２、18はバスコントローラ(ＣＯ)、19は制
御信号用バス(ＣＢ)、20はメモリであって、２つのバス
16,17にはトランシーバ装置13(13-1〜13-4)を介してＣ
ＰＵ11やプロセッサ12(12-1〜12-3)が並列に接続され、
また、メモリコントローラ14やＩ／Ｏコントローラ15(1
5-1，15-2)を介してメモリ20や図示していないＩ／Ｏ，
磁気ディスク，光ディスク，磁気テープなどの外部機器
が接続されている。そして、バスコントローラ18には制
御信号用バス19が接続されている。制御信号用バス19は
バスマスタからのバス使用要求信号(図示せず)やバスコ
ントローラ18からのバス使用許可応答信号(図示せず)等
のバスを制御するための信号で構成されている。
からなるシステムの構成を示したものである。図１にお
いて、11はＣＰＵ，12(12-1〜12-3)はプロセッサ，13(1
3-1〜13-4)はトランシーバ装置、14はメモリコントロー
ラ、15(15-1，15-2)はＩ／Ｏコントローラ、16はバス
１、17はバス２、18はバスコントローラ(ＣＯ)、19は制
御信号用バス(ＣＢ)、20はメモリであって、２つのバス
16,17にはトランシーバ装置13(13-1〜13-4)を介してＣ
ＰＵ11やプロセッサ12(12-1〜12-3)が並列に接続され、
また、メモリコントローラ14やＩ／Ｏコントローラ15(1
5-1，15-2)を介してメモリ20や図示していないＩ／Ｏ，
磁気ディスク，光ディスク，磁気テープなどの外部機器
が接続されている。そして、バスコントローラ18には制
御信号用バス19が接続されている。制御信号用バス19は
バスマスタからのバス使用要求信号(図示せず)やバスコ
ントローラ18からのバス使用許可応答信号(図示せず)等
のバスを制御するための信号で構成されている。
【０００７】図２は図１で示したバスコントローラ18に
おけるバス制御信号の構成の一例を示したものである。
バスコントローラ18は入力されるＣＰＵおよび各プロセ
ッサからのバス使用要求信号Ｐ1ＢＲ〜Ｐ4ＢＲに基づい
て優先順位制御や順序制御を行い、それぞれのバス使用
許可応答信号Ｂ1ＡＣＫ・Ｂ2ＡＣＫや、どのプロセッサ
にバス使用を許可しているかを示すためのバス使用応答
ステータスＢ1ＡＳＴ0・Ｂ1ＡＳＴ1・Ｂ2ＡＳＴ0・Ｂ2
ＡＳＴ1を作成するものである。ここで、Ｂ1ＡＣＫはバ
ス(1)16のバス使用許可応答信号、Ｂ2ＡＣＫはバス(2)1
7のバス使用許可応答信号であり、Ｂ1ＡＳＴ0・Ｂ1ＡＳ
Ｔ1はバス(1)16の使用許可をどのプロセッサにしている
かを示すための２bitのステータス信号、Ｂ2ＡＳＴ0・
Ｂ2ＡＳＴ1はバス(2)17の使用許可をどのプロセッサに
しているかを示すための２bitのステータス信号ある。
バスコントローラ18では、同時に同じプロセッサへ使用
を許可するようなステータス信号を出力する制御は行わ
ない。
おけるバス制御信号の構成の一例を示したものである。
バスコントローラ18は入力されるＣＰＵおよび各プロセ
ッサからのバス使用要求信号Ｐ1ＢＲ〜Ｐ4ＢＲに基づい
て優先順位制御や順序制御を行い、それぞれのバス使用
許可応答信号Ｂ1ＡＣＫ・Ｂ2ＡＣＫや、どのプロセッサ
にバス使用を許可しているかを示すためのバス使用応答
ステータスＢ1ＡＳＴ0・Ｂ1ＡＳＴ1・Ｂ2ＡＳＴ0・Ｂ2
ＡＳＴ1を作成するものである。ここで、Ｂ1ＡＣＫはバ
ス(1)16のバス使用許可応答信号、Ｂ2ＡＣＫはバス(2)1
7のバス使用許可応答信号であり、Ｂ1ＡＳＴ0・Ｂ1ＡＳ
Ｔ1はバス(1)16の使用許可をどのプロセッサにしている
かを示すための２bitのステータス信号、Ｂ2ＡＳＴ0・
Ｂ2ＡＳＴ1はバス(2)17の使用許可をどのプロセッサに
しているかを示すための２bitのステータス信号ある。
バスコントローラ18では、同時に同じプロセッサへ使用
を許可するようなステータス信号を出力する制御は行わ
ない。
【０００８】図３は図１に示したトランシーバ装置13-1
〜13-4(ＴＲ1〜ＴＲ4)の内部構成の一例を示したもので
ある。トランシーバ装置13は、バス(1)用トランシーバ2
1(ＴＲn1)とバス２用トランシーバ26(ＴＲn2)があり、
ＴＲn1はバス(1)用のデコード回路22(ＤＣ1)とバス(1)
用のデータトランシーバ23(Ｔ1)で構成され、ＴＲn2は
バス(2)用のデコード回路27(ＤＣ2)とバス(2)用のデー
タトランシーバ28(Ｔ2)で構成されている。バス(1)のバ
ス使用許可応答信号Ｂ1ＡＣＫとバス使用応答ステータ
スＢ1ＡＳＴ0，Ｂ1ＡＳＴ1はデコード回路22(ＤＣ1)に
入力され、ここでデコードされて、バス(1)用トランシ
ーバ21(ＴＲn1)にバス(1)16の使用が許可されているこ
とを認識すれば、デコード信号が出力される。デコード
信号はデータトランシーバ23(Ｔ1)に入力されていて、
使用許可状態を示せばデータトランシーバ23(Ｔ1)のゲ
ートを開き、プロセッサ用データバス(ＰnＤＢ)とバス
(1)用データバス(Ｂ1ＤＢ)を接続する。プロセッサから
のデータ転送方向を示す信号ＰnＷＴはデータトランシ
ーバ23(Ｔ1)とデータトランシーバ28(Ｔ2)に入力されて
おり、ＰnＷＴ信号にてデータトランシーバ23はトラン
シーバ方向を制御している。同様に、バス(2)のバス使
用許可応答信号Ｂ2ＡＣＫとバス(2)のバス使用応答ステ
ータスＢ2ＡＳＴ0・Ｂ2ＡＳＴ1はデコード回路27(Ｄ
Ｃ2)に入力されてデコードされ、バス(2)用トランシー
バ26(ＴＲn2)にバス(2)の使用が許可されていることを
認識すれば、デコード信号は出力される。デコード信号
はデータトランシーバ28(Ｔ2)に入力されていて、使用
許可状態を示せばデータトランシーバ28(Ｔ2)のゲート
を開き、プロセッサ用データバス(ＰnＤＢ)とバス(2)用
データバス(Ｂ2ＤＢ)を接続する。プロセッサからのデ
ータ転送方向を示す信号ＰnＷＴにてデータトランシー
バ28(Ｔ2)はトランシーバ方向を制御している。
〜13-4(ＴＲ1〜ＴＲ4)の内部構成の一例を示したもので
ある。トランシーバ装置13は、バス(1)用トランシーバ2
1(ＴＲn1)とバス２用トランシーバ26(ＴＲn2)があり、
ＴＲn1はバス(1)用のデコード回路22(ＤＣ1)とバス(1)
用のデータトランシーバ23(Ｔ1)で構成され、ＴＲn2は
バス(2)用のデコード回路27(ＤＣ2)とバス(2)用のデー
タトランシーバ28(Ｔ2)で構成されている。バス(1)のバ
ス使用許可応答信号Ｂ1ＡＣＫとバス使用応答ステータ
スＢ1ＡＳＴ0，Ｂ1ＡＳＴ1はデコード回路22(ＤＣ1)に
入力され、ここでデコードされて、バス(1)用トランシ
ーバ21(ＴＲn1)にバス(1)16の使用が許可されているこ
とを認識すれば、デコード信号が出力される。デコード
信号はデータトランシーバ23(Ｔ1)に入力されていて、
使用許可状態を示せばデータトランシーバ23(Ｔ1)のゲ
ートを開き、プロセッサ用データバス(ＰnＤＢ)とバス
(1)用データバス(Ｂ1ＤＢ)を接続する。プロセッサから
のデータ転送方向を示す信号ＰnＷＴはデータトランシ
ーバ23(Ｔ1)とデータトランシーバ28(Ｔ2)に入力されて
おり、ＰnＷＴ信号にてデータトランシーバ23はトラン
シーバ方向を制御している。同様に、バス(2)のバス使
用許可応答信号Ｂ2ＡＣＫとバス(2)のバス使用応答ステ
ータスＢ2ＡＳＴ0・Ｂ2ＡＳＴ1はデコード回路27(Ｄ
Ｃ2)に入力されてデコードされ、バス(2)用トランシー
バ26(ＴＲn2)にバス(2)の使用が許可されていることを
認識すれば、デコード信号は出力される。デコード信号
はデータトランシーバ28(Ｔ2)に入力されていて、使用
許可状態を示せばデータトランシーバ28(Ｔ2)のゲート
を開き、プロセッサ用データバス(ＰnＤＢ)とバス(2)用
データバス(Ｂ2ＤＢ)を接続する。プロセッサからのデ
ータ転送方向を示す信号ＰnＷＴにてデータトランシー
バ28(Ｔ2)はトランシーバ方向を制御している。
【０００９】図４は図１で示したメモリコントローラ14
およびＩ／Ｏコントローラ15の内部構成の一例としてＩ
／Ｏコントローラ15-2の内部構成を示したものである。
Ｉ／Ｏコントローラ15-2は、バス(1)インタフェース31
(Ｃ21)とバス(2)インタフェース32(Ｃ22)とＩ／Ｏイン
タフェース33(Ｃ2Ｃ)で構成されている。バス(1)の中の
アドレス信号(Ｂ1ＡＤ)、メモリ用書込みおよび読込み
制御信号(Ｂ1ＭＷ，Ｂ1ＭＲ)、Ｉ／Ｏ用書込みおよび読
込み制御信号(Ｂ1ＩＯＷ，Ｂ1ＩＯＲ)はデコード回路34
(ＤＣ3)に入力され、このコントローラに接続されてい
るＩ／Ｏが選択されていることを判別したデコード信号
は順序回路36(Ｊ2)に入力されている。また、データト
ランシーバ38(Ｔ3)にデータ転送方向を制御する信号を
入力している。順序回路36(Ｊ2)は同時に異なるプロセ
ッサがＩ／Ｏの使用を要求している場合の調停を行い、
最終要求をＩ／Ｏ制御回路37(ＣＭ2)に入力している。
Ｉ／Ｏ制御回路37では各Ｉ／Ｏに固有のタイミング制御
信号を作成してＩ／Ｏに供給する。制御信号用バス19
(ＣＢ)(図１)からのバス(1)のバス使用許可応答信号Ｂ1
ＡＣＫは順序回路36(Ｊ2)出力のバス(1)許可信号とアン
ドがとられ、データトランシーバ38(Ｔ3)のゲート制御
に接続される。バス(2)についてもバス(1)と同様の構成
がとられている。
およびＩ／Ｏコントローラ15の内部構成の一例としてＩ
／Ｏコントローラ15-2の内部構成を示したものである。
Ｉ／Ｏコントローラ15-2は、バス(1)インタフェース31
(Ｃ21)とバス(2)インタフェース32(Ｃ22)とＩ／Ｏイン
タフェース33(Ｃ2Ｃ)で構成されている。バス(1)の中の
アドレス信号(Ｂ1ＡＤ)、メモリ用書込みおよび読込み
制御信号(Ｂ1ＭＷ，Ｂ1ＭＲ)、Ｉ／Ｏ用書込みおよび読
込み制御信号(Ｂ1ＩＯＷ，Ｂ1ＩＯＲ)はデコード回路34
(ＤＣ3)に入力され、このコントローラに接続されてい
るＩ／Ｏが選択されていることを判別したデコード信号
は順序回路36(Ｊ2)に入力されている。また、データト
ランシーバ38(Ｔ3)にデータ転送方向を制御する信号を
入力している。順序回路36(Ｊ2)は同時に異なるプロセ
ッサがＩ／Ｏの使用を要求している場合の調停を行い、
最終要求をＩ／Ｏ制御回路37(ＣＭ2)に入力している。
Ｉ／Ｏ制御回路37では各Ｉ／Ｏに固有のタイミング制御
信号を作成してＩ／Ｏに供給する。制御信号用バス19
(ＣＢ)(図１)からのバス(1)のバス使用許可応答信号Ｂ1
ＡＣＫは順序回路36(Ｊ2)出力のバス(1)許可信号とアン
ドがとられ、データトランシーバ38(Ｔ3)のゲート制御
に接続される。バス(2)についてもバス(1)と同様の構成
がとられている。
【００１０】図５は本発明の一実施例におけるバス制御
のタイミングチャートを示したものである。初期状態は
何も要求の無い状態であるためプロセッサ11(Ｐ1)がバ
ス(1)使用応答ステータス(Ｂ1ＡＳＴ)を得ている。ここ
でプロセッサ11(Ｐ1)からバス使用要求信号(Ｐ1ＢＲ)が
入ると、他のプロセッサからの要求が無いのでバス(1)1
6の使用許可応答信号(Ｂ1ＡＣＫ)が出力され、また、２
bitのバス(1)使用応答ステータス(Ｂ1ＡＳＴ)が継続し
て出力され、プロセッサ11(Ｐ1)を許可していることを
示す。次にプロセッサ12-1(Ｐ2)よりバス使用応答信号
(Ｐ2ＢＲ)が入力されると、バス(1)16が使用中なので、
バスコントローラ18は空き状態のバス(2)17を割り当て
る。したがって、バス(2)の使用許可応答信号(Ｂ2ＡＣ
Ｋ)とバス(2)使用応答ステータス(Ｂ2ＡＳＴ)にプロセ
ッサ12-1(Ｐ2)を許可していることを示すステータスが
出力される。次に、プロセッサ12-2(Ｐ3)と12-3(Ｐ4)よ
り同時にバス使用要求信号(Ｐ3ＢＲ，Ｐ4ＢＲ)が入力さ
れると、バス(1)，バス(2)17両方とも使用中なので待機
状態になる。プロセッサ11(Ｐ1)がバス(1)16の使用を終
えてバス(1)16を開放したところで、バス(1)16はプロセ
ッサ12-3(Ｐ4)より優先順位の高いプロセッサ12-2(Ｐ3)
に割り当てられる。また、プロセッサ12-1(Ｐ2)がバス
(2)17の使用を終えてバス(2)を開放したところで、バス
(2)は待機状態になっているプロセッサ12-3(Ｐ4)に割り
当てられる。次に、プロセッサ12-1(Ｐ2)より再びバス
要求信号(Ｐ2ＢＲ)が入力されると、プロセッサ12-2(Ｐ
3)がバス(1)16の使用を終えてバス(1)16を開放したとこ
ろでバス(1)16はプロセッサ12-1(Ｐ2)に割り当てられ
る。このようにして、順次未使用のバスをプロセッサに
効率よく割り当て、バスを無駄なく使用することができ
る。
のタイミングチャートを示したものである。初期状態は
何も要求の無い状態であるためプロセッサ11(Ｐ1)がバ
ス(1)使用応答ステータス(Ｂ1ＡＳＴ)を得ている。ここ
でプロセッサ11(Ｐ1)からバス使用要求信号(Ｐ1ＢＲ)が
入ると、他のプロセッサからの要求が無いのでバス(1)1
6の使用許可応答信号(Ｂ1ＡＣＫ)が出力され、また、２
bitのバス(1)使用応答ステータス(Ｂ1ＡＳＴ)が継続し
て出力され、プロセッサ11(Ｐ1)を許可していることを
示す。次にプロセッサ12-1(Ｐ2)よりバス使用応答信号
(Ｐ2ＢＲ)が入力されると、バス(1)16が使用中なので、
バスコントローラ18は空き状態のバス(2)17を割り当て
る。したがって、バス(2)の使用許可応答信号(Ｂ2ＡＣ
Ｋ)とバス(2)使用応答ステータス(Ｂ2ＡＳＴ)にプロセ
ッサ12-1(Ｐ2)を許可していることを示すステータスが
出力される。次に、プロセッサ12-2(Ｐ3)と12-3(Ｐ4)よ
り同時にバス使用要求信号(Ｐ3ＢＲ，Ｐ4ＢＲ)が入力さ
れると、バス(1)，バス(2)17両方とも使用中なので待機
状態になる。プロセッサ11(Ｐ1)がバス(1)16の使用を終
えてバス(1)16を開放したところで、バス(1)16はプロセ
ッサ12-3(Ｐ4)より優先順位の高いプロセッサ12-2(Ｐ3)
に割り当てられる。また、プロセッサ12-1(Ｐ2)がバス
(2)17の使用を終えてバス(2)を開放したところで、バス
(2)は待機状態になっているプロセッサ12-3(Ｐ4)に割り
当てられる。次に、プロセッサ12-1(Ｐ2)より再びバス
要求信号(Ｐ2ＢＲ)が入力されると、プロセッサ12-2(Ｐ
3)がバス(1)16の使用を終えてバス(1)16を開放したとこ
ろでバス(1)16はプロセッサ12-1(Ｐ2)に割り当てられ
る。このようにして、順次未使用のバスをプロセッサに
効率よく割り当て、バスを無駄なく使用することができ
る。
【００１１】図６は本発明の一実施例における具体的な
ハードウェア構成を示したものである。各プロセッサ・
メモリ・Ｉ／Ｏはそれぞれ独立した基板になっており、
これらの基板はバス基板(1)(ＢＳ1)へコネクタで接続さ
れる。バス基板(1)(ＢＳ1)はバスコントローラ(ＣＯ)と
制御信号用バス(ＣＢ)とバス(1)(Ｂ1)とこれにつながる
バストランシーバ(ＴＲ11，ＴＲ21，ＴＲ31)とメモリコ
ントローラ(図示せず)・Ｉ／Ｏコントローラ(Ｃ21，Ｃ
31)と上下の基板を接続するためのコネクタで構成され
ている。また、バス基板(1)(ＢＳ1)にはバス基板(2)(Ｂ
Ｓ2)が接続される。バス基板(2)(ＢＳ2)はバス(2)(Ｂ2)
とこれにつながるバストランシーバ(ＴＲ12，ＴＲ22，
ＴＲ32)とメモリコントローラ(図示せず)・Ｉ／Ｏコン
トローラ(Ｃ22，Ｃ32)とバス基板上下を接続するための
コネクタで構成されている。バスが２本の場合は上記の
範囲ですむが、バスを更に１本拡張する場合は、バス基
板(3)(ＢＳ3)を設けてコネクタで接続するだけで容易に
拡張できる。この場合、バス基板(3)(ＢＳ3)はコネクタ
の位置が異なるだけで、回路上バス基板(2)(ＢＳ2)と何
ら変わるところはない。図６ではバス基板(2)とバス基
板(3)を異なるものとしているが、同一のものとしても
実現できる。
ハードウェア構成を示したものである。各プロセッサ・
メモリ・Ｉ／Ｏはそれぞれ独立した基板になっており、
これらの基板はバス基板(1)(ＢＳ1)へコネクタで接続さ
れる。バス基板(1)(ＢＳ1)はバスコントローラ(ＣＯ)と
制御信号用バス(ＣＢ)とバス(1)(Ｂ1)とこれにつながる
バストランシーバ(ＴＲ11，ＴＲ21，ＴＲ31)とメモリコ
ントローラ(図示せず)・Ｉ／Ｏコントローラ(Ｃ21，Ｃ
31)と上下の基板を接続するためのコネクタで構成され
ている。また、バス基板(1)(ＢＳ1)にはバス基板(2)(Ｂ
Ｓ2)が接続される。バス基板(2)(ＢＳ2)はバス(2)(Ｂ2)
とこれにつながるバストランシーバ(ＴＲ12，ＴＲ22，
ＴＲ32)とメモリコントローラ(図示せず)・Ｉ／Ｏコン
トローラ(Ｃ22，Ｃ32)とバス基板上下を接続するための
コネクタで構成されている。バスが２本の場合は上記の
範囲ですむが、バスを更に１本拡張する場合は、バス基
板(3)(ＢＳ3)を設けてコネクタで接続するだけで容易に
拡張できる。この場合、バス基板(3)(ＢＳ3)はコネクタ
の位置が異なるだけで、回路上バス基板(2)(ＢＳ2)と何
ら変わるところはない。図６ではバス基板(2)とバス基
板(3)を異なるものとしているが、同一のものとしても
実現できる。
【００１２】
【発明の効果】本発明は上記実施例から明らかなよう
に、バスの拡張を積み上げ方式で簡単に実現できるとと
もに、バス当たりの使用効率を最大限に向上させること
ができるという効果を有する。
に、バスの拡張を積み上げ方式で簡単に実現できるとと
もに、バス当たりの使用効率を最大限に向上させること
ができるという効果を有する。
【図１】本発明の一実施例における２本のバスからなる
システム構成のブロック図である。
システム構成のブロック図である。
【図２】図１におけるバスコントローラのバス制御信号
の構成例を示した図である。
の構成例を示した図である。
【図３】図１におけるトランシーバ装置の内部構成図で
ある。
ある。
【図４】図１におけるメモリおよびＩ／Ｏコントローラ
の内部構成図である。
の内部構成図である。
【図５】本発明の一実施例におけるバス制御のタイミン
グチャートである。
グチャートである。
【図６】本発明の一実施例における具体的なハードウェ
ア構成図である。
ア構成図である。
【図７】従来例のデータ転送速度を上げるタイミングチ
ャートである。
ャートである。
【図８】従来例におけるデータバス幅の拡張を説明する
図である。
図である。
【図９】従来例におけるシステムを分離してバスの本数
を増加させる説明図である。
を増加させる説明図である。
11…ＣＰＵ、 12(12-1〜12-3)…プロセッサ、 13(13-
1〜13-4)…トランシーバ装置、 14…メモリコントロー
ラ、 15(15-1，15-2)…Ｉ／Ｏコントローラ、16…バス
(1)、 17…バス(2)、 18…バスコントローラ、 19…
制御信号用バス、 20…メモリ、 21…バス(1)用トラ
ンシーバ、 22，27，34，35…デコード回路、 23，2
8，38，39…データトランシーバ、 26…バス(2)用トラ
ンシーバ、 31…バス(1)インタフェース、 32…バス
(2)インタフェース、 33…Ｉ／Ｏインタフェース、 3
6…順序回路、 37…Ｉ／Ｏ制御回路、 Ｐ1ＢＲ，Ｐ2
ＢＲ，Ｐ3ＢＲ，Ｐ4ＢＲ…バス使用要求信号、 Ｂ1Ａ
ＣＫ，Ｂ2ＡＣＫ…バス使用許可応答信号、 Ｂ1ＡＳＴ
0，Ｂ1ＡＳＴ1，Ｂ2ＡＳＴ0，Ｂ2ＡＳＴ1…バス使用応
答ステータス、 Ｂ1ＤＢ，Ｂ2ＤＢ…データバス、 Ｂ
1ＡＤ，Ｂ2ＡＤ…アドレス信号、 Ｂ1ＭＷ，Ｂ2ＭＷ…
メモリ用書込み制御信号、 Ｂ1ＭＲ，Ｂ2ＭＲ…メモリ
用読込み制御信号、 Ｂ1ＩＯＷ，Ｂ2ＩＯＷ…Ｉ／Ｏ用
書込み制御信号、Ｂ1ＩＯＲ，Ｂ2ＩＯＲ…Ｉ／Ｏ用読込
み制御信号。
1〜13-4)…トランシーバ装置、 14…メモリコントロー
ラ、 15(15-1，15-2)…Ｉ／Ｏコントローラ、16…バス
(1)、 17…バス(2)、 18…バスコントローラ、 19…
制御信号用バス、 20…メモリ、 21…バス(1)用トラ
ンシーバ、 22，27，34，35…デコード回路、 23，2
8，38，39…データトランシーバ、 26…バス(2)用トラ
ンシーバ、 31…バス(1)インタフェース、 32…バス
(2)インタフェース、 33…Ｉ／Ｏインタフェース、 3
6…順序回路、 37…Ｉ／Ｏ制御回路、 Ｐ1ＢＲ，Ｐ2
ＢＲ，Ｐ3ＢＲ，Ｐ4ＢＲ…バス使用要求信号、 Ｂ1Ａ
ＣＫ，Ｂ2ＡＣＫ…バス使用許可応答信号、 Ｂ1ＡＳＴ
0，Ｂ1ＡＳＴ1，Ｂ2ＡＳＴ0，Ｂ2ＡＳＴ1…バス使用応
答ステータス、 Ｂ1ＤＢ，Ｂ2ＤＢ…データバス、 Ｂ
1ＡＤ，Ｂ2ＡＤ…アドレス信号、 Ｂ1ＭＷ，Ｂ2ＭＷ…
メモリ用書込み制御信号、 Ｂ1ＭＲ，Ｂ2ＭＲ…メモリ
用読込み制御信号、 Ｂ1ＩＯＷ，Ｂ2ＩＯＷ…Ｉ／Ｏ用
書込み制御信号、Ｂ1ＩＯＲ，Ｂ2ＩＯＲ…Ｉ／Ｏ用読込
み制御信号。
Claims (1)
- 【請求項１】 複数のバスに接続された複数のプロセッ
サと、前記複数のバスに接続された複数のメモリやＩ／
Ｏ装置と、これらを制御する手段とで構成されるシステ
ムで、前記複数のバスを介して前記プロセッサとメモリ
やＩ／Ｏ装置間およびプロセッサ相互間のデータ転送に
おいて、 データ転送を行うプロセッサとメモリやＩ／Ｏ装置間お
よびプロセッサ相互間を固有のバスに固定することな
く、未使用状態のバスを利用できるようにバスを切換え
制御するようにして、バスの拡張以上にバスの使用効率
を高めることを特徴とする複数のデータ伝送用バスの切
換制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23937891A JPH0581172A (ja) | 1991-09-19 | 1991-09-19 | 複数のデータ伝送用バスの切換制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23937891A JPH0581172A (ja) | 1991-09-19 | 1991-09-19 | 複数のデータ伝送用バスの切換制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581172A true JPH0581172A (ja) | 1993-04-02 |
Family
ID=17043892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23937891A Pending JPH0581172A (ja) | 1991-09-19 | 1991-09-19 | 複数のデータ伝送用バスの切換制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123752A (ja) * | 1994-10-19 | 1996-05-17 | Advantest Corp | 入出力制御装置 |
-
1991
- 1991-09-19 JP JP23937891A patent/JPH0581172A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123752A (ja) * | 1994-10-19 | 1996-05-17 | Advantest Corp | 入出力制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5119480A (en) | Bus master interface circuit with transparent preemption of a data transfer operation | |
| JPS6142049A (ja) | デ−タ処理システム | |
| JP2003281082A (ja) | 二バス間のトランザクションを制御する再試行方法 | |
| JPS6054063A (ja) | デ−タ転送システム | |
| JPH0581172A (ja) | 複数のデータ伝送用バスの切換制御方式 | |
| JP2003150395A (ja) | プロセッサとそのプログラム転送方法 | |
| US6499087B1 (en) | Synchronous memory sharing based on cycle stealing | |
| JPH08180027A (ja) | 調停回路 | |
| JPH0351943A (ja) | 高速バスと低速バスのバスライン共用化方式 | |
| JPH05173936A (ja) | データ転送処理装置 | |
| JPH0142017B2 (ja) | ||
| CN115762596A (zh) | 一种mcu的存取记忆体数字电路架构 | |
| JPH04250553A (ja) | プログラマブルコントローラ | |
| JPH04133154A (ja) | バス切換制御方式 | |
| JPH0764849A (ja) | プロセッサの共有メモリ制御装置 | |
| JPH05324533A (ja) | デュアルポートメモリ装置 | |
| JPS6136854A (ja) | メモリ切換装置 | |
| JPH09259074A (ja) | メモリーアクセス回路 | |
| JPH0333966A (ja) | メモリ制御回路 | |
| JPS599744A (ja) | 高速ｄｍａ転送起動回路 | |
| JPH03189755A (ja) | メモリ間転送装置 | |
| JPH09204393A (ja) | 情報装置 | |
| JPH05108558A (ja) | データバス回路 | |
| JPS62297962A (ja) | メモリの共通領域アクセス制御方式 | |
| JPH023852A (ja) | 共通メモリアクセス方式 |