JPH023852A

JPH023852A - 共通メモリアクセス方式

Info

Publication number: JPH023852A
Application number: JP15447688A
Authority: JP
Inventors: Kenji Nonaka; 野中　健嗣
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-21
Filing date: 1988-06-21
Publication date: 1990-01-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕システムバスを介してマスクプロセッサと複数のサブプ
ロセッサから直接に共通メモリをアクセスする共通メモ
リアクセス方式に関し、複数のサブＣＰＵがシステムバ
スを同時に占有することなく、必ずマスタＣＰＵのアク
セスする時間を確保することを目的とし、システムバスとマスタＣＰＵと共通メモリと第１〜第ｎ
（７）ｎ個のサブＣＰＵにて構成される分散処理形デー
タ処理装置におけるサブＣＰＵの各々に内蔵した共通メ
モリアクセス部において、書き込み制御の時には内部Ｃ
ＰＵからのコマンドにて信号３を出力し、また読みだし
制御の時には内部ＣＰＵからのコマンドにて信号１を出
力するＤＭＡＣ制御部と、該ＤＭＡＣｌ１１御部が出力
する信号３を一定時間だけ遅延させる第１のタイマと、
該ＤＭＡＣＭ御部が出力する信号ｌを一定時間だけ遅延
させる第２のタイマと、前記第１のタイマが出力する遅
延した信号３によりシステムバスを有効にし、かつ信号
６を生成し前記ＤＭＡＣ制御部に加えて内部メモリのデ
ータを第２のラッチに一時記憶し、そののち前記ＤＭＡ
Ｃ１制御部から出力する信号４により該記憶データを共
通メモリへ伝送させ、また一方、前記第２のタイマが出
力する遅延した信号１によりシステムバスを有効にし、
かつ信号５を生成してＤＭＡＣ制御部に加えて共通メモ
リ２のデータを該第１のラッチに一時記憶し、そののち
ＤＭＡＣ制御部が出力する信号２により該第１のラッチ
が記憶したデータを内部メモリへ伝送するＤＭＡＣ部を
具備し、前記第１のタイマと第２のタイマの一定の遅延
時間内にサブＣＰＵから共通メモリへの各１回の間欠的
アクセス時間とマスクＣＰＵに対するシステムバスの使
用時間を確保するよう構成する。

〔産業上の利用分野〕

本発明は、システムバスを介してマスクプロセッサと複
数のサブプロセッサから直接制御により共通メモリをア
クセスする方式に関する。

分散型データ処理装置においてのシステムは、例えば第
４図に示す構成をとる。図に示すように共通メモリ２と
システム全体の制御をするマスク中央処理装置！１（以
下マスタＣＰＵＩと称す）と通信回′ａ１〜ｎに接続さ
れる複数のサブＣＰ　Ｕ４１〜４ｎとをシステムバスを
介したシステムを構成し、データ転送やシステムの管理
、およびデータの編集等を行っている。

この場合−船釣に、マスタＣＰＵはサブＣＰＵより使用
権が低位に設定されおり、このためにサブＣＰＵはシス
テムバスを占有するようになり、マスクＣＰＵによる共
通メモリやサブＣＰＵのアクセスが出来なり、マスタＣ
ＰＵによるシステムの管理およびデータの編集が出来な
くなる。

本発明は、複数のサブＣＰＵがシステムバスを同時に占
有することなく、必ずマスクＣＰＵのシステムバスの使
用時間を確保することの出来るアクセス方式を提供する
ものである。

〔従来の技術〕

第４図は共通メモリアクセス方式に用いるシステム構成
を示す図である。共通メモリアクセス方式における共通
メモリ２へのアクセスは、マスタＣＰＵＩと第１のサブ
ＣＰＵ４１〜第ｎのサブＣＰＵ４ｎからシステムバス３
を介して行われる。

この時、マスタＣＰＵＩと第１のサブＣＰ　Ｕ４１〜第
ｎのサブＣＰＵ４ｎの間で同時にシステムバス３を使用
するため、マスタＣＰＵＩと第１のサブＣＰＵ４１〜第
ｎのサブＣＰＵ４ｎの間でシステムバス３の使用権の争
奪が行われる。通常使用権に優先順位がつけられており
、低位のＣＰＵは、高位のＣＰＵがアクセスしている場
合には、システムバス３を使用することは出来ない。す
なわち、共通メモリ２をアクセスが出来ないようになる
。

なおマスタＣＰＵＩは、最低位の使用権となっている。

このためサブｃ　Ｐ　０４１〜４ｎの数が増加するとシ
ステムバス３を占有してしまうようになり、このためマ
スタＣＰＵＩまたは低位のサブＣＰＵ４１〜４ｎは共通
メモリ２をアクセス出来なくなる。

マスタＣＰＵ　１は、サブＣＰＵ４１〜４ｎの制御およ
び共通メモリ２の編集管理を行っており、共通メモリ２
が定期的にアクセス出来ないとシステムとして動作しな
くなってしまう。

第５図は、従来の一実施例のサブＣＰＵの構成を示す図
である。

内部ＣＰ　０４１１は、予めプログラムされた内容に従
いデータの処理をするが、内部メモリ４１２ヘアクセス
が必要なときには共通メモリアクセス部４１３ヘローカ
ルバス４１４を経由してコマンドをだす。このとき共通
メモリアクセス部４１３ば、該コマンドに従ってシステ
ムバス３ヘバス（［０！要求（Ｂ　ＲＱ）を出力し、バ
ス使用可（Ｂ　ＨＬ　Ａ）を待つ。バス使用可のＢＨＬ
Ａがシステムバス３より返送されると、内部メモリ４１
２と共通メモリ２との間でシステムバス３を介して両メ
モリ間のデータ転送（以下ＤＭＡ転送と称す）を行う。

このときのＣＰ　Ｕ４１１からのコマンドは、ＤＭＡＣ
制御部４１３１で解析される。

なお共通メモリ２と内部メモリ４１２間のデータ転送の
手順としては、（１）内部メモリ４１２から共通メモリ２へのデータを
転送する（書き込み）。

（２）共通メモリ２から内部メモリ４１２へのデータの
転送する（読みだし）。

の二種類がある。

（１）の手順のときは、内部ＣＰ　Ｕ４１１からのコマ
ンドでＤＭＡＣ制御部４１３１より信号３のＣＨ３ＤＲ
Ｑを出力し、次に信号４のＣＨ４ＤＲＱを出力してデー
タ転送を行う。即ち、ＣＨ３ＤＲＱをＤＭＡ０部４１３
２へ出力すると同時に、ＯＲＩとＯＲ２をオンとしてゲ
ート回路の０４、Ｇ６を有効にしてローカルバス４１４
ヘアドレスと書き込み（リード）の両信号を出力し、内
部メモリ４１２のデータを第２のラッチ４１３４へ送り
データの保持をする。ＤＭＡ０部４１３２から信号６の
ＤＡＣＫ３を返送されると、ＤＭＡＣ制御部４１３１部
は信号４のＣＨ４ＤＲＱを出力する。このときにＤＭＡ
０部４１３２は、アービタ４１３５に対してホールド要
求（ＨＲＱ）を出力し、アービタ４１３５からのホール
ド可（ＨＬ　Ａ）を待つ。

ＨＬＡが返送されると、アービタ４１３５を介してＡＮ
ＤＩとＡＮＤ３とＡＮＤ４をオンにして、ゲート回路の
Ｇ１と０３および第２のラッチ４１３４の端子ＯＥを有
効とし、システムバス３側ヘアドレスとライトの両信号
が出力してシステムバス３経出で共通メモリ２ヘデータ
が書き込まれる。

ＤＭＡ０部４１３２からＤＡＣＫ４信号が返送すると１
回の転送が終了する。次にまた信号４のＣＨ４ＤＲＱ信
号を出力し、同様の動作を繰り返し繰り返し行う。全て
のデータの転送が終了するとＴＣの信号がＤＭＡ０部４
１３２から出力されてＤＭＡＣ制御部４１３１はリセッ
トされ、内部ＣＰ　Ｕ４１１へ通知される。

なお（２）の読みだしくリード）のときは、信号１のＣ
ＨＩＤＲＱと信号２のＣＨ２ＤＲＱの指令で、第１のラ
ッチ４１３３を介してＧ１、Ｇ２、Ｇ４、Ｇ５を有効と
して共通メモリ２から内部メモリ４１２ヘデータを転送
する。なおＣＨＩＤＲＱにはＤＡＣＫｌが、またＣＨ２
ＤＲＱにＤＡＣＫ２がそれぞれ対応しており、その動作
は、上記（１）の書き込み動作と同様である。

第６図は従来の一実施例のサブＣＰＵのアクセスのタイ
ミングを示す図である。−例として、第１のサブＣＰ　
Ｕ４１、第２のサブＣＰＵ４２、第３のサブＣＰ　Ｕ４
３が、それぞれの内部メモリ４１２、内部メモリ４２２
、内部メモリ４３３から共通メモリ２ヘデータ転送を行
う場合を示す。バス使用権は、第１のサブＣＰ　Ｕ４１
が一番高く、第２のサブＣ１）Ｕ４２、第３のサブＣＰ
Ｕ４３の順位としである。最初に第３のサブＣＰＵ４３
に起動をかけると、内部メモリ４３２（図示せず）から
第２のラッチ４３３４（図示せ１７＞へデータ転送（Ｌ
−Ｔ）　Ｌ、、第２のラッチ４３３４から共通メモリ２
へのデータ転送（Ｔ−Ｃ＞を始める。このとき第２のサ
ブＣＰ　Ｕ４２に起動がかけると、・第２のサブＣＰＵ
４２と第３のサブＣＰ　Ｕ４３が交互に共通メモリ２に
データ転送を行う。この後第１のサブＣＰ　Ｕ４１が起
動されると、第１のサブＣＰ　Ｕ４１と第２のサブＣＰ
Ｕ４２が交互に共通メモリ２をアクセスを始め、第３の
サブＣＰＵ４３のデータ転送の動作は中断状態されるよ
うになり、しかも第１のサブＣＰ　Ｕ４１のデータ転送
が終了するまでの間データ転送を待たされる。なおこの
ときは、他の第４のサブＣＰＵ４４および他のサブＣＰ
Ｕユニット４５〜４ｎおよびマスタＣＰＵ１、第１のサ
ブＣＰ　Ｕ４１と第２のサブＣＰＵ４２のデータ転送が
終了するまでの間は、システムバス３を使用出来なくな
る。

〔発明が解決しようとする課題〕

上記したように、システムバス３を介して複数のサブＣ
Ｐ　Ｕ４１〜４ｎより直接メモリアクセス方式で共通メ
モリ２をアクセスするときに、バス使用権の高いＣＰＵ
が起動している期間においては他の低位のＣＰＵはその
動作を中断し待機させられるようになる。このためマス
タＣＰＵＩによるシステムの管理ができなくなる。

本発明は、複数のサブＣＰ　Ｕ４１〜４ｎがシステムバ
ス３を同時に占有することなく、必ずマスタＣＰＵＩの
アクセスする時間を確保することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示す図である。

図中、４１３１はＤＭＡＣ制御部であり、書き込み制御
の時には内部ＣＰ　Ｕ４１１からのコマンドにて書き込
み信号を出力し、また読みだし制御の時には内部ｃ　Ｐ
　Ｕ４１１からのコマンドにて読みだし信号を出力する
もの、４１３６は第１のタイマであり、該ＤＭＡＣ制御
部４１３１が出力する書き込み信号を一定時間だけ遅延
させるもの、４１３７は第２のタイマであり、該ＤＭＡ
Ｃ制御部４１３１が出力する読みだし信号を一定時間だ
け遅延させるもの、また４１３２はＤＭＡＣ部であり、
前記第１のタイマ４１３６が出力する遅延した信号によ
りシステムバス３を有効にし内部メモリ４１２のデータ
を第２のラッチ４１３４に一時記憶したのち前記ＤＭＡ
Ｃ制御部４１３１から出力により該記憶データを共通メ
モリ２へ伝送させ、また一方、前記第２のタイマ４１３
７が出力する遅延した信号により共通メモリ２のデータ
を該第１のラッチ４１３３に一時記憶したのちＤ　Ｍ　
Ａ　Ｃｆｒｉ制御部４１３１の出力により該第１のラッ
チ４１３３が記憶したデータを内部メモリへ伝送するも
のである。

前記第１のタイマ４１３６と前記第２のタイマ４１３７
では、サブＣＰ　Ｕ４１〜４ｎから共通メモリへの各１
回の間欠的アクセス時間とマスクＣＰＵＩに対するシス
テムバスの使用時間に対応する一定の遅延時間内に確保
するように構成する。

〔作　用〕

本発明では第１図に示す如く、サブＣＰＵ４１〜４ｎの
各々のサブＣＰＵに第１のタイマ４１３６と第２のタイ
マ４１３７を内蔵させ、高位の優先権をもつサブＣＰ　
Ｕ４１〜４ｎのいずれのサブＣＰＵにもシステムバス３
の未使用時間を確保するようにする。

従って第３図に示す如く該システムバスの未使用時間に
低位の優先権を持つサブＣＰ　Ｕ４１〜４ｎにもシステ
ムバス３３の使用権を与えてサブＣＰＵ４１〜４ｎによ
るシステムバス３を介して共通メモ＋７２のアクセスを
可能とし、また、マスタＣＰＵ１からのサブＣＰＵ４１
〜４ｎのアクセスもまた可能となる。

〔実　施　例〕

第２図は、本発明のサブＣＰ　Ｕ４１の一実施例の構成
を示す図である。

図中、４１１は内部ｃｐｕ、４１２は内部メモリ、４１
３は共通メモリアクセス部、４１４はローカルバスであ
る。また図中の１と２は本発明で追加される構成を示し
、４１３６は第１のタイマ１．４２３７は第２のタイマ
である。なお、ＤＭＡ（ＪＩＪ御部４１３１、ＤＭＡ０
部４１３２、・・・は従来例の通りである。

以下において従来例と共通する部分については簡略化し
て説明する。

共通メモリ２と内部メモリ４１２間のデータ転送の手順
としては、従来例と同様に、（１）内部メモリ４１２から共通メモリ２ヘデータを転
送する（書き込み）。

（２）共通メモリ２から内部メモリ４１２へのデータを
転送する（読みだし）。

の二種類がある。

（１）の書き込みのときは、内部ＣＰ　Ｕ４１１からの
コマンドでＤＭＡＣ制御部４１３１より信号３のＣＨ３
ＤＲＱを出力する。然しこのＣＨ３ＤＲＱは、第１のタ
イマ回路１を通るとＡＮＤ回路Ａ１と遅延線ＤＬＬによ
り遅延されてＤＭＡ０部４１３２に入力する。この遅延
したＣＨ３ＤＲＱをＤＭＡ０部４１３２へ入力すると同
時に、従来例と同様に合成回路のＯＲ３、ＯＲ２をオン
としてゲート回路であるＧ４、Ｇ６を有効にし、ローカ
ルバス４１４ヘアドレスとリードの両信号を出力して、
内部メモリ４１２のデータを第２のラッチ４１３４へ送
ってデータの保持をする。つぎにＤＭＡ０部４１３２か
ら信号６のＤＡＣＫ３を返送されるでくると、ＤＭＡＣ
制御部４１３１部はＣＨ４ＤＲＱを出力してデータ転送
を行う。すなわちＤＭＡ０部４１３２は、アービタ４１
３５に対しホールド要求（ＨＲＱ）を出力し、アービタ
４１３５からのホールド可（ＨＬＡ）を待つ。

ＢＨＬＡが返送されると、アービタ４１３５を介してＡ
ＮＤ　１、ＡＮＤ３、ＡＮＤ４をオンにして、ゲート回
路のＧ１とＧ３および第２のラッチ４１３４の端子ＯＥ
を有効とし、システムバス３側ヘアトレスとライトの両
信号が出力されてシステムバス３経出で共通メモリ２ヘ
データが書き込まれる。なおりＭＡＣ部４１３２からＤ
ＡＣＫ４信号が返送されると１回の転送が終了する。次
にまたＣＨ４ＤＲＱ信号を出力し、同様の動作を繰り返
し繰り返し行う。全てのデータの転送が終了すると、信
号ＴＣがＤＭＡ０部４１３２から出力され、ＤＭＡＣ制
御部４１３１はリセットされて内部ＣＰ　Ｕ４１１へ通
知される。

なお（２）の読みだしくリード）のときは、第２のタイ
マ４１３７（ＡＮＤ回路Ａ２と遅延線ＤＬ２で構成）に
より遅延した信号１のＣＨＩ　ＤＲＱと信号２のＣＨ２
ＤＲＱの指令により、第１のラッチ４１３３を介してＧ
１、Ｇ２、Ｇ４、Ｇ５を有効として共通メモリ２から内
部メモリ４１２，４２２．または４３２ヘデータを転送
する。なおＣＨＩ　ＤＲＱにはＤＡＣＫＩが、またＣＨ
２ＤＲＱにはＤＡＣＫ２がそれぞれ対応しており、その
動作は第５図の従来例で記載した（１）と同様である。

第３図は本発明の一実施例のサブＣＰＵのアクセスのタ
イミングを示す図である。−例として、第１のサブＣＰ
Ｕ４１、第２のサブＣＰＵ４２、第３のサブＣＰ　Ｕ４
３が、内部メモリ４１２、内部メモリ４２２または内部
メモリ４３２から共通メモリ２ヘデータ転送を行う場合
を示す。バス使用権は、第１のサブＣＰＵ４１が一番高
く、次に第２のサブＣＰＵ４２、また第３のサブＣＰＵ
４３は最低位の順位としである。

最初に第１のサブＣＰＵ４１に起動がかったとすると、
内部メモリ４１２から共通メモリ２ヘデータ転送を行う
ときは、まず内部メモリ４１２から第２のランナ４１３
４ヘデータ転送（Ｌ−Ｔ）Ｌ、次に第２のラッチ４１３
４から共通メモリ２へのデータ転送（Ｔ−４Ｃ）を始め
る。このデータ転送が１回行うと第１のタイマ１が動作
し、データ転送を連続して行わないようにしてシステム
バス３の未使用時間を確保する。このシステムバス３の
未使用時間に第１のサブＣＰ　Ｕ４１より低位の優先権
を持つ第２のサブＣＰ　Ｕ４２が起動しても、または第
３のサブＣＰＵ４３が起動しても、いずれのサブＣＰＵ
にもシステムバス３３の使用権を与えてシステムバス３
を介しての共通メモリ２のアクセスを可能としてサブＣ
Ｐ　Ｕ４１と同様に一定の遅延時間を確保するようにす
る。

なお第３のサブＣＰＵ４３によるデータ転送が終了した
後において、システムバス３の未使用時間を残して確保
し、低位の優先権を持つマスタｃｐＵ１のシステムバス
３を使用する時間を確保できるようしてマスタＣＰＵＩ
によるサブＣＰ　Ｕ４１〜４ｎのアクセスが可能にして
いる。

〔発明の効果〕

以上説明した様に本発明によれば、データ転送の一回に
対して必ずすべてのサブＣＰＵおよびマスタＣＰＵがシ
ステムバスの使用が可能となる。

この結果、マスタＣＰＵが共通メモリのデータ編集やサ
ブＣＰＵによる制御が可能となりマスタＣＰＵによるシ
ステムの管理が可能となる。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、第２図は本発明の一実施例のサブＣＰＵの構成を示す図
、第３図は本発明のサブＣＰＵのアクセスのタイミングを
示す図、第４図は共通メモリアクセス方式に用いるシステム構成
を示す図、第５図は本発明のサブＣＰＵのアクセスのタイミングを
示す図第６図は従来例のサブＣＰＵのアクセスのタイミングを
示す図、である。４１３３は第１のラッチ、４１３４は第２のラッチ、４
１３６は第１のタイマ、４１３７は第２のタイマ、を示
す。図において、１はマスタＣＰＵ、２は共通メモリ、３はシステムバス、４１〜４ｎはサブＣＰＵ。４１３は共通メモリアクセス部、４１３１はＤＭＡＣ制御部、４１３２はＤＭＡＣ部、の
　　　　Ｑ芳通ｙ七ソア７亡ス方Ｒ＋＝ｍ−弓システム孝隊〆（゛
４木Ｔ図第４図４乙ｔ／ｌ−尖７手伊Ｊ４ププ°ＣＰ鋤揖ａ’を木Ｔ図
第図

Claims

【特許請求の範囲】

システムバス（３）とマスタＣＰＵ（１）と共通メモリ
（２）と第１〜第ｎ（７）ｎ個のサブＣＰＵ（４１〜４
ｎ）にて構成された分散処理形データ処理装置における
サブＣＰＵ（４１〜４ｎ）の各々に内蔵した共通メモリ
アクセス部（４１３）において、書き込み制御の時には
内部ＣＰＵ（４１１）からのコマンドにて信号３を出力
し、また読みだし制御の時には内部ＣＰＵ（４１１）か
らのコマンドにて信号１を出力するＤＭＡＣ制御部（４
１３１）と、該ＤＭＡＣ制御部（４１３１）が出力する
信号３を一定時間だけ遅延させる第１のタイマ（４１３
６）と、該ＤＭＡＣ制御部（４１３１）が出力する信号
１を一定時間だけ遅延させる第２のタイマ（４１３７）
と、前記第１のタイマ（４１３６）が出力する遅延した
信号３によりシステムバス（３）を有効にし、かつ信号
６を生成し前記ＤＭＡＣ制御部（４１３１）に加えて内
部メモリ（４１２）のデータを第２のラッチ（４１３４
）に一時記憶し、その後前記ＤＭＡＣ制御部（４１３１
）から出力する信号４により該記憶データを共通メモリ
（２）へ伝送させ、また一方、前記第２のタイマ（４１
３７）が出力する遅延した信号１によりシステムバス（
３）を有効にし、かつ信号５を生成してＤＭＡＣ制御部
（４１３１）に加えて共通メモリ（２）のデータを該第
１のラッチ（４１３３）に一時記憶し、そののちＤＭＡ
Ｃ制御部（４１３１）が出力する信号２により該第１の
ラッチ４１３３が記憶したデータを内部メモリへ伝送す
るＤＭＡＣ部（４１３２）を具備し、前記第１のタイマ
（４１３６）と第２のタイマ（４１３７）の一定の遅延
時間内にサブＣＰＵ（４１〜４ｎ）から共通メモリ（３
）への各１回の間欠的アクセス時間とマスタＣＰＵ（１
）のシステムバスの使用時間を確保することを特徴とす
る共通メモリアクセス方式。