JP2024512684A - データファブリッククロックスイッチング - Google Patents

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Abstract

メモリコントローラは、データファブリッククロックドメインと、物理層インターフェース回路ＰＨＹクロックドメインと、に結合する。第１のインターフェース回路は、データファブリッククロックドメイン（ＦＣＬＫ）とメモリコントローラクロックドメインとの間の転送を適合させ、第２のインターフェース回路は、メモリコントローラをＰＨＹクロックドメインに結合する。パワーコントローラは、メモリシステムのパラメータを変更し、複数の電力状態のうち選択された電力状態に従ってメモリコントローラのタイミングパラメータのセットを更新するために、第２のインターフェース回路にコマンドを送信することによって電力状態変更要求に応答する。パワーコントローラは、メモリシステムのタイミングパラメータのセット又は選択された電力状態を変更することなくクロックインターフェース回路のタイミングパラメータのセットを変更することによって、ＦＣＬＫドメインの新しい周波数と同期する要求に応答する。【選択図】図３

Description

コンピュータシステムは、一般に、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを使用する。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって広められた様々なダブルデータ速度（ＤＤＲ）ＤＲＡＭ規格と適合する。
メモリコントローラは、メモリバスを介してＤＲＡＭに出入りするデータの流れを管理するデジタル回路である。既知のメモリコントローラは、ホストシステムからメモリアクセス要求を受信し、それらをキューに記憶し、アービタによって選択された順序でそれらをＤＲＡＭにディスパッチする。メモリコントローラは、典型的には、可能な限り電力を節約しながらコンピュータシステムのメモリ使用要求を満たすために、定義された電力状態のグループに従ってそれらの電力状態を変更するように指示される。多くの場合、電力状態は、パーソナルコンピュータ（ＰＣ）及びサーバ等のコンピュータのための電力管理及び構成標準であるＡｄｖａｎｃｅｄ Ｃｏｎｆｉｇｕｒａｔｉｏｎ ａｎｄ Ｐｏｗｅｒ Ｉｎｔｅｒｆａｃｅ（ＡＣＰＩ）仕様等の仕様に従って制御される。ＡＣＰＩは、コンピュータオペレーティングシステムが、異なる動作周波数、異なる供給電圧及び異なる動作モードを含み得るモードの限られたセットの中からデバイスの動作モードを変更することによって、様々なデバイスにおいて消費される電力を管理することを可能にする。
先行技術で知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。 いくつかの実施形態に係る、図１と同様のＡＰＵで用いるのに適したメモリコントローラのブロック図である。 メモリチャネルコントローラにおいてクロックドメイン信号及びクロックドメインにわたる同期を提供するためのＡＰＵのいくつかの要素のブロック図である。 いくつかの実施形態に係る、メモリコントローラにおいて電力状態を変更するためのプロセスのフローチャートである。 いくつかの実施形態に係る、電力状態コマンドに応答するためのプロセスのフローチャートである。
以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。
メモリコントローラは、メモリチャネルコントローラ及びパワーコントローラを含む。メモリチャネルコントローラは、第１のクロックドメインで動作するデータファブリックに接続するように適合された第１のインターフェース回路と、第３のクロックドメインで動作する物理層インターフェース回路（ＰＨＹ）に接続するように適合された第２のインターフェース回路と、を有する。メモリチャネルコントローラは、タイミングパラメータのセットに従って第２のクロックドメインにおいて動作する。第１のインターフェース回路は、第１のクロックドメインと第２のクロックドメインとの間の転送を適合させるためのクロックインターフェース回路を含む。パワーコントローラは、メモリチャネルコントローラに結合され、電力状態変更要求に応じて、メモリシステムのパラメータを変更するためのコマンドを第２のインターフェース回路に送信し、複数の電力状態のうち選択された電力状態に従ってメモリチャネルコントローラのタイミングパラメータのセットを更新する。更に、パワーコントローラは、メモリシステムのタイミングパラメータのセット又は選択された電力状態を変更することなく、クロックインターフェース回路のタイミングパラメータのセットを変更するために、第１のインターフェース回路を第１のクロックドメインの第１のクロック信号のみの新しい周波数と同期させる要求に応答する。
方法は、メモリコントローラにおいて電力状態コマンドを受信し、メモリコントローラクロックドメイン及びメモリクロックドメインのうち少なくとも１つの動作周波数を変更することに応じて、メモリコントローラバスインターフェースをデータファブリッククロックドメインと再同期させ、ＰＨＹをメモリコントローラと再同期させることを含む。方法は、メモリコントローラをデータファブリッククロックドメインの第１のクロック信号のみの周波数と再同期させる要求を受信し、それに応じて、ＰＨＹをメモリコントローラと再同期させることなく、データファブリッククロックドメインとメモリコントローラクロックドメインとの間のクロックインターフェース回路のタイミングパラメータのセットを変更し、メモリ又はメモリコントローラのタイミングパラメータのセットを変更することを含む。
データ処理システムは、データファブリック、メモリチャネル、メモリチャネルコントローラ、及び、パワーコントローラを含む。データファブリックは、データファブリッククロックで動作する。メモリチャネルは、ＤＲＡＭメモリに結合するためのメモリクロックドメイン上で動作するＰＨＹを含む。また、メモリチャネルコントローラは、データファブリックに接続するように適合された第１のインターフェース回路と、ＰＨＹに接続するように適合された第２のインターフェース回路と、を含む。メモリチャネルコントローラは、タイミングパラメータのセットに従って第２のクロックドメインにおいて動作する。第１のインターフェース回路は、第１のクロックドメインと第２のクロックドメインとの間の転送を適合させるためのクロックインターフェース回路を含む。パワーコントローラは、メモリチャネルコントローラに接続され、電力状態変更要求に応じて、メモリシステムのパラメータを変更するためのコマンドを第２のインターフェース回路に送信し、複数の電力状態のうち選択された電力状態に従ってメモリチャネルコントローラのタイミングパラメータのセットを更新する。更に、パワーコントローラは、メモリシステムのタイミングパラメータのセット又は選択された電力状態を変更することなく、クロックインターフェース回路のタイミングパラメータのセットを変更するために、インターフェース回路をデータファブリッククロックドメイン（ＦＣＬＫ）の第１のクロック信号のみの新しい周波数と同期させる要求に応答する。
図１は、従来技術において知られている加速処理ユニット（ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして用いるのに適した集積回路であり、概して、中央処理ユニット（central processing unit、ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、データファブリック１２５と、メモリ管理ハブ１４０と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（system management unit、ＳＭＵ）１８０と、を含む。
ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２及び１１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）及びデータファブリック１２５に双方向に接続されており、データファブリック１２５にメモリアクセス要求を提供することができる。ＣＰＵコア１１２及び１１４の各々は、単体のコアであってもよく、又は、キャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。
グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続されており、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。
ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックスコア１２０によって生成されたオブジェクトをレンダリングしてラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの一様な変換のために、データファブリック１２５を介して共通メモリ管理ハブ１４０に双方向に接続される。
データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を決定するために、基本入力／出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、並びに、各仮想接続のためのバッファも含む。
周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。
周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらのそれぞれは、入力／出力（input/output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続される。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続される。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read-only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。一般に、ＢＩＯＳメモリはＰＣＩｅバスを介してアクセスされ、システムデータドライブはＳＡＴＡインターフェースを介してアクセスされる。
ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２、１１４及びグラフィックスコア１２０から測定された電力消費値を受信することができる。
メモリ管理ハブ１４０及びその関連する物理インターフェース（physical interface、ＰＨＹ）１５１、１５２は、この実施形態ではＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１、１４２とパワーエンジン１４９とを含む。メモリチャネル１４１は、ホストインターフェース１４５、メモリチャネルコントローラ１４３、及び、物理インターフェース１４７を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアル存在検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＤＤＲ ＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６、メモリチャネルコントローラ１４４、及び、物理インターフェース１４８を含む。ホストインターフェース１４６は、他のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して、アドバンスト周辺バス（ＡＰＢ）インターフェース２５４を介してＰＨＹ１５１、１５２に対して双方向で接続されるとともに、メモリチャネルコントローラ１４３、１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は双方向接続メモリチャネル１３３を有する。
メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１、１４２のそれぞれは、ＤＤＲバージョン５（ＤＤＲ５）、ＤＤＲバージョン４（ＤＤＲ４）、低電力ＤＤＲ４（ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（ＧＤＤＲ５）、及び、高帯域幅メモリ（ＨＢＭ）等の最先端ＤＤＲメモリに接続することができ、将来のメモリ技術に適合され得る。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを与えるとともに、内蔵熱監視も行う。
メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本実施例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。
ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのダブルデータレート（double data rate、ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。
また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２、１１４及び／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になり過ぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱事象を受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。
図２は、図１のようなＡＰＵで用いるのに適したメモリコントローラ２００のブロック図である。メモリコントローラ２００は、概して、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。メモリチャネルコントローラ２１０は、概して、インターフェース２１２と、メモリインターフェースキュー２１４と、コマンドキュー２２０と、アドレス生成器２２２と、コンテントアドレッサブルメモリ（ＣＡＭ）２２４と、リプレイキュー２３０を含むリプレイ制御ロジック２３１と、リフレッシュ制御ロジックブロック２３２と、タイミングブロック２３４と、ページテーブル２３６と、アービタ２３８と、誤り訂正符号（ＥＣＣ）チェック回路２４２と、ＥＣＣ生成ブロック２４４と、データバッファ２４６と、リフレッシュ制御ロジック２３２と、を含む。
インターフェース２１２は、外部バスを介したデータファブリックに対する第１の双方向接続を有し、出力を有する。メモリコントローラ２００において、この外部バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インターフェースバージョン４と適合するが、他の実施形態では他のタイプのインターフェースとなり得る。インターフェース２１２は、メモリアクセス要求を、「ＦＣＬＫ」ドメインとして知られている第１のクロックドメインから、「ＵＣＬＫ」ドメインとして知られているメモリコントローラ２００の内部の第２のクロックドメインに変換する。同様に、メモリインターフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインターフェースに関連付けられる「ＤＦＩＣＬＫ」ドメインへのメモリアクセスを与える。
アドレス生成器２２２は、ＡＸＩ４バスを介してデータファブリックから受信されるメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化フォーマットで表された物理アドレス空間内のアクセスアドレスを含む。アドレス生成器２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために及び関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を決定し、アドレス生成器２２２に関連付けられた構成レジスタのセットをプログラムする。アドレス生成器２２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。コマンドキュー２２０は、ＣＰＵコア１１２、１１４及びグラフィックスコア１２０等のＡＰＵ１００内のメモリアクセスエージェントから受信されるメモリアクセス要求のキューである。コマンドキュー２２０は、アドレス生成器２２２によって復号されたアドレスフィールド、並びに、アービタ２３８がアクセスタイプ及びサービス品質（quality of service、ＱｏＳ）識別子を含むメモリアクセスを効率的に選択できるようにする他のアドレス情報を記憶する。ＣＡＭ２２４は、書き込み後の書き込み（write after write、ＷＡＷ）及び書き込み後の読み取り（read after write、ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。
エラー訂正コード（ＥＣＣ）生成ブロック２４４は、メモリに送られる書き込みデータのＥＣＣを決定する。次いで、このＥＣＣデータは、データバッファ２４６内の書き込みデータに追加される。ＥＣＣチェック回路２４２は、受信されたＥＣＣを着信ＥＣＣと照合してチェックする。
リプレイキュー２３０は、アドレス及びコマンドパリティ応答等の応答を待っているアービタ２３８によって選択されたメモリアクセスを記憶するための一時的なキューである。リプレイ制御ロジック２３１は、ＥＣＣチェック回路２４２にアクセスして、戻されたＥＣＣが正しいか又はエラーを示すかを決定する。再生制御ロジック２３１は、これらのサイクルのうち何れかのパリティ又はＥＣＣエラーの場合にアクセスが再生される再生シーケンスを開始して制御する。リプレイされたコマンドは、メモリインターフェースキュー２１４に配置される。
リフレッシュ制御ロジック２３２は、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別に生成される様々な電源断、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルのためのステートマシンを含む。例えば、メモリランクがプリチャージパワーダウンにある場合、リフレッシュ制御ロジックは、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュ制御ロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄積キャパシタからの電荷の漏れによって引き起こされるデータエラーを防止するために、定期的に、定められた条件に応じて、リフレッシュコマンドを生成する。リフレッシュ制御ロジック２３２はアクティブ化カウンタ２４８を含み、この実施形態において、アクティブ化カウンタ２４８は、メモリチャネルを介してメモリ領域に送信されるアクティブ化コマンドのローリング数をカウントするカウンタをメモリ領域ごとに有する。メモリ領域は、以下で更に説明するように、いくつかの実施形態ではメモリバンクであり、他の実施形態ではメモリサブバンクである。更に、リフレッシュ制御ロジック２３２は、システム内の熱変化に起因するオンダイ終端抵抗の不一致を防止するためにＺＱを定期的に較正する。
アービタ２３８は、コマンドキュー２２０に双方向に接続され、メモリチャネルコントローラ２１０の心臓部であり、メモリバスの使用を改善するためにアクセスのインテリジェントスケジューリングを実行する。この実施形態では、アービタ２３８は、いくつかの最近発行された書き込みコマンドのバンクグループ番号を追跡し、以下で更に説明するように、ある条件下で指定された時間期間の間、それらのバンクグループへのコマンドのディスパッチを防止することによってそれらを「マスク」するためのバンクグループ追跡回路２３５を含む。アービタ２３８は、タイミングブロック２３４を使用して、コマンドキュー２２０内の特定のアクセスがＤＲＡＭタイミングパラメータに基づいて発行に適格であるかどうかを判定することによって、適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔＲＣ」として知られるアクティブ化コマンド間の最小指定時間を有する。タイミングブロック２３４は、ＪＥＤＥＣ仕様で定められたこのタイミングパラメータ及び他のタイミングパラメータに基づいて適格性を決定するカウンタのセットを維持し、リプレイキュー２３０に対して双方向で接続される。ページテーブル２３６は、アービタ２３８のためのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、リプレイキュー２３０に対して双方向で接続される。
ＥＣＣ生成ブロック２４４は、インターフェース２１２から受信した書き込みメモリアクセス要求に応じて、書き込みデータに従ってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求に関する書き込みデータ及びＥＣＣを記憶する。データバッファは、アービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをメモリインターフェースキュー２１４に出力する。
メモリチャネルコントローラ２１０は、関連するメモリチャネルへのディスパッチのためのメモリアクセスを選択することを可能にする回路を含む。所望のアービトレーション決定を行うために、アドレス生成器２２２は、アドレス情報を、メモリシステム内のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループを含むプリデコードされた情報に復号し、コマンドキュー２２０がプリデコードされた情報を記憶する。構成レジスタ２６２は、アドレス生成器２２２が受信したアドレス情報をどのように復号するかを決定するための構成情報を記憶する。アービタ２３８は、復号されたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要なプリチャージコマンド及びアクティブ化コマンドのオーバーヘッドを回避するために、オープンページへのアクセスの優先度を実装し、あるバンクへのオーバーヘッドアクセスを別のバンクへの読み取り及び書き込みアクセスとインターリーブすることによって隠す。特に、通常動作中、アービタ２３８は、通常、ページを、これらのページが異なるページを選択する前にプリチャージされる必要があるまで、異なるバンクで開いたままにする。アービタ２３８は、いくつかの実施形態では、それぞれのコマンドの標的メモリ領域に関するアクティブ化カウンタ２４８の少なくともそれぞれの値に基づいてコマンド選択の適格性を決定する。
パワーコントローラ２５０は、概して、アドバンスト拡張可能インターフェース、バージョン１（ＡＸＩ）へのインターフェース２５２、アドバンスト周辺バス（advanced peripheral bus、ＡＰＢ）インターフェース２５４、パワーエンジン２６０、及び、電力状態制御論理ブロック２７０のセットを含む。インターフェース２５２は、ＳＭＮへの第１の双方向接続と、出力と、を有する。ＡＰＢインターフェース２５４は、インターフェース２５２の出力に接続された入力と、ＡＰＢを介してＰＨＹに接続するための出力と、を有する。
パワーエンジン２６０は、インターフェース２５２の出力に接続された入力と、メモリインターフェースキュー２１４の入力に接続された出力と、を有する。パワーエンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（μＣ）２６４と、セルフリフレッシュコントローラ（ＳＬＦＲＥＦ／ＰＥ）２６６と、信頼性のある読み取り／書き込みタイミングエンジン（ＲＲＷ／ＴＥ）２６８と、ＵＣＬＫ制御論理ブロック２７２、ＤＦＩＣＬＫ同期論理ブロック２７４及びＦＣＬＫ同期論理ブロック２７６を含むメモリコントローラクロックドメイン状態変更回路（「ＣＬＫＡＲＢ」）２７１と、を含む。構成レジスタ２６２は、ＡＸＩバスを介してプログラムされ、電力状態制御論理ブロック２７０を介して４つの異なる電力状態のうち選択された電力状態においてメモリコントローラ２００内の様々なブロックの動作を制御するための構成情報を記憶する。したがって、電力状態制御論理ブロック２７０は、図２に詳細に示されていないメモリコントローラ２００内の様々なブロックに接続された出力を有する。ＳＬＦＲＥＦ／ＰＥ２６６は、リフレッシュ制御ロジック２３２によるリフレッシュの自動生成に加えて、リフレッシュの手動生成を可能にするエンジンである。信頼性のある読み取り／書き込みタイミングエンジン２６８は、ＤＤＲインターフェース最大読み取りレイテンシ（maximum read latency、ＭＲＬ）トレーニング及びループバック試験のような目的のために、メモリ又はＩ／Ｏデバイスへ連続的なメモリアクセスストリームを与える。
動作中、パワーコントローラ２５０は、データファブリックの電力管理制御インターフェースを介してＳＭＵ１８０（図１）から電力状態コマンドを受信し、それに応じて、通常はＤＦＩＣＬＫドメイン及びＵＣＬＫドメインのための異なるクロック速度を含む新しい電力状態に入るように、メモリコントローラ２００及び取り付けられたＤＲＡＭの電力状態を変更する。電力状態制御論理ブロック２７０の各々は、構成レジスタ２６２に設定された構成値に従ってそれぞれの電力状態に従って動作するようにメモリコントローラ２００の様々なブロックを制御することによって、それぞれの電力状態を実装する。構成値は、各電力状態で動作するようにメモリチャネルコントローラを構成するためのタイミングパラメータ及び他の構成パラメータのセットを含む。
メモリコントローラ２００の電力状態が変更されると、ＵＣＬＫ制御論理ブロック２７２は、ＳＭＵ１８０からの電力状態コマンドで指定された新しい電力状態に変更する際に、メモリチャネルコントローラ２１０の様々なブロックを制御し調整するために必要な信号を送信する。ＵＣＬＫ制御論理ブロック２７２は、メモリチャネルコントローラ２１０内の様々な論理ブロックの動作を休止し、必要な場合にＵＣＬＫ周波数を変更することを調整し、それぞれの電力状態制御論理ブロック２７０を介して新しい構成レジスタ値に対して動作するようにメモリチャネルコントローラ２１０を変更することを調整する回路を含む。
ＤＦＩＣＬＫ同期論理ブロック２７４は、ＵＣＬＫ又はＤＦＩＣＬＫの何れかに変更がある毎に使用される。これは、メモリインターフェースキュー２１４内のこれら２つのクロックドメイン間の同期を制御するための回路を含み、これは、通常、インターフェースを休止すること、新しいクロック周波数を適用すること、及び、新しいクロック周波数にわたって同期するようにインターフェースに命令することを含む。いくつかの実施形態では、メモリインターフェースキュー２１４又はその中の様々なキューの内容は、同期を完了するためにローカルＲＡＭに一時的に保存される。ＤＦＩＣＬＫ同期論理ブロック２７４は、以下で更に説明されるように、ＦＣＬＫ変更のみに関係する本明細書で提供されるものを除いて、各電力状態変更に対してμＣ２６４によってアクティブ化される。
ＦＣＬＫ同期論理ブロック２７６は、ＵＣＬＫ又はＦＣＬＫ周波数に変更があるたびに使用される。ＦＣＬＫ同期論理ブロック２７６は、インターフェース２１２内のこれら２つのクロックドメイン間の同期を制御する回路を含む。同期プロセスは、典型的には、インターフェース２１２を休止することと、ＳＭＵ１８０がデータファブリック１２５のＦＣＬＫクロックドメインにおけるＦＣＬＫの周波数を調整することを可能にすることと、インターフェース２１２に新しいクロック周波数にわたって同期するように命令することと、次いでデータファブリックへの接続を再確立することと、を含む。
図３は、メモリチャネルコントローラ２１０においてクロックドメイン信号及びクロックドメインにわたる同期を提供するためのＡＰＵ３００のいくつかの要素のブロック図である。この実施形態におけるＡＰＵ３００は、図２のものと同様のメモリコントローラ２００を含むが、関連する要素のみが示されている。ＡＰＵ３００は、データファブリック１２５、ＳＭＵ１８０、メモリコントローラ２００、ＦＣＬＫ ＰＬＬ３０２、ＵＣＬＫ ＰＬＬ３０４、及び、ＰＨＹ３２０を含む。
ＳＭＵ１８０は、ＦＣＬＫ ＰＬＬ３０２に接続された出力、データファブリック１２５への双方向接続、及び、ＳＭＮへの双方向接続を有する。ＳＭＵ１８０は、概して、オペレーティングシステムカーネルからの電力状態制御決定を実装し、いくつかの実施形態では、ＡＰＵ３００全体にわたる様々な条件に基づいて、ＡＰＵ３００の様々な部分がどの電力状態にあるべきかに関する追加の決定を行う。ＳＭＵは、パーソナルコンピュータ（ＰＣ）及びサーバ等のコンピュータのための電力管理及び構成仕様であるＡｄｖａｎｃｅｄ Ｃｏｎｆｉｇｕｒａｔｉｏｎ ａｎｄ Ｐｏｗｅｒ Ｉｎｔｅｒｆａｃｅ（ＡＣＰＩ）等のシステム電力状態仕様において定義された電力状態制御をＡＰＵ３００オペレーティングシステムに公開する。ＡＣＰＩは、コンピュータオペレーティングシステムが、異なる動作周波数、異なる供給電圧、及び、他の差異を含み得る電力状態の限られたセットの中からデバイス動作モードを変更することによって、様々なデバイスにおいて消費される電力を管理することを可能にする。特に、ＳＭＵ１８０は、関連するＤＲＡＭメモリと共に、データファブリック１２５、メモリコントローラ２００、及び、ＰＨＹ３２０の電力状態を選択する。他の電力状態調整も、他のシステム要素によって行うことができる。
データファブリック１２５は、図１に関して説明したように、システム処理コアを様々なサブシステムに接続するスケーラブルなデータファブリックであり、ＳＭＵ１８０への双方向接続、メモリコントローラ２００への双方向接続、及び、ＦＣＬＫ ＰＬＬ３０２の出力に接続された入力を有する。データファブリック１２５は、ＦＣＬＫ ＰＬＬ３０２によって提供されるＦＣＬＫ信号に基づいて、ＦＣＬＫクロックドメインで動作する。
メモリコントローラ２００は、図２に関して説明したように、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。パワーコントローラ２５０は、その様々な部分を制御するためにメモリチャネルコントローラに接続され、ＵＣＬＫ ＰＬＬ３０４に接続された出力、ＡＸＩインターフェースを介したＳＭＮへの双方向接続、及び、ＰＨＹ３２０への双方向接続を有する。メモリチャネルコントローラは、データファブリック１２５に接続するためのインターフェース２１２、ＰＨＹ３２０に接続するためのメモリインターフェースキュー２１４、及び、ＵＣＬＫ ＰＬＬ３０４からＵＣＬＫ信号を受信する入力を含む。図２に関して説明したように、メモリチャネルコントローラ２１０は、ＵＣＬＫクロックドメインで動作し、インターフェース２１２を介してＦＣＬＫドメインにインターフェースし、メモリインターフェースキュー２１４及びその関連するＰＨＹインターフェースを介してＰＨＹ３２０のＤＦＩＣＬＫドメインにインターフェースする。図３には、ＦＣＬＫクロックドメインとＵＣＬＫクロックドメインとの間を接続する、メモリチャネルコントローラ２１０のインターフェース２１２内の電圧ドメインクロッシングインターフェース（ＶＤＣＩ）３１０が示されている。
ＰＨＹ３２０は、パワーコントローラ２５０への双方向性接続と、メモリチャネルコントローラ２１０への双方向性接続と、メモリチャネルコントローラ２１０に接続され、典型的にはＦＣＬＫ／２を有するＤＦＩＣＬＫクロック信号を受信するための入力と、を有する。ＤＦＩＣＬＫとＵＣＬＫは、ＵＣＬＫがＦＣＬＫ／２に設定されている場合に等しくなり、ＤＦＩＣＬＫは、ＵＣＬＫがＦＣＬＫに等しく設定されている場合にＵＣＬＫの半分の周波数である。ＰＨＹ３２０は、メモリバス上でシグナリングを行うためのクロック信号を生成するためのメモリクロックＰＬＬ３２２を含む。ＰＬＬ３２２は基準としてＤＦＩＣＬＫを使用する。ＰＨＹ３２０は、その様々なサポートされたモード及び電力状態においてＤＤＲｘメモリとインターフェースするために必要とされる多くの構成値を保持するための構成レジスタ３２４のグループを含む。また、ＰＨＹ３２０は、４つのサポートされた電力状態を実装するようにＰＨＹ回路を制御するために、各々が構成レジスタ３２４のそれぞれのセットに接続された４つの電力状態制御論理ブロック３２６のセットを含む。いくつかの実施形態では４つより多くの電力状態がサポートされるが、ＡＣＰＩインターフェースによって定義される４つの電力状態が通常使用される。より多くの電力状態を追加することは、典型的には、追加の電力状態を実装するために、関連する電力状態制御論理を有するより多くの構成レジスタを追加することを必要とする。構成値は、各電力状態で動作するようにＰＨＹを構成するためのタイミングパラメータ及び他の構成パラメータを含む。構成レジスタ３２４は、パワーコントローラ２５０を介してＳＭＮ上で構成可能である。
ＡＰＵ３００は、ＦＣＬＫドメイン上で動作するデータファブリックが、メモリコントローラクロックドメイン及びＤＦＩＣＬＫクロックドメインに対する典型的な１：１又は１：２の関係とは異なる周波数で動作することを可能にする。ＶＤＣＩ３１０は、非同期先入れ先出し（ＦＩＦＯ）バッファを含む非同期クロックインターフェース回路を提供し、データファブリックがＵＣＬＫより低い周波数（例えば、低トラフィック動作中のシグナリングにおける電力を節約するため）、ＵＣＬＫより高い周波数（例えば、データファブリックが他のシステム構成要素間で高いトラフィック負荷を有する場合）で動作することを可能にする。ＦＣＬＫがＵＣＬＫ未満である設定をサポートするために、メモリコントローラ２００は、読み取り応答を抑制し、データファブリックへの転送をバッファして、より遅いＦＣＬＫインターフェースのオーバーフローを防止する。
メモリコントローラ２００は、例えば図４のプロセスに従って電力状態を変更する場合に通常行われるように、ＵＦＣＬＫをメモリインターフェースキュー２１４のインターフェースに再同期させること、又は、ＰＨＹをリセットし、ＰＨＹに関連するキューをフラッシュすることを必要としない効率的な方法で、ＦＣＬＫドメイン周波数の変更をサポートする。
動作において、パワーコントローラ２５０は、メモリチャネルコントローラのタイミングパラメータのセットを更新し、メモリインターフェースキュー２１４のＤＦＩインターフェース回路にコマンドを送信して、メモリシステムのパラメータをサポートされた電力状態の中から選択されたメモリ電力状態に変更し、回路を起動してメモリコントローラ２００における調整を達成することによって、電力状態変更要求に応答する。このプロセスの例は、図４に関して説明される。更に、パワーコントローラ２５０は、ＶＤＣＩ３１０のタイミングパラメータのセットを変更し、タイミングパラメータのセット又はメモリチャネルコントローラ２１０及びＰＨＹ３２０が動作している選択された電力状態を変更することなく、ＦＣＬＫ及びＵＣＬＫドメインにわたってＶＤＣＩを再同期させることによって、本明細書ではＦクロックのみの電力状態変更として知られる、ＦＣＬＫクロックドメインのＦＣＬＫ信号のみの新しい周波数にメモリコントローラを同期させる要求に応答する。このプロセスの例は、図５に関して説明される。
図４は、いくつかの実施形態に係る、メモリコントローラにおいて電力状態を変更するためのプロセスのフローチャート４００を示す。このプロセスは、図２及び図３のメモリコントローラ、並びに、電力状態の調整を変更するためのデータファブリック同期回路及びＰＨＹ同期回路を含む他のメモリコントローラと共に使用するのに適している。このプロセスは、メモリコントローラの両方のインターフェースを再同期させることを含む完全な電力状態遷移の一例である。電力状態コマンドは、通常、メモリシステムのために定義された別のＡＣＰＩ露出電力状態に変更するコマンドであり、ＵＣＬＫ、ＤＦＩＣＬＫ及びＦＣＬＫの任意の組合せに対する変更を含むことができる。このプロセスは、電力状態遷移を実行する複雑さ及びレイテンシの例を提供するために説明される。
プロセスはブロック４０２で開始し、電力状態コマンドがパワーコントローラ２５０で受信される。通常、電力状態コマンドは、ＳＭＵ１８０等のシステム管理コントローラから受信される。ブロック４０４において、パワーコントローラ２５０は、メモリコントローラ２００へのメモリアクセス要求を一時停止するようにデータファブリックに信号を送る。この信号は、典型的には、データファブリック上のコヒーレントスレーブコントローラに進むが、他の実施形態では、信号は、メモリコントローラ２００へのメモリアクセス要求を停止するようにデータファブリックに命令するＳＭＵ１８０等の別のシステム要素に進むことができる。
ブロック４０６において、パワーコントローラは、メモリコントローラに対して、その様々なキューをフラッシュし、ＰＨＹを構成モードにするように命令する。ＰＨＹはパワーダウンされないので、このフラッシュステップはオプションである。ブロック４０８において、パワーコントローラ２５０は、メモリコントローラ２００及びその関連するＤＲＡＭをセルフリフレッシュモードにし、メモリコントローラ２００へのＵＣＬＫ信号のクロックゲーティングをオフにする。図２の実施形態では、ブロック４０６及び４０８は、ＵＣＬＫ制御論理ブロック２７２を使用して実行される。他の実施形態では、他の適切なメモリクロックドメイン制御回路が使用される。
ブロック４１０において、パワーコントローラ２５０は、通常は指定された制御レジスタに書き込むことによって、ＵＣＬＫ及び／又はＤＦＩＣＬＫ ＰＬＬの周波数を、電力状態コマンドによって指定された必要な周波数に調整する。このブロックは、ＰＬＬ周波数がそれらの新しい動作周波数にランプアップ又はランプダウンするための期間を含む。次にブロック４１２において、パワーコントローラは、メモリコントローラ２００へのＵＣＬＫ信号のクロックゲーティングをオンにし、新しい電力状態における動作を制御するために、構成レジスタ２６２内の電力状態制御レジスタのセットを選択する。このブロックは、メモリコントローラ２００内の論理ブロックが初期化する時間を含む。
ブロック４１４において、パワーコントローラ２５０は、ＰＨＹを構成モードから出し、メモリコントローラ２００をＰＨＹと再同期させる。図２の実施形態では、ブロック４１４は、メモリインターフェースキュー２１４のＤＦＩインターフェースをＰＨＹと再同期させるためにＤＦＩＣＬＫ同期論理ブロック２７４を使用して達成される。他の実施形態では、他の適切なメモリクロックドメイン状態変更回路が使用される。
ブロック４１６において、パワーコントローラ２５０は、ＦＣＬＫとＵＣＬＫとの間の新しい周波数関係でメモリコントローラインターフェースをデータファブリックと再同期させる。図２の実施形態では、ブロック４１６は、ＦＣＬＫ同期論理ブロック２７４を使用して達成されるが、他の実施形態では、他のクロック同期回路が使用される。
理解され得るように、電力状態変更プロセスは、概して、数マイクロ秒程度の動作遅延を引き起こし、また、様々なキューの内容がアンロード又はフラッシュされ、電力状態変更後に再ロードされることを必要とする。したがって、メモリ電力状態変更要求は、電力状態変更中に生成される任意の新しいメモリアクセス要求に対して非常に長いレイテンシを引き起こす可能性がある。
図５は、いくつかの実施形態に係る、電力状態コマンドに応答するためのプロセスのフローチャート５００を示す。示されるプロセスは、メモリコントローラをデータファブリックに再同期させるために、メモリコントローラにおいて実装される電力状態コマンドと組み合わせて、データファブリックの周波数を調整することを可能にする。このプロセスは、図４のプロセスによって示されるメモリコントローラ動作を中断することなく、メモリコントローラ電力状態における特定の調整をサポートするという利点を有する。また、このプロセスは、データファブリッククロックを調整する際に、ＡＣＰＩ電力状態コマンドによって提供されるよりも多くの可変性をサポートするという利点を有する。
プロセスはブロック５０２で開始し、電力状態コマンドオーバーライド信号がパワーコントローラ２５０で受信される。電力状態オーバーライドコマンドは、後続の又は付随する電力状態コマンドがＵＣＬＫクロック周波数又はＤＦＩＣＬＫクロック周波数を変更しないことをパワーコントローラに示す。図示した実施形態では、電力状態オーバーライドコマンドは、ＳＭＵ１８０からパワーコントローラ２５０に送信される。電力状態オーバーライドコマンド及びＦＣＬＫのみの電力状態コマンドを送信する決定は、いくつかの実施形態では、オペレーティングシステムカーネルによって行われ、ＳＭＵ１８０へのコマンドによって実施される。いくつかの他の実施形態では、ＳＭＵ１８０は、この機能をオペレーティングシステムに公開せず、代わりにそれ自体で決定を行うことができる。更なる実施形態は、ＳＭＵ１８０又はオペレーティングシステムカーネルの何れかがこの機能を制御することを可能にし得る。この決定は、概して、データファブリックの電力効率を改善する一方で、メモリチャネルスループット及びレイテンシに対する影響を最小限に抑えながら、データファブリックがその作業負荷需要を処理することを可能にするように行われる。そのような変更を達成するために電力状態コマンドを使用することは、ＡＣＰＩ電力状態の既存のフレームワークを利用する一方で、そのフレームワーク内で拡張された能力を提供するという利点を有する。
ブロック５０４において、パワーコントローラ２５０は、ブロック５０２において受信された電力状態コマンドオーバーライド信号に続くか又はそれに付随するＦＣＬＫのみの電力状態コマンドを受信する。いくつかの実施形態では、コマンドオーバーライド信号は電力状態コマンドに含まれてもよく、他の実施形態では、コマンドオーバーライド信号は別であり、単一の後続の電力状態コマンドがオーバーライド条件の対象となることを示す。
ブロック５０６において、プロセスは、この実施形態ではＵＣＬＫ制御論理ブロック２７２であるメモリコントローラクロックドメイン状態変更回路、及び、この実施形態ではＤＦＩＣＬＫ同期論理ブロック２７４であるメモリクロックドメイン状態変更回路を無効化又は非アクティブ化することによって、オーバーライドを実施する。回路は、状態変更回路がメモリコントローラクロックドメイン（ＵＣＬＫ）及びメモリクロックドメイン（ＤＦＩＣＬＫ）を変更することを防止し、メモリコントローラインターフェースをＰＨＹに再同期させることを防止するために無効化される。これは、データファブリッククロック周波数変更のみに関する電力状態コマンドに応答する場合に、図４のブロック４０６、４０８、４１０、４１２、４１４を実行することを回避する。これらのブロックを実行するための回路は、好ましくは、電力状態オーバーライドコマンドに応じて制御ビットを設定するか又は制御ゲートをアクティブ化することによって、無効化又は非アクティブ化される。この設定は、ブロック５０２で電力状態オーバーライド信号を受信した直後に実行されてもよく、その結果、ブロック５０４で電力状態コマンドが受信されると、関連する回路が無効化される。このようにして、ＡＣＰＩによってサポートされる限られた数の電力状態間で変更するために使用されるのと同じ回路が、データファブリッククロックドメインクロック周波数を切り替える際の拡張機能をサポートするために使用される。この方式は、メモリコントローラ及びＰＨＹ内の制御レジスタによってサポートされる限られた数の電力状態において利用可能にされるよりも多くのデータファブリッククロックドメイン周波数の値をサポートするという利点を有する。
ブロック５０８において、パワーコントローラ２５０は、メモリアクセス要求を一時停止するようにデータファブリックに信号を送る。図４に関して説明したように、他の実施形態では、これは、ＳＭＵがデータファブリックを介したメモリコントローラへのメモリアクセス要求の停止を要求するようにＳＭＵに信号を送ることによって達成される。
ブロック５２０において、ＳＭＵ１８０は、ＦＣＬＫ ＰＬＬ３０２（図３）を調整することによって、データファブリッククロック（ＦＣＬＫ）周波数を新しい所望の動作周波数に調整させる。新しい動作周波数は、パワーコントローラ２５０が利用できるように、ブロック５０４において電力状態コマンドで指定されることが好ましい。この実施形態では、ＳＭＵ１８０がＦＣＬＫ ＰＬＬ３０２を制御するが、他の実施形態は、データファブリッククロック周波数を調整するために他の制御方式を使用することができる。新しいデータファブリッククロック周波数は、電力状態制御論理ブロック２７０（図２）において提供される限られた数の電力状態のうち何れかにおいて指定される周波数から選択することができ、それらの電力状態において指定されない周波数から選択することができる。新しいデータファブリッククロック周波数は、メモリコントローラクロックドメイン（ＵＣＬＫ）周波数より高くても低くてもよい。
データファブリッククロック周波数が、新しい値に傾斜又は遷移し、安定すると、メモリコントローラは、ブロック５１２において、そのインターフェースをデータファブリックに再同期させる。この実施形態では、パワーコントローラ２５０は、ＦＣＬＫ同期論理ブロック２７６をアクティブ化することによって再同期を制御する。これは、インターフェース２１２内のＶＤＣＩ３１０（図３）を制御して、非同期ＦＩＦＯアーキテクチャを介してデータファブリックと再同期させる。この時点で、電力状態の変更が達成されており、パワーコントローラは、データファブリックがメモリコントローラ２００へのメモリアクセス要求の送信を再開するように信号を送ることができる。
理解され得るように、Ｆクロックのみの電力状態コマンドの使用は、電力状態コマンドフレームワークが、メモリコントローラにおける電力状態切替えの速度を改善する修正と共に、ＦＣＬＫ変更の追加の能力のために使用されることを可能にする。別の利点は、定義された電力状態内で指定されたものを超えるＦＣＬＫ変更が、出願時にサポートされる典型的な数である４等のような限られた数の電力状態のみをサポートするシステムにおいて行われ得ることである。データファブリックは、電力状態の定義されたセットにおいて指定されたクロック周波数よりも遅いクロック周波数、又は、より速いクロック周波数で実行され得る。これは、Ｆクロックのみの電力状態コマンドの対象である特定のメモリコントローラ（単数又は複数）に無関係であり得る作業負荷需要を処理するために、データファブリックに対する効率調整を可能にする。Ｆクロックのみの電力状態コマンドがオペレーティングシステムに公開されない実施形態では、図５のプロセスは、オペレーティングシステムカーネル電力状態制御プロセスが現在の電力状態をＦＣＬＫ変更なしの場合と同様に扱うことができ、オペレーティングシステムがデータファブリッククロックドメインの新しい動作周波数でデータファブリックを使用することができるように、オペレーティングシステムに透過的であることが好ましい。
図２のメモリコントローラ２００又はパワーコントローラ２５０及びＦＣＬＫ同期論理ブロック２７４等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られ得る。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能格納媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、メモリチャネルコントローラ２１０及び／又はパワーコントローラ２５０の内部アーキテクチャは、異なる実施形態において異なり得る。メモリコントローラ２００は、高帯域幅メモリ（ＨＢＭ）、ＲＡＭｂｕｓ ＤＲＡＭ（ＲＡＭｂｕｓ ＤＲＡＭ、ＲＤＲＡＭ）等のように、ＤＤＲｘ以外の他のタイプのメモリとインターフェースすることができる。図示した実施形態は、個別のＤＩＭＭ又はＳＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各モジュールは複数のランクをサポートすることができる。更に他の実施形態は、ホストマザーボードに取り付けられたＤＲＡＭ等のように、特定のモジュールに含まれていない他のタイプのＤＲＡＭモジュール又はＤＲＡＭを含むことができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に含まれる開示された実施形態の全ての変更を網羅することを意図している。

Claims (22)

  1. メモリコントローラであって、
    第１のクロックドメインにおいて動作するデータファブリックに結合するように適合された第１のインターフェース回路と、第３のクロックドメインにおいて動作する物理レイヤインターフェース回路（ＰＨＹ）に結合するように適合された第２のインターフェース回路と、を有するメモリチャネルコントローラであって、前記メモリチャネルコントローラは、タイミングパラメータのセットに従って第２のクロックドメインにおいて動作し、前記第１のインターフェース回路は、前記第１のクロックドメインと前記第２のクロックドメインとの間の転送を適合させるためのクロックインターフェース回路を含む、メモリチャネルコントローラと、
    前記メモリチャネルコントローラに結合されたパワーコントローラであって、電力状態変更要求に応じて、メモリシステムのパラメータを変更するためのコマンドを前記第２のインターフェース回路に送信し、複数の電力状態のうち選択された電力状態に従って前記メモリチャネルコントローラのタイミングパラメータのセットを更新するパワーコントローラと、を備え、
    前記パワーコントローラは、前記メモリシステムのタイミングパラメータのセット又は前記選択された電力状態を変更することなく前記クロックインターフェース回路のタイミングパラメータのセットを変更するために、前記第１のインターフェース回路を前記第１のクロックドメインの第１のクロック信号のみの新しい周波数と同期させる要求に応答する、
    メモリコントローラ。
  2. 前記第１のクロックドメインの第１のクロック信号のみの新しい周波数と同期する要求は、電力状態オーバーライド信号と、後続の電力状態コマンドと、を含み、前記電力状態オーバーライド信号は、前記パワーコントローラに、前記第１のクロックドメインの変更に関連付けられた後続の電力状態コマンドに応答する場合に、選択されたメモリコントローラクロックドメイン状態変更回路及びメモリクロックドメイン状態変更回路を無効化させる、
    請求項１のメモリコントローラ。
  3. 前記パワーコントローラは、
    前の電力状態コマンドオーバーライド信号を伴わない電力状態コマンドに応答する場合に、前記メモリコントローラの動作パラメータを含む前記メモリコントローラの電力状態制御レジスタのいくつかのセットの中から電力状態制御レジスタの新しいセットを選択し、
    前の電力状態コマンドオーバーライド信号を伴う電力状態コマンドに応答する場合に、電力状態制御レジスタの新しいセットを選択しないように動作可能である、
    請求項２のメモリコントローラ。
  4. 前記パワーコントローラは、
    前の電力状態コマンドオーバーライド信号を伴わない電力状態コマンドに応答する場合に、前記ＰＨＹの動作パラメータを含む前記ＰＨＹの電力状態制御レジスタのいくつかのセットの中から前記ＰＨＹの電力状態制御レジスタの新しいセットを選択し、
    前の電力状態コマンドオーバーライド信号を伴う電力状態コマンドに応答する場合に、前記ＰＨＹの電力状態制御レジスタの新しいセットを選択しないように動作可能である、
    請求項２のメモリコントローラ。
  5. 前記ＰＨＹの電力状態制御レジスタのセットの各々は、前記ＰＨＹに接続され、前記メモリコントローラに関連付けられたダイナミックランダムアクセスメモリ（ＤＲＡＭ）のサポートされた電力状態に対応する、
    請求項４のメモリコントローラ。
  6. 前記第２のクロックドメインにクロック信号を供給し、前記パワーコントローラに結合された位相ロックループ（ＰＬＬ）を備える、
    請求項１のメモリコントローラ。
  7. メモリコントローラにおいて電力状態コマンドを受信することと、メモリコントローラクロックドメイン及びメモリクロックドメインのうち少なくとも１つの動作周波数を変更することに応じて、メモリコントローラバスインターフェースをデータファブリッククロックドメインと再同期させ、物理レイヤインターフェース（ＰＨＹ）を前記メモリコントローラと再同期させることと、
    前記メモリコントローラを前記データファブリッククロックドメインの第１のクロック信号のみの周波数と再同期させる要求を受信し、これに応じて、前記ＰＨＹを前記メモリコントローラと再同期させることなく、前記データファブリッククロックドメインと前記メモリコントローラクロックドメインとの間のクロックインターフェース回路のタイミングパラメータのセットを変更し、メモリ又は前記メモリコントローラのタイミングパラメータのセットを変更することと、を含む、
    方法。
  8. 前記メモリコントローラを再同期させる要求は、電力状態オーバーライド信号と、後続の電力状態コマンドと、を含み、
    前記方法は、前記データファブリッククロックドメインの変更に関連付けられた後続の電力状態コマンドに応答する場合に、選択されたメモリコントローラクロックドメイン状態変更回路及びメモリクロックドメイン状態変更回路を無効化することを含む、
    請求項７の方法。
  9. 前の電力状態コマンドオーバーライド信号を伴わない電力状態コマンドに応答する場合に、前記メモリコントローラの動作パラメータを含む前記メモリコントローラの電力状態制御レジスタのいくつかのセットの中から電力状態制御レジスタの新しいセットを選択することと、
    前の電力状態コマンドオーバーライド信号を伴う電力状態コマンドに応答する場合に、電力状態制御レジスタの新しいセットを選択しないことと、を含む、
    請求項７の方法。
  10. 前の電力状態コマンドオーバーライド信号を伴わない電力状態コマンドに応答する場合に、前記ＰＨＹの動作パラメータを含む前記ＰＨＹの電力状態制御レジスタのいくつかのセットの中から前記ＰＨＹの電力状態制御レジスタの新しいセットを選択することと、
    前の電力状態コマンドオーバーライド信号を伴う電力状態コマンドに応答する場合に、前記ＰＨＹの電力状態制御レジスタの新しいセットを選択しないことと、を含む、
    請求項７の方法。
  11. 前記ＰＨＹの電力状態制御レジスタのセットの各々は、前記ＰＨＹに接続され、前記メモリコントローラに関連付けられたダイナミックランダムアクセスメモリ（ＤＲＡＭ）のサポートされた電力状態に対応する、
    請求項１０の方法。
  12. 前の電力状態コマンドオーバーライド信号を伴わない電力状態コマンドに応じて、前記メモリコントローラクロックドメインのクロック信号を供給する位相ロックループ（ＰＬＬ）を調整することを含む、
    請求項７の方法。
  13. システム管理ユニットコントローラにおいて、前記データファブリッククロックドメインがその動作周波数を変更すべきであることを決定し、その後、前記電力状態コマンドオーバーライド信号を前記メモリコントローラに送信して、前記データファブリッククロックドメインにその動作周波数を変更させ、前記後続の電力状態コマンドを前記メモリコントローラに送信することを含む、
    請求項７の方法。
  14. 前記後続の電力状態コマンドは、現在のメモリコントローラクロックドメイン動作周波数と、現在のメモリクロックドメイン動作周波数と、調整されたデータファブリッククロックドメイン動作周波数と、を示す電力状態データを含む、
    請求項１３の方法。
  15. データ処理システムであって、
    データファブリッククロックドメインで動作するデータファブリックと、
    ＤＲＡＭメモリに結合するためのメモリクロックドメインで動作する物理レイヤインターフェース（ＰＨＹ）を含むメモリチャネルと、
    前記データファブリックに結合するように適合された第１のインターフェース回路と、前記ＰＨＹに結合するように適合された第２のインターフェース回路と、を含むメモリチャネルコントローラであって、前記メモリチャネルコントローラは、タイミングパラメータのセットに従ってメモリチャネルクロックドメインにおいて動作し、前記第１のインターフェース回路は、前記データファブリッククロックドメインと前記メモリチャネルクロックドメインとの間の転送を適合させるためのクロックインターフェース回路を含む、メモリチャネルコントローラと、
    前記メモリチャネルコントローラに結合されたパワーコントローラであって、電力状態変更要求に応じて、メモリシステムのパラメータを変更するためのコマンドを前記第２のインターフェース回路に送信し、複数の電力状態のうち選択された電力状態に従って前記メモリチャネルコントローラのタイミングパラメータのセットを更新するパワーコントローラと、を備え、
    前記パワーコントローラは、前記メモリシステムのタイミングパラメータのセット又は前記選択された電力状態を変更することなく前記クロックインターフェース回路のタイミングパラメータのセットを変更するために、前記クロックインターフェース回路を前記データファブリッククロックドメインの第１のクロック信号のみの新しい周波数と同期させる要求に応答する、
    データ処理システム。
  16. 前記クロックインターフェース回路を前記データファブリッククロックドメインの第１のクロック信号のみの新しい周波数と同期させる要求は、電力状態オーバーライド信号と、後続の電力状態コマンドと、を含み、前記電力状態オーバーライド信号は、前記パワーコントローラに、前記データファブリッククロックドメインの変更に関連付けられた後続の電力状態コマンドに応答する場合に、選択されたメモリコントローラクロックドメイン状態変更回路及びメモリクロックドメイン状態変更回路を無効化させる、
    請求項１５のデータ処理システム。
  17. 前記パワーコントローラは、
    前の電力状態コマンドオーバーライド信号を伴わない電力状態コマンドに応答する場合に、前記メモリコントローラの動作パラメータを含む前記メモリコントローラの限られた数の電力状態制御レジスタのセットの中から電力状態制御レジスタの新しいセットを選択し、
    前の電力状態コマンドオーバーライド信号を伴う電力状態コマンドに応答する場合に、電力状態制御レジスタの新しいセットを選択しないように動作可能である、
    請求項１６のデータ処理システム。
  18. 前記パワーコントローラは、
    前の電力状態コマンドオーバーライド信号を伴わない電力状態コマンドに応答する場合に、前記ＰＨＹの動作パラメータを含む前記ＰＨＹの電力状態制御レジスタのセットの中から前記ＰＨＹの電力状態制御レジスタの新しいセットを選択し、
    前の電力状態コマンドオーバーライド信号を伴う電力状態コマンドに応答する場合に、前記ＰＨＹの電力状態制御レジスタの新しいセットを選択しないように動作可能である、
    請求項１６のデータ処理システム。
  19. 前記ＰＨＹの電力状態制御レジスタのセットの各々は、前記ＰＨＹに接続され、前記メモリコントローラに関連付けられたダイナミックランダムアクセスメモリ（ＤＲＡＭ）のサポートされた電力状態に対応する、
    請求項１８のデータ処理システム。
  20. 前記メモリコントローラクロックドメインにクロック信号を供給し、前記パワーコントローラに結合された位相ロックループ（ＰＬＬ）を備える、
    請求項１５のデータ処理システム。
  21. 前記データファブリックに結合され、前記電力状態コマンド及び前記電力状態コマンドオーバーライド信号を前記メモリコントローラに送信するように動作可能なシステム管理ユニットを備える、
    請求項１５のデータ処理システム。
  22. 前記システム管理ユニットは、前記データファブリッククロックドメインの動作周波数を制御するように動作可能である、
    請求項２１のデータ処理システム。
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