DE2749884A1 - Einrichtung zum automatischen neuformatieren von daten in einem dv-system - Google Patents

Description

Die vorliegende Erfindung betrifft eine Einrichtung nach dem Gattungsbegriff des Anspruches 1. Insbesondere bezieht sich die vorliegende Erfindung auf Datenverarbeitungsvorgänge, die die Informationsübertragung über eine gemeinsame Ein-/Ausgabe-Datenschiene oder über einen Nachrichtenaustauschkanal erfordern, wobei die Information von einem Datenverarbeitungssystem zu einem anderen übertragen wird.

Im Stand der Technik sind verschiedene Verfahren und Einrichtungen

bekannt, durch die eine Information von einem Computersystem zu einem anderen Computorsystem oder von einem Gerät in einem vorgegebenen Computer sy s tern zu einem andei~en Gerät in dem gleichen Computersystem über eine gemeinsame Ein/Ausgabe-Datenschiene übertragen wird. Die meisten bekannten Geräte erfordern bei der übertragung einer solchen Information das Tätigwerden der Zentraleinheit als zwischengeschaltete Einheit und sie stehen mit den anderen Einheiten über die Zentraleinheit im Nachrichtenaustausch. Fortgeschrittenere Einrichtungen für den Nachrichtenaustausch innerhalb eines Systemes oder zwischen Systemen sehen den direkten Nachrichtenaustausch einer Einheit mit der anderen Einheit vor, ohne daß die Zentraleinheit dazwischengeschaltet wäre. Ein solches System ist in der älteren US-Patentanmeldung mit der Seriennununer 591.964 vom 30. Juni 1975 dargestellt und beschrieben. Dieses System weist mehrere Geräte auf, die über eine gemeinsame Datenschiene miteinander verbunden sind, wobei eine bidirektionale Informationsübertragung zwischen den Geräten vorgesehen ist. Bei den Geräten handelt es sich um Datenprozessoren, eine oder mehrere Speichereinheiten, verschiedene Arten von peripheren Geräten, wie beispielsweise Magnetband-Speichereinrichtungen, Platten-Speichereinrichtungen, Kartenleser usw., die gemeinsam an die Datenschiene angeschlossen sind. Ein Datenverarbeitungssystem, das eine gemeinsame Datenschiene benutzt, ist ferner in der US-PS 3.815.099 dargestellt und beschrieben.

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Der Nachrichtenaustausch zwischen Computersysteraen ist in einem Buch " Communication Networks for Computers", von D.W. Dav.ies und D.L.A. Barbour beschrieben, das 1973 in dem Verlag von John Wiley and Sons, New York veröffentlicht wurde. Beim Nachrichtenaustausch zwischen Computersystemen untereinander oder zwischen Geräten ein und desselben Computersystems tritt ein Problem auf, wenn Worte unterschiedlicher Länge oder unterschiedlichen Formates von jedem System oder Gerät benutzt werden. Im Falle der vorliegenden Erfindung findet beispielsweise eine bidirektionale Informationsübertragung von einer NML-Steuerung (NML = new minillne) zu einer HNP-Datenschiene (HNP = Honeywell network processor) statt, wobei die NML-Steuerung eine Wortlänge von 16 Bit und die HNP-Datenschiene eine Wortlänge von 18 Bit verarbeitet. Ferner erfordert in vielen Fällen der HNP-Speicher, daß die darin gespeicherten Worte innerhalb 16 unabhängiger Bits rechtsbündig ausgerichtet sind, wobei sich die 16 Bits aus zwei Worten von 8 Bit und einem Α-Bit (das erste Bit von links) und einem B-Bit (das neunte Bit von links) zusammensetzen. Obgleich im vorliegenden Fall die beiden Worte eine Länge von 18 Bit und 16 Bit aufweisen, können die Worte typischerweise jede andere Länge besitzen, was zu dem gleichen Problem führt.

Ein anderes Problem ergibt sich bei der bidirektionalen Informationsübertragung, wenn eine Quelleneinheit eine Leseoperation anfordert, die in irgendeinem Speicher unter einer von der Quelleneinheit vorgegebenen Adresse auszuführen ist. Da viele Geräte an das gemeinsame Datenschienensystem angeschlossen sind, mu0 der Hauptspeicher Einrichtungen aufweisen, um die Quelleneinheit zu identifizieren und die Information an das richtige Gerät zurückzuleiten.

Es ist die Aufgabe der vorliegenden Erfindung, eine Einrichtung anzugeben, die eine verbesserte bidirektionale Informationsübertragung von einem Computersystern zu einem anderen oder zwischen den Geräten ein und desselben Computersystems gestattet und das Mittel zum automatischen Neuformatieren der Daten aufweist. Die Lösung dieser Aufgabe gelingt gemäß der in Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprachen entnehmbar^

Die Erfindung sieht eine. Einrichtung vor/ die eines vor acht verschiedenen Formaten auswählen kann. Diese Einrichtung umfaßt einen 8-Weg-Multiplexer, der auf Steuerbits anspricht, um eines von mehreren Formaten auszuwählen. Signale v/erden von logischen Schaltkreisen erzeugt, die ihrerseits von verschiedenen Signalen beaufschlagt werden, die den Status verschiedener die Information anfordernder oder empfangender Geräte anzeigen.

Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert. Es zeigen:

Fig. 1 ein allgemeines Blockdiagramm für eine Art der

Nachrichtenaustausch-Sammelschiene, wie sie bei. der vorliegenden Erfindung benutzt wird.

Fig. 1A und 1B das Format der Adreß-Sarrunelschiene und der Daten-SammelEchiene des Sammeischienensystems gemäß Fig. 1.

Fig. 2 ein allgemeines Blockdiagramm einer anderen Art von Sammelschiene, wie sie bei der vorliegenden Erfindung benutzt wird.

Fig. 2A bis 2D das Format verschiedener über das Sammelschienensystem gemäß Fig. 2 übertragener Informationen.

Fig. 3 ein allgemeines Blockdiagramm der erfindungsgemäßen Einrichtung.

Fig. 4 die Verdrahtung von Treiber/Ernpfängerpaaren zur Umwandlung des Formats gemäß Fig. 1B in das Format gemäß Fig. 2C.

Fig. 5 ein Taktdiagramm für den Betrieb der Sammelschiene gemäß der vorliegenden Erfindung.

Fig. 6A und 6B Logikschaltungen gemäß der vorliegenden Erfindung.

Fig. 7 ein Blockdiagramm zur Veranschaulichung der übertragung der Geräte-Adresseninfcrmation von der Daten-Sairanelschiene zu der Adressen-Saminelschiene.

Fig. 8A bis 8D das Format verschiedener Informationen während eines Lesezyklus gemäß der vorliegenden Erfindung.

Fig. 9 die Sammelschienen-Schnittstellenlogik einer typischen Gerätesteuerung, die an die Sammelschiene gemäß der vorliegenden Erfindung angeschlossen ist.

Fig. 10 die Sammelschienen-Schnittstellenlogik einer typischen Speichersteuerung, die an die Sammelschiene gemäß der vorliegenden Erfindung angeschlossen ist.

Fig. 11 ein Blockdiagramm zur Veranschaulichung der Schnittstellenlogik, die an das Sammelschienensystem gemäß der vorliegenden Erfindung angeschlossen ist.

Die Datenverarbeitungs-Sammelschiene gemäß der vorliegenden Erfindung bildet einen übertragungsweg zwischen zwei Einheiten eines vorgegebenen Systems. Fig. 1 veranschaulicht eine Art der Sammelschiene, wobei die Steuereinheiten an die gleiche Sammelschiene wie die Speicher und Prozessoren angeschlossen sind. Die Sammelschiene benutzt 24 Bits zur Adressierung und 16 Bits für die Daten. Die Art der Sammelschiene ist in näheren Einzelheiten in der zuvor erwähnten US-Patentanmeldung vom 30. Juni 1975 mit der Seriennummer 591.964 beschrieben.

Eine andere Sammelschiene ist in Fig. 2 dargestellt, wobei die GrundsammelBchiene in zwei Sammelechienen unterteilt ist; eine Ein/Ausgabe-Sammelschiene und eine System-Sammelschiene, die durch einen Ein/Auegabe-Multiplexer (ICM) voneinander getrennt sind. Bei dieser Art Sammelschienensystem bildet die E/A-Sammelschiene eine Schnittstelle für alle E/A-Steuerungen,während die System-Sammelschiene eine Schnittstelle für die Speicher und Prozessoren bildet. Das Wortformat des Sammelschienensystems gemäß Fig. 2 ist in den Fig. 2A bis 2D dargestellt, wobei Fig. 2A den Adreßteil der Sammelschiene und die Fig. 2B und 2D die Datenformate darstellen. Obgleich nur wenige an die E/A-Sammelschiene/Steuerungen dargestellt sind, können bis zu 46 Einheiten angeschlossen werden. Die Anzahl der E/A-Geräte«

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die en eine einzige E/A-Sammelschiene angescnlossen sind, kann jedoch größer als diese Anzahl sein, da viele Einheiten innerhalb der Anzahl von Einheiten verschiedene E/A-Geräte zur gleichen Zeit unterstützen. In gleicher Weise können, obwohl gemäß Fig. 2 nur zwei Speichereinrichtungen und ein Prozessor an die Samme1schiene angeschlossen sind, mehrere solcher Einrichtungen bis zum statthaften Maximum angeschlossen werden, wobei diese Einrichtungen Speicheruntergruppen wie beispielsweise Pufferspeicher, Seiten usw. aufweisen können.

Ein Hauptmerkmal dieser Arten von Sammelschiene^ besteht darin, daß die Datenübertragung direkt zwischen den Einheiton stattfinden kann, so beispielsweise zwischen dotr, NML-Spoicher 1 und der NML-Steuerung 3 oder zwischen der HNP-Steuerung 5 und dem HNP-Rpeicher 9, ohne daß hierbei eine Intervention der Zentraleinheit CPU erforderlich wäre. Bei dieser Art der Datenübertragung zwischen Geräten, die unterschiedliche Wortlangen oder unterschiedliche Formate verarbeiten wird die vorliegende Erfindung benutzt, um Worte von einem Format in ein anderes umzuwandeln, so daß das die Information verarbeitende Gerät das Wortforrnat benutzen kann.

Gemäß Fig. 1 weist ein typisches NML-Sammelschienensystem eine Mehrleitungs-Sammelschiene 100 auf, die an einen NML-Speicher 1 und einen NML-Speicher 2 angeschlossen ist. Ferner ist an die gleiche Sammelschiene eine typische NML-Steuerung für die Datenübertragung 3, eine NML-Steuerung 3a und ein NML-Prozessor 4 angeschlossen. Ferner können an die Sammelschiene beispielsweise eine Gleitkomma einheit und verschiedene Steuerungen angeschlossen sein, die ihrerseits andere periphere Geräte steuern, wie beispielsweise eine Aufzeichnungseinheit oder ein peripheres Bandgerät. Die NML-Steuerung 3 kann verwendet werden, um eine Datenübertragungssteuerung durch Modem-Geräte hervorzurufen.

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Gemäß Fig. 2 ist die HNP-Sammelschiene 2OO mit einigen typischen angeschlossenen Einheiten dargestellt. Die HNP-Samme1schiene 200 besteht aus der E/A-Sammelschiene 201 und der System-Sammelschiene 202. Wie zuvor erwähnt, sind an die E/A-Sammelschiene 201 die HNP-Steuerungen 5 und 5 und die NML-Steuerung 7 angeschlossen. An den Systemteil 201 der Sammelschiene 200 sind HNP-Speicher 8 und 9,sowie ein HNP-Prozessor 10 angeschlossen. Ferner können an die System-Sammelschiene 202 beispielsweise eine Gleitkommaeinheit und verschiedene periphere Geräte, wie beispielsweise Massenspeichergeräte, Bandspeichergeräte und Aufzeichnungsgeräte angeschlossen sein, was jedoch nicht dargestellt ist. Der Ein/Ausgabe-Multiplexer ICM-Il erzeugt den Weg für die Daten und die Steuerinformation zwischen den Komponenten, die an die HNP-Systemsammelschiene und die HNP-Ein/Ausgabesammelschiene 201 angeschlossen sind.

Der Multiplexer IOM-11 besteht aus vier Haupteinheiten: der Ein/ Ausgabe-Sammelschienenschnittstelle, der Systemsammelschienensclmittsteile, einer Dateneinspeisung und einem E/A-Prozessor. Da diese Einheiten jedoch für die Ausführung der vorliegenden Erfindung nicht erforderlich sind, ist in den Fig. 3, 6A und 6B nur der Teil des Multiplexers dargestellt, der für die Ausführung der Erfindung von Bedeutung ist.

Die HNP-Saramelschiene 200 gestattet irgendwelchen zwei Einheiten an dieser Sammelschiene einen Datenaustausch untereinander. Irgendeine Einheit, die einen Dialog wünscht, fordert einen Samrnelschienenzyklus (siehe Fig. 5) an, was weiter unten beschrieben wird. Wenn diesem Sammelschienenzyklus stattgegeben wird, so kann diese Einheit (die Quelleneinheit) irgendeine andere Einheit (die Bestimmungseinheit) der Sammelschiene adressieren. Die Informationsübertragung während dieses spezifischen Sammelschienenzyklus erfolgt nur in einer Richtung, die von der Quelle zum Ziel verläuft. Einige Arten des Nachrichtenaustauschs über die Sammelschiene erfordern eine Antwort (z.B. das Lesen eines Speichers). In diesem Fall zeigt das anfordernde Gerät an, daß eine Antwort gefordert wird und gibt sich selbst zu

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erkennen. Wenn die angeforderte Information verfügbar ist, so wird die ursprüngliche Zieleinheit für einen zusätzlichen Sairanelschienenzyklus zur Quelleneinheit und liefert die Information an die anfordernde Einheit. Hierdurch wird der Nachrichtenaustausch vervollständigt, der in diesem Fall zwei Sammelschienenzyklen beansprucht. Die zwischen den beiden Zyklen liegende Zeit kann für zusätzliche Systemübertragungen benutzt werden.

Eine Quelleneinhüit kann irgendeine andere Einheit an der Sammelschiene als eine Zieleinheit adressieren. Die Adresse einer jeden Einheit wird durch eine Kanalnummer identifiziert, mit Ausnahme bei Geräten vom Speichertyp_v die durch ihre Speicheradressen identifiziert werden. Jedem Gerät ist eine Kanalnummer zugeordnet. VoIlduplexgeräte ebenso wie Ralbduplexgeräte können zwei Kanalnummern benutzen ; einige HNP-Vcllduplexkanäle erfordern jedoch nur eine Nummer. Geräte, die nur einen Ausgang oder nur einen Eingang aufweisen, verwenden jeweils nur eine Kanalnummer. Die Kanalnummern sind normalerweise veränderlich und es können dementsprechend ein oder mehrere hexadezimale Drehschalter benutzt werden, um die Geräteadresse anzuzeigen bzw. einzustellen. Wenn daher ein System aufgebaut wird, so kann die. dem speziellen Gerät zugeordnete Kanalnummer in geeigneter Weise vorgegeben weiden. Geräte mit Mehrfach-Ein/Ausgabe-Anschlüssen erfordern im allgemeinen einen Block aufeinanderfolgender Kanalnummern. So kann beispielsweise ein Gerät mit vier Anschlüssen Drehschalter benutzen, um die oberen sieben Bits einer Kanalnummer zuzuordnen und die unteren drei Bits zu verwenden, um die Anschlußnummer zwecks Unterscheidung von Eingängen und Ausgängen zu definieren. Eine Quelleneinheit, die im vorliegenden Fall manchmal als Haupteinheit bezeichnet wird adressiert eine Zieleinheit, die im vorliegenden Fall manchmal als Nebeneinheit bezeichnet wird, durch Aufschaltung einer Zieladresse auf die Adreßleitungen der Adressen-Sammelschiene. Es gibt 24 Adreßleitungen, die in Abhängigkeit von dem Zustand einer zugeordneten Steuerleitung, die als Speicherbezugsleitung BSMREF- bezeichnet ist, zwei Interpretationen ermöglicht. Wenn eine Haupteinheit eine Nebeneinheit adressiert und diese Nebeneinheit ein Speicher ist, so wird das Format

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gemäß Fig. 2A benutzt. Dies wird durch ein hohes Potential für das Speicherbezugsignal BSMREF angezeigt. Wenn jedoch die Haupteinheit eine Nebeneinheit adressiert und diese Nebeneinheit kein Speicher ist, so weist das Speicherbezugssignal BSMREF den niedrigen Pegel auf und es wird das Format gemäß Fig. 8C verwendet.

Wenn eine Haupteinheit eine Antwort von einer Nebeneinheit anfordert wie beispielsweise bei einer Leseoperation, so zeigt sie dies der Nebeneinheit durch ein Steuerbitsignal an, das als Antworterfordernissignal BSRSVP+ bezeichnet ist. Die Haupteinheit teilt zusätzlich ihre eigene Identität der Nebeneiriheit mit, indem sie ihre Kanalnummer abgibt, die im allgemeinen 10 Bits auf der Daten-Sammelschiene zusammen mit der Adresse auf der Adressen-Datenschiene umfaßt. Eine zusätzliche Steuerinformation wird ferner mit den 6 Bits niedrigster Ordnung auf die Daten-Sammelschiene gegeben. Wenn daher von einer Haupteinheit eine Antwort von einer Nebeneinheit angefordert wird, so wird die Adresse auf die Adreß-Samme!schiene gegeben, wobei diese das Format gemäß Fig. 2A oder gemäß Fig. 8C aufweist, was von dem Typ der Zieleinheit abhängt. Im Falle eine Speichers erfolgt die Adressierung durch das Format gemäß Fig. 2A und bei anderen Geratetypen gemäß dem Format gemäß Fig. 8C. Wenn darüberhinaus von der adressierten Nebeneinheit eine Antwort gefordert wird, so gibt die Haupteinheit zusätzlich ihre eigene Adresse aus, z.B. die Kanalnummer auf den ersten hochwertigen 10 Bits der Daten-Sammelschiene und sie liefert ferner die Steuerinformation auf den 6 niedrigrangigen Bits der Adressen-Sammelschiene. Diese letztgenannte Operation läuft in zwei Sammelschienenzyklen ab.

Gemäß den Fig. 2Ά bis 2D sind einige typische Adressen- und Datenformate des HNP-Sammelschienensystems 200 dargestellt. Die ersten 5 Bits des Adressenformates gemäß Fig. 2A umfassen die Bits P, I, S, F und RFU. Das einzige für die Ausübung der Erfindung erforderliche Bit stellt das Bit F dar, das als Formatbit bezeichnet wird.

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Dieses Bit wird nachstehend in näheren Einzelheiten beschrieben. Die Bits 5 bis 23 werden benutzt, um einen Speicherplatz zu adressieren. Fig, 2B stellt die Art und Weise dar, in der Daten auf der Daten-Sammelschiene des HNP-Sammelschienensystems formatiert werden. Es ist zuvor gezeigt worden, daß das Datenformat der Daten-Sammelschiene des NML-Sammelschienensystems gemäß Fig. 1 das Format gemäß Fig. 1B besitzt. Dieses Format weist zwei aufeinanderfolgende Bytes auf, wobei jedes Byte aus 8 Bit besteht. Das Format gemäß Fig. 2B besitzt andererseits 18 Bits mit. einem Bit Λ an höchster Stelle und einem Bit B zwischen den Bits 7 und 8 sowie mit zv/ei Bytes von 8 Bit, bestehend aus den Bits 0 bis 7 und den Bits 8-15. Das Format gemäß Fig. 2C wird benutzt, wenn Daten von der NML-Sammeliichiene, die das Format gemäß Fig. 13 besitzen, als Daten auf der HNP-Sammelschiene benutzt v;erden sollen.Da die HNP-Sammelschiene das Datenformat gemäß Fig. 2B besitzt, welches 18 Bits umfaßt, müssen die Daten der NML-Sainmelschiene mit einem Format gemäß Fig. 1B neu ausgerichtet werden, so daß sie ein Format gemäß Fig. 2D besitzen. Dieses Format besitzt ein Bit mit dem Wert 0 an der höchstrangigsten Stelle und ebenfalls ein anderes Bit mit dem Wert 0 zwischen den Bits 7 und 8. Dementsprechend besetzen! die Bits 0-7 gemäß Fig. 1B die Bits 0-7 gemäß Fig. 2C und die Bits 8-15 gemäß Fig. 1B besetzen die Bitpositionen 8-15 gemäß Fig. 2C. Diese Umwandlung wird in einfacher Weise mit der Einrichtung gemäß Fig. 4 verwirklicht. In Fig. 4 sind Verbindungen für einen Treiber/Empfänger A und einen Treiber/Empfänger B dargestellt. Der Treiber/Empfänger A weist Anschlüsse für die Bits in Übereinstimmung mit dem Format gemäß Fig. 2C auf/ während der Treiber/Empfänger B Anschlüsse in Übereinstimmung mit dem Format gemäß Fig. 1B besitzt. Es wird gezeigt, daß die Bits A und B des Treiber/Empfängers A an einen Anschluß X des Treiber/Empfängers B angeschlossen sind. Die Bezeichnung X zeigt an, daß diese Position immer den Wert 0 besitzt. Mit dieser einfachen Verbindung können daher Formate gemäß Fig. 1B in Formate gemäß Fig. 2C und umgekehrt umgewandelt werden.

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In Fig. 2D ist noch ein weiteres Wortformat dargestellt, das von der HNP-Sammelschiene 2OO benutzt wird, wenn bestimmte Arten von Information in die an die Sammelschiene angeschlossene Speichereinheit eingespeichert werden. In diesem Format besetzen die Bits A und B die beiden hochstrangigen Bitpositionen und die beiden Bytes mit jeweils 8 Bit werden aufeinanderfolgend in den verbleibenden Bitpositionen gespeichert.

Wie zuvor erwähnt, v/erden die Formate gemäß den Fiy. 8A-8D benutzt, wenn eine Haupteinheit eine Nebeneinheit adressiert und eine Antwort erwartet. Hierbei veranschaulichen die Fig. 8A und 8C die Formate der Adressen-Sammelschiene, wenn die Kaupteinheit ein Gerät vom Spaichertyp bzw. ein anderes Gerät adressiert. Fig. 8B stellt das Format der Daten-Samiuelschiene dar, wenn eine solche Haupteinheit eine Nebeneinheit adressiert und eine Antwort erwartet und somit ihre eigene Adresse (z.B. die Kanalnummer) auf der Daten-Sammelschiene ausgibt. Gemäß Fig. 8A können die Bits 0 bis 23 zur Adressierung eines bestimmten Wortes im Speicher benutzt werden. Ein hiervon abweichendes Format ist in Fig. 2A dargestellt, wo ein kleinerer Speicher adressiert wird und die höherrangigen Bits als Steuerinformation benutzt werden. Gemäß Fig. 8C können die ersten 8 Bits für verschiedene Zwecke benutzt werden. Die Bits 8 bis 17 bilden die Kanalnummer der zu adressierenden Nebeneinheit, während die Bits bis 23 Steuerbits darstellen. Das einzige für die Ausführung der vorliegenden Erfindung wesentliche Steuerbit stellt das Bit F in der Bitposition 21 dar, worauf nachstehend näher eingegangen sei. Gemäß Fig. 8D ist ein Datenformat eines HNP-Speichers dargestellt und umfaßt die Bits A und B in den höchstrangigen Bitpositionen sowie zwei Bytes mit 8 Bit in den unteren Bitpositionen. Die Formate gemäß den Fig. 8D und 2D entsprechen sich; das Format gemäß Fig. 8D wurde jedoch in dieser zweiten Gruppierung noch einmal aufgeführt, da hierdurch die Erläuterung eines später noch zu diskutierenden Lesezyklus erleichtert wird.

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Gemäß Fig. 3 ist ein allgemeines Blockdiagramm der Erfindung dargestollt. Der Ein/Ausgabe-Multiplcxcr IOM-300 weist die Logikschaltkreise gemäß den Fig. 6A-6B auf. Die Logikschaltkreise gemäß den Fig. 6A und 6D sprechen auf die dargestellten Signals an und erzeugen Auswahlcodes für die Auswahl irgendeines der Formate gemäß dem Block 301. Die in der vorliegenden Erfindung interessierenden Formate sind folgende: (a) MMDI (0-17) 302; (b) MMDI (2-9) (10-17)303; (c) BIDI (0-17) 304; (d) BIDI (1-8) (10-17) 305; und (e) BIDI (0-11), BIAI (0-4) 303. Diese Formate werden ausgewählt, wenn der geeignete Auswählcode an den Multiplexer 3OO angelegt wird. Der Multiplexer 300 ist im Handel erhältlich und wird von der Firma Texas Instruments Inc. unter der Typ-Nr. 74 3151TI hergestellt und vertrieben. Da die NML-Sammelschiere ein 18--Bi t-System darstellt, sind 18 solche Multiplexer erforderlich. Es sei jedoch vermerkt, daß das Grundprinzip auf jede beliebige Anzahl von Bits anwendbar ist und daß dementsprechend eine geringere oder größere Anzahl von Multiplexern verwendet worden kann-, Der Auswahlcode wird durch die Einrichtung gemäß den Fig. 6A und 6B erzeugt. Gemäß den Fig. 6A und 6B sind NAND-Gatter 26, 27 und 16 angeordnet, die die Signale ISLRDO + 00, ISLRDI + 00 und ISLRD2 + entsprechend erzeugen. Diese Signale bilden den Auswahlcode, der an der rechten Seite des Blockes 300 gemäß Fig. 3 dargestellt ist. Um beispielsweise BIDI (1-8, 10-17) 305 auswählen zu können, muß der Code 011 erzeugt werden. Dies bedeutet, daß das Signal ISLRDO + CO den Wert "0" aufweisen muß, während das Signal ISLRDl + 00 und das Signal ISLRD2 + 00 den Wert "1" aufweisen muß. Gemäß den Fig. 6A und 6B muß somit das NAND-Gatter 26 ein "0"-Signal und die NAND-Gatter 27 und 16 müssen ein "1"-Signal erzeugen. Damit das NAND-Gatter 26 den Binärwert "0" ausgibt, müssen beide Eingangssignale dieses Gatters ISLRDO + OA und ISLRDO + OB den Binärwert "1" besitzen. Das Signal ISLRDO + OA ist jenes Signal, welches das Weiterreichen der Daten der E/A-Sammelschiene zu der System-Datensammelschiene (wenn es den Wert "1" besitzt) steuert; bzw. welches die Kanalnummer und das Format-Steuerbit der Daten-Sammelschiene (wenn es den Wert "0" besitzt) weiterreicht. Das Signal ISLRDO + OB stellt jenes Signal dar, das nur durch den nichtdargestellton IOM-Prozessor

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benutzt wird, wenn dieser lesend oder schreibend mit der externen System-Sammelschiene zusammenarbeitet. Damit das Signal ISLRDO + OB den Binärwert "1" aufweist, muß wenigstens ein Eingangssignal des NAND-Gatters 31 den Binärwert "0" aufweisen, beispielsweise das Signal IOPCYC + 00 oder das Signal RSLR18 + 00. Das Signal IOPCYC + 00 besitzt den Binärwert "1", wenn der nicht dargestellte Prozessor des Multiplexers IOM-300 nicht auf die externe System-Sammelschiene Zugriff nimmt; dagegen weist dieses Signal im Falle des Zugriffs auf die externe System-Sammelschiene den Binärwert "1" auf. In gleicher Weise wird das Signal RSLR18 + 00 benutzt, um anzuzeigen, daß der Prozessor des Multiplexers IOM-300 Zugriff zu einer Sammelschiene besitzt, falls dieses Signal den hohen Pegel aufweist.

Zusätzlich zu dem Signal ISLRDO+OB muß das Signal ISLRDO+OA den Binärwert "1" besitzen, damit das NAND-Gatter 26 am Ausgang das Signal ISLRDO+00 mit niedrigem Pegel ausgibt. Das Signal ISLRDO+OA besitzt den hohen Pegel, wenn beide Eingangssignale des NOR-Gatters 28 den niedrigen Pegel aufweisen. Beide Eingangssignale des NOR-Gatters 28 besitzen den niedrigen Pegel, wenn die Ausgangssignale der UND-Gatter 29 und 30 entsprechend den niedrigen Pegel aufweisen. Die Ausgangssignale der UND-Gatter 29 und 30 weisen den niedrigen PegeJ auf, wenn wenigstens eines der Eingangssignale jedes dieser UND-Gatter 29 und 30 den niedrigen Pegel besitzt. Dementsprechend muß das Eingangssignal IOMCYC+00 oder das Eingangssignal BMREFD-IO des UND-Gatters 29 den niedrigen Pegel aufweisen, bzw. es müssen beide Signale den niedrigen Pegel aufweisen, damit das UND-Gatter 29 am Ausgang ein Signal mit niedrigem Pegel abgibt. In gleicher Weise muß das Eingangssignal IOMCYC+00 oder das Eingangssignal BIACOL-IO des UND-Gatters 30 den niedrigen Pegel aufweisen bzw. es müssen beide den niedrigen Pegel aufweisen, damit das UND-Gatter 30 ein Ausgangssignal mit niedrigem Pegel abgibt. Das Signal IOMCYC+00 besitzt den niedrigen Pegel, wenn eine übertragung von der E/A-Sammelschiene 201 zu der System-Sanunelschiene 202 nicht stattfindet. Das Signal BMREFD-IO besitzt den niedrigen Pegel, wenn eine direkte Speicherbezugnahme von der E/A-Sammelschiene 201 zu irgendeinem Speichermodul 8 oder 9 an der System-Sammelschiene 202 nicht statt-

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findet. In gleicher Weise wird das Signal IOMCYOO+00 am UND-Gatter 30 den niedrigen Pegel aufweisen und das Signal BIACOl-IO wird den hohen Pegel aufweisen, wenn von der System-Sammelschiene kein Antwortzyklus gefordert wird. Bei Erfüllung dieser Bedingungen wird ein Äusgangssignal mit niedrigem Pegel von dem NAND-Gatter 26 erzeugt. Dieses Signal repräsentiert das höchstrangige Bit des Auswahlcodes, welches in vorliegendem Beispiel den Binärwert "0" besitzt. Das nächsthöhere Bit des Auswahlcodes wird am Ausgang des NAND-Gatters 27 in Form des Signales ISLRDl+OO erzeugt. Im vorliegenden Beispiel ist es erforderlich, daß dieses Signal den hohen Pegel besitzt. Dieses Signal besitzt den hohen Pegel, wenn eines oder beide Signale ISLRDI+OA oder IOMCYC-00 des NAND-Gatters 27 den niedrigen Pegel besitzt. Das Signal ISLRDI+OA besitzt den niedrigen Pegel, wenn der Prozessor des Multiplexers IOM-300 lesend mit der E/A-Sammelschiene 201 zusammenarbeitet. Das Signal IOMCYC+00 befindet sich auf niedrigem Pegel, wenn keine übertragung von der E/A-Sammelschiene 201 zu der System-Sammelschiene 202 stattfindet; und es besitzt andererseits den hohen Pegel, wenii'f solche übertragung stattfindet. Ein Eingangssignal des NAND-Gatters 27 besitzt den niedrigen Pegel, wenn das Ausgangssignal des NAND-Gatters 32 ebenfalls den niedrigen Pegel besitzt, wobei dies der Fall ist, wenn irgendeines der Eingangssignale oder beide Eingangssignal des NAND-Gatters 32 den hohen Pegel besitzen. Das Eingangssignal IOPCYC+00. des NAND-Gatters 32 weist den hohen Pegel auf, wenn der Prozessor des Multiplexers Zugriff zu einer externen E/A- bzw. System-Sammelschiene besitzt; umgekehrt weist dieses 6ignal den niedrigen Pegel auf, wenn dieser Zugriff nicht vorliegt. Das Signal RSLR19+00 besitzt den hohen Pegel, wenn der Prozessor des Multiplexers Zugriff auf die E/A-Sammelschiene nimmt; umgekehrt besitzt dieses Signal den niedrigen Pegel, wenn der Prozessor auf die System-Sammelschiene Zugriff nimmt. Aus Vorstehendem wird ersichtlich, wie das in der Rangordnung folgende Bit des Auswahlcodes erzeugt wird. Um schließlich das Bit des Auswahlcodes mit dem niedrigsten Rang zu erzeugen, muß das NAND-Gatter 16 am Ausgang den

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hohen Pegel ausgeben, da in diesem speziellen Beispiel das Element 305 ausgewählt wird, dem der Auswahlcode 011 zugeordnet ist. Das Ausgangssignal ISLRD2+00 des NAND-Gatters 16 besitzt den hohen Pegel, wenn ein oder beide Eingangssignale den niedrigen Pegel besitzen. Dementsprechend muß wenigstens eines der Ausgangssignale der NOR-Gatter 17 und 18 den niedrigen Pegel aufweisen. Das Ausgangssignal ISLRD2-0A des NOR-Gatters 17 besitzt den niedrigen Pegel, wenn ein Eingangssignal oder beide Eingangssignale den hohen Pegel besitzen. Eingangssignale mit hohem Pegel worden an das NOR-Gatter 17 angelegt, wenn die UND-Gatter 19 und 20 Signale mit hohem Pegel ausgeben. Ein Ausgangssignal mit hohem Pegel ergibt sich am UND-Gatter 19, wenn beide Eingangssignale den hohen Pegel aufweisen. In gleicher Weise ergibt sich ein Ausgangssignal mit hohem Pegel am UND-Gatter 20, wenn dessen beide Eingangssignale den hohen Pegel besitzen. Das Signal IOPCYC+00 weist den hohen Pegel auf, wenn der Prozessor des Multiplexers IOM-300 Zugriff zu einem externen E/A- oder System-Sammelschienenregister (nicht dargestellt) nimmt. Das Signal RSLR2O+OO besitzt den hohen Pegel, wenn der IOM-Prozessor lesend mit den externen E/A- bzw. System-Sammelschienen-Registern zusammenarbeitet. In gleicher Weise besitzt das Eingangssignal BMWRTD+10 den hohen Pegel, wenn eine direkte Speicher-Schreiboperation von der E/A-Sammelschiene 201 zu dem Speicher an der System-Sammelschiene 202 stattfindet. Dieses Signal mit hohem Pegel wird am Ausgang des UND-Gatters 23 erzeugt, wenn alle Eingangssignale des UND-Gatters 23 den hohen Pegel besitzen. Das Eingangssignal IOMCYC+OO besitzt den hohen Pegel, wenn eine übertragung von der E/A-Sammelschiene 201 zu der System-Sammelschiene 202 stattfindet. Das Eingangssignal BMREFD+OO besitzt den hohen Pegel, wenn eine Informationsübertragung von der E/A-Sammelschiene 201 zu irgendeinem Speicher 8, 9 an der System-Sammelschiene 202 stattfindet. Das Eingangssignal BIACOl+00 besitzt den hohen Pegel, wenn ein Antwortzyklus nicht angefordert wird (z.B. Speicher-Schreiboperation durch die E/A-Sammelschiene). Wenn diese Bedingungen erfüllt sind, so wird ein Signal ISLRD2+OO mit hohem Pegel erzeugt und dieses Signal bildet das niedrigrangigste Bit innerhalb der 3 Bit des Auswahlcodes.

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Ein Ausgangssignal ISLRD2+00 mit hohem Pegel am NAND-Gatter 16 kann in gleicher Weise unter Zugrundelegung der gleichen Überlegungen durch einen Schaltweg gebildet werden, der durch die UND-Gatter 25, 21 und 22 und das NOR-Gatter 15 gebildet wird. In der nachstehenden Tabelle I sind die verschiedenen durch die Schaltung gemäß den Fig. 6A und 6B verwendeten Signale und ihre Funktion dargestellt. Aufgrund dieser Angaben ist jeder Fachmann in der Lage, eine Schaltung zu realisieren/ die die Auswahlcodesignale zur Auswahl eines vorbestimmten geforderten Formats erzeugt.

Tabelle I

Signalname

Ursprung des Signales

Bestimmung des
Signales

Funktion des Signales

IOMCYC+OO

E/A-Sammelschienenschnittsteile

Interne Sammelschiene

BMREFD+OO

B1AC01+00 E/A-Sammelschiene System-Sanunelschiene

Hoher Pegel, wenn eine Informationsüber tragung von der E/A-Sammelschiene zu der System-Sanunelschiene stattfindet.

Hoher Pegel, wenn Information von einer E/A-Sammelschiene zu einem Speichermodul an der System-Sammeischiene übertragen wird.

Hohes Potential, wenn ein Antwort zyklus von der System-Sanunelschiene nicht angefordert wird.

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Signalname

Ursprung des Signales Bestimmung des
Slgnales

FurAtion des Signales

IOPCYC+OO IOM-Prozessor Interne Sammelschiene

RSLRl8+00 RSLR19+OO

RSLR20+00 BMWRTD+10

E/A-Sammelschie- Interne Sammelschiene nenschnittstelle

Hohes Potential, wenn ein IOM-Prozessor auf eine externe E/A-- oder System-Saramelschiene zugreift.

Eine Leseoperation hinsichtlich des Speicherbits 18 wird nur benutzt, wenn der IOM-Prozessor auf. eine Sammelschiene Zugriff nimmt.

Eine Leseoperation hinsichtlich des Speicherbits 19 wird nur benutzt, wenn der IOM-Prozessor auf eine Sammelschiene Zugriff nimmt.

Eine Leseoperation hinsichtlich des Speicherbits 20 wird nur benutzt, wenn der IOM-Prozessor auf eine Sammelschiene Zugriff nimmt.

Direkte Speicher-Schreiboperation von der E/A-Samme1schiene zu der System-Sammeischiene.

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Signalname

Ursprung des Signales

Bestimmung dei; Signales

des

BIAI03+00

E/A-Sammelschiene

System-Sammeischiene

MMAI21+00

System-Sammel- E/A-Sammelschiene schiene

SYSCYC+00

ISLRDO+OA

ISLRDO+OB ISLRDl+OA

System-Samme1- Interne Sammel· schienenschnitt- schiene stelle

E/A-Sammelschienenschnittsteile

IOM-Prozessor

Signales

Das Formatbit auf der E/A-Sammelschiene , welches anzeigt, daß eine Neuformatierung stattfindet/ wenn es folgenden Wert besitzt:
= 1 mit dem Schreibauswahlblock 305 (Fig.3)

= 0 mit dem Schreibauswahlblock 304 (Fig.3),

= X mit dem Leseauswahlblock 3O9 (Fig. 3).

Formatbit vom Speicher auf BSSHBC, wenn:

= 1 und SHBC-Code den Block 303 auswählt.

= 0 und SHBC-Code den Block 302 auswählt.

übertragung von der Syetem-Saramelschiene zu der E/A-Sammelschiene.

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SignaIname Ursprung des Bestimmung des Signals Signales

Funktion des Siqnales

ISLRDl+OO Interne Sammel- " schiene

ISLRDl+OO

Interne Sammelschiene

Interne Sammelschiene

ISLRD2+OO

Signal für das höchstrangige Bit des Auswahlcodes .

Signal für das mittlere Bit des Auswahlcodes .

Signal für das Bit. niedrigster Ordnung des Auswahlcodes.

Aus Vorstehendem ist ersichtlich, daß die Anforderung von Daten von einer anderen Einheit oder für die übertragung von Daten usw. durch die Ausgabe vorbestimmter Signale erfolgt. Kombinationen dieser Signale erzeugen automatisch einen Code, der zur automatischen Auswahl des geeigneten Formates für die spezielle auszuführende bzw. angeforderte Operation verwendet wird. Die Daten kommen von der E/A-Samme1schiene 12 zusammen mit Signalen BIDI an, während die Daten von der System-Sammelschiene 13 zusammen mit Signalen MMDI ankommen. Normalerweise umfassen Übertragungsoperationen die Informationsübertragung von der E/A-Datensammelschiene 12 zu der System-Sänunelschiene 15, wobei der Multiplexer 300 gemäß Fig. 3 diagonal durchlaufen wird. Während dieses diagonalen Durchlaufs kann irgendeine der verschiedenen Konfigurationen der Multiplexerblöcke 301 des E/A-MuItiplexers IOM-300 ausgewählt werden. In Fig. 3 ist ebenfalls eine interne IRDS-Sammelschiene dargestellt,die einen Teil des Multiplexers I0M-30O bildet und eine Schnittstelle zwischen den Multiplexerblöcken 301 und der E/A-Sammelschiene 14 und der System-Sammelschiene 15 vorgibt. Eine übertragung von der E/A-Sammelschiene 12 zu der System-Sammelschiene 15 schließt daher in ihrem übertragungsweg den Multiplexer IOM-300, die Multiplexerblöcke 301 und die IRDS-Sammelschiene ein. Eine Information kann ebenfalls von der System-Sammelschiene 13, die zusammen mit dem Signal MMDI dem Multiplexer I0M-3C0 zugeführt wird, zu der E/A-Sammelschiene 14 erfolgen, die die Information des Multiplexers IOM in Form des Signales

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BIDO aufnimmt. Hierbei wird wirderum die interne Sammelschiene IRDS in dem Übertragungsweg benutzt. Im Falle der vorliegenden Erfindung kann jedoch die IRDS-Sammelschiene als ein passives Zwischenübertragungsglied angesehen werden und benötigt keine weitere Beachtung.

Anhand von Fig. 5 sei nunmehr in näheren Einzelheiten das Zeittaktdiagramm des HNP-Sammelschienensystems erläutert. In jedem Sammelschienenzyklus gibt es drei identifizierbare Teile; diese sind insbesondere: die Periode 7A bis 7C, während welcher das anfordernde Gerät mit der höchsten Priorität Zugriff auf die Sammelschiene gewinnt, die Periode IC bis 7E, während welcher die Haupteinheit eine Nebeneinheit aufruft, und die Periode 7E bis 7G, während welcher die Nebenheit anfordert. Wenn die Sammelschiene untätig ist, so weist das Sammelschienen-Anforderungssignal BSREQT- den Binärwert "1" auf. Die zum Zeitpunkt 7A negativ verlaufende Flanke des Sammelschienen-Anforderungssignals startet einen Prioritatsausführungszyklus. Es wird eine asynchrone Verzögerung innerhalb des Cystems für die Prioritätsausführung bis zum Zeitpunkt 7B vorgegeben, in der ein Hauptbenutzer der Sammelschiene ausgewählt werden kann. Das nächste Signal auf der Sammelschiene ist das Signal BSDCNN-, das den Datenzyklus einleitet. Der Übergang des Signales BSDCNN- auf den Binärwert "0" zum Zeitpunkt 7C zeigt an, daß einer Haupteinheit die Benutzung der Sammelschiene gestattet worden ist. Die zweite Phase der Sammelschienenoperation zeigt somit an, daß die Haupteinheit ausgewählt worden ist und nunmehr in der Lage ist, Information auf den Daten-, Adreß- und Steuerleitungen der Sammelschiene 200 zu einer von der Haupteinheit ausgewählten Nebeneinheit zu übertragen.

Die Nebeneinheit löst die dritte Phase der Sammelschienenoperation aus, die mit der negativ verlaufenden Flanke des Austastsignales BSDCND- beginnt. Das Austastsignal ist beispielsweise um 60ns gegenüber der negativ₍verlaufenden Flanke des Signales BSDCNN- über eine nicht dargestellte Verzögerungsleitung verzögert. Beim Auftritt

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negativ verlaufenden Flanke des Signales BSDCNN- zum Zeitpunkt 7D kann die Nebeneinheit nunmehr prüfen, ob ihre Adresse vorliegt und sie kann, für den Fall, daß sie aufgerufen ist, mit dem Entscheidungsprozeß beginnen, um die angeforderte Antwort zu erzeugen. Typischerweise wird hierbei ein Bestätigungssignal BSACKR- von der Nebeneinheit erzeugt und in nicht-typischen Fällen wird ein Signal BSNAKR- bzw. BSWAIT- oder im Falle einer nicht existierenden Nebeneinheit überhaupt keine Antwort erzeugt. Beim Empfang der negativ verlaufenden Flanke des Bestätigungssignales im Zeitpunkt 7E durch die Haupteinheit schaltet das Signal BSDCNN- der Haupteinheit auf den Binärwert ^M1" zum Zeitpunkt 7F um. Das Austastsignal kehrt auf den Binärwert ^M1" im Zeitpunkt 7G zurück, wobei dieser Zeitpunkt gegenüber dem Zeitpunkt 7F mittels einer nicht dargestellten Verzögerungsleitung verzögert wird. Somit sind in der dritten Phase der Sammelschienenoperation die Daten und die Adresse auf der Sammelschiene durch die Nebeneinheit gespeichert und der Datenschienenzyklus wird abgeschaltet. Durch das Ende des Zyklus, z.B. wenn das Signal BSDCNN- den Binärwert ⁿ1"einnimmt, wird dynamisch eine andere Prioritätsaueführung freigegeben. Ein Sammelschiene!!- Anforderungesignal kann zu diesem Zeitpunkt erzeugt werden, und für den Fall, daß ein solches nicht empfangen wird, bedeutet dies, daß die Sammelschiene in den untätigen Zustand zurückkehrt: und demgemäß das Signal BSREQT- den Binärwert "1" einnimmt. Wenn das Sammelschienen-Anforderungseignal tu diesen Seitpunkt vorliegt und somit den Binärwert "0" aufweist» so wird nach einen weiteren negativen Flankenverlauf des Signales BSDCNN- eine weitere asynchrone Prioritätsauswahl ausgelöst, was durch die gestrichelten Linien zum Zeitpunkt 71 angeseigt ist. Bi sei darauf verwiesen, daß diese Prioritätsauswahl keine Triggerung durch die positiv verlaufende Flanke des BestMtigungssignales sun Zeitpunkt 7H erfordert, sondern bereits zum Zeitpunkt 7F nach den Obergang der Sammelschiene in den untätigen Zustand getriggert werden kann» wenn danach eine Einheit einei SammelschienenzykluB anfordert. Diese Betriebsweise wiederholt sich asynchron. Die Information,die durch diesen Sammelschienenzyklus übertragen wird, kann 51 Signale umfassen, die wie folgt unterteilbar sind:

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274Ü88A

a) 24 Adreßbits

b) 16 Datenbits;

c) 6 Steuerbits;

d) 5 Integritätsbits

Einige Arten der Datenübertragung, wie beispielsweise ein Lesezyklus, erfordern, daß eine Antwort von dem Zielgerät zurück zu dem Quellengerät erfolgt. Dementsprechend sind zwei Sammelschienenzyklen für diese Art der Datenübertragung erforderlich.. Ein Problem ergibt eich jedoch, wenn Daten mit einem Formattyp hinsichtlich einer Quelleneinheit zu einer Zieleinheit zu übertragen sind, die einen anderen Formattyp benutzt. Die Daten der NML-Steuerung 3a, die das Format der Figur 3.B besitzen, werden rm Falle der Annahme durch die NML-Steuerung 7 in das in Fig. 2C dargestellte Datenformat umgewandelt. Wenn eine Schreiboperation von der NML-Steuerung 7 des HNP-Speichers 8 angefordert wird, so muß das Datenformat gemäß Fig. 2C in vielen Fällen in das Format gemäß Fig. 2D umgewandelt werden. Dies geschieht durch die erfindungsgemäße Einrichtung, wie sie zuvor anhand der Fig. 3, GA und 6B beschrieben wurde. Ein zusätzliches Problem ergibt sich, wenn beispielsweise die HNP-Steuerung 5 einen Lesezyklus hinsichtlich des HNP-Speichers 8 anfordert, da während des Anforderungszyklus eine Rückkehradresse von der Quelleneinheit, das heißt von der HNP-Steuerung 5 erzeugt werden muß, um die ausgelesene Information aus der Zieleinheit, d.h. dem HNP-Speicher 8, zurückzuempfangen.

Gemäß den Fig. 7 und 8A-8D erzeugt eine Quelleneinheit, die auf der E/A-Sammelschiene 201 das Auslesen eines Speichers anfordert, eine Speicheradresse auf der Adressen-Sammelschiene 701. Diese Speicheradresse besitzt das Format gemäß den Fig. 8A bzw. 2A, wobei das Format von der Größe des Speichers abhängt. Zu dem gleichen Zeitpunkt gibt die anfordernde Quelleneinheit auf der E/A-Sammelschiene 201 gemäß Fig. 2 ihre Adresse, z.B. die Kanalnummer und einige Steuerbits auf der Daten-Sammelschiene 702 aus. Die Information besitzt das in Fig. 8B dargestellte Format. Die Speicher-

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adresse der Adressen-Sammelschiene 701 wird im Speicher-Adreßregister 36 gespeichert, während die Kanalnummer und die Steuerbits im Kanalregister 34 und dem Steuerbitregister 35 gespeichert v/erden. Der durch das Speichsradreßregister 36 adressierte Speicherplatz im Speicher 38 wird ausgelesen und die Daten werden im Daten-Ausgangsregister 33 gespeichert. Die Daten v/erden sodann auf die Daten-Sammelschiene gegeben, wenn der erforderliche Zeittakt ( siehe Fig. 5) die vollständige Bestätigung anzeigt, und es wird nunmehr eine anfordernde Einheit in eine empfangende Einheit umgewandelt, wobei sie bestätigen muß, daß sie bereit ist, Daten zu empfangen. Der zweite Sammelschienenzyklus beginnt und die Daten des Daten-Ausgangsreqisters 33 werden auf die Daten-Sammelschiene 702 gegeben und zum gleichen Zeitpunkt wird die Kanalnummer und die Steuerbits von den Registern 34 und 35 in Übereinstimmung mit dem Format gemäß Fig. 8C auf die Adressen-Sammelschiene 701 gegeben. Es sei darauf verwiesen, daß dieses Format das Adressenformat darstellt, wenn eine andere Einheit als eine Speichereinheit adressiert wird. Dementsprechend wird die Adresse auf die Adressen-Sammelschiene gegeben, die sich aus der Kanalnummer an den Bitpositionen 9-17 und den Steuerbits an den Bitpositionen 18-23 zusammensetzt. Wie zuvor bereits erwähnt, bildet jedoch das Bit 21 das einzig interessierende Bit im Hinblick auf die vorliegende Erfindung. Dieses Bit wird dem logischen Schaltkreis gemäß Fig. 6A als das Signal MMAI21+00 zugeführt. Wenn dieses Bit den hohen Pegel aufweist, so wird eine Neuformatierung der Daten gefordert und die Art der Neuformatierung h&ngt von den anderen Signalen, die andere Anforderungen für vorliegende Operationen darstellen, ab. Es sei ferner vermerkt, daß der Schaltkreis gemäß Fig. 6A der Formatierung des Bits an der Bitposition 3 in dem Format gemäß Fig. 2A dient, wobei dieses Bit durch das Signal BIAlO3+00 in Fig. 6A repräsentiert wird. Ferner sei darauf verwiesen, daß das Format gemäß Fig. 8B dem Format des Blockes 308 in dem Multiplexerblock 301 des Multiplexers IOM-300 entspricht. Wenn demgemäß ein Lesezyklus von einer Quelleneinheit im Hinblick auf eine Speichereinheit angefordert wird, so wird die Daten-Sammelschiene automatisch neu formatiert, wie dies zuvor

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anhand von Beispielen beschrieben wurde.

Gemäß Fig. 9 ist eine typische Steuerung-Adressenlogik dargestellt. Diese Logik ist speziell für Steuerungen jenes Typs beispielhaft, an die bis zu vier Untereinheiten bzw. periphere Geräte angeschlossen sind. Ein Element 70 weist Leitungsempfänger auf, wobei einem solchen Empfänger das Speicherbezugssignal BSMREF- und den anderen Leitungsempfängern die Sammelschienen-Adreßsignale BSAOO8- bir; BSAD14- zugeführt worden. Da die in Fig. 9 dargestellte Logik keiner Speichersteuerung dient, weist das Speicherbezugssignal sowohl am Eingang des Elementes 70 als auch am Ausgang des Inverters 71 den Binä.rwert "1" auf.

Ein Schalter 72 ist an die Adreßleitungen angeschlossen. Ferner v/erden die Signale der Adreßleitungen über einen Inverter 78 dem Schalter 72 zugeführt. Dieser Schalter ist in den meisten Gerätesteuerungen angeordnet und an die Sammelschiene 200 angeschlossen und er wird eingestellt, um eine spezielle Einheit zu adressieren. Die Sammelschienen-Adreßleitungen am Eingang des Elementes 70 weisen hinsichtlich jener Bits, die die geeignete Adresse der gesuchten Einheit wiedergeben, den Binärwert "0" auf. Dementsprechend werden aufgrund der Umkehrung durch das Element 70 Signale mit dem Binärwert "1" an die nicht-invertierten Eingänge des Schalters 72 angelegt, sofern die von der Sammelschiene 200 aufgenommenen Adreßbits den Binärwert "0" aufweisen. Entsprechend weisen die Ausgangsleitungen der Inverter 78 ( ein Inverter pro Leitung) den Binärwert "1" im Hinblick auf jene Adreßbits auf, die hinsichtlich der von der Sammelschiene 200 abgenommenen Adresse den Binärwert "1" aufweisen. Aufgrund der an den Eingängen des Schalters 72 anliegenden Signale können die darin enthaltenen Schalter, die einem Hcxadezimalschalter zugeordnet sein können, so eingestellt werden, daß für die richtige Geräteadresse Signale am Ausgang des Schalters 72 auftreten, die in allen Bitpositionen den Wert "1" aufweisen. Das Gatter 73 gibt dementsprechend an seinem Ausgang ein Signal mit dem Binärwert "0" aus, wenn die richtige Geräteadresse

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und kein Speicherzyklus vorliegt. Es ist erkennbar, daß der Schalter 72 eine Vergleichsfunktion ausführt und eine Gatteranordnung überflüssig macht, die eine Signalverzögerung nach sich ziehen würde. Danach stellt der Schalter eine einfache Einrichtung zur Adressenänderung einer speziellen Einheit dar, wodurch der Systemaufbau vereinfacht wird.

Das Ausgangssignal MYCHAN- des Gatters 73 weist hinsichtlich der ausgewählten Nebeneinheit den Binärwert ¹¹O" auf. Das Signal MYCHAN-wird jeweils auf einen Eingang von drei NOR-Gattern 74, 75 und gegeben, die die Signale Bestätigung (ACK), Warten (WAIT) bzw. keine Bestätigung (NAK) erzeugen. Die anderon Eingangssignal der Gatter 74, 75 und 76 werden folgendermaßen gebildet.

Dem Multiplexer 77 werden vier Signale von bis zu vier Untereinheiten bzw. peripheren Geräten zugeführt, die an die spezielle Steuerungslogik gemäß Fig. 9 angeschlossen sind. Diese den Eingängen des Multiplexers 77 zugeführten Signale zeigen entsprechend an, ob eine spezielle Untereinheit in dem System installiert ist oder nicht. Es können somit eine oder mehrere Untereinheiten angeschlossen sein. Wenn nur eine Untereinheit angeschlossen ist, so zeigt das einzige vorliegende Signal das Vorliegen dieser Untereinheit an. Die den Anschluß von Untereinheiten anzeigenden Signale sind mit MYDEVA-, MYDEVB-, MYDEVC- und MYDEVD- bezeichnet. Der Multiplexer 77 kann ebenso wie der später noch zu erläuternde Multiplexer 88 die Form des von der Firma Texas Instruments Inc. unter der Typ-Nr. 74S151 hergestellten Gerätes aufweisen. Der Binärzustand "0" dieser Signale zeigt an, daß die entsprechende Untereinheit in dem System vorliegt. Der Multiplexer 77 wird durch die Adreßsignale BSAD15+ und BSAD16+ vorbereitet, die von der Sammelschiene 200 über nicht dargestellte invertierende Verstärker empfangen werden. Die gleichen Adreßsignale werden zur Vorbereitung des Multiplexers 88 benutzt. Diese beiden Bits zeigen an, welche der vier Untereinheiten zu adressieren ist. Das Ausgangssignal MYDEVP- des Multiplexers 77 zeigt im Falle des Binärwertes "0" an,

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daß das adressierte Gerät vorhanden ist. Den Gattern 74, 75 und 76 wird das Ausgangssignal des Multiplexers 77 zugeführt und dementsprechend wird die Antwort einer.bestimmten Steuerung durch das Vorliegen der Steuerung-Kanalnummer und die Tatsache gesteuert, daß der Steuerung die Untereinheit tatsächlich in dem System zugeordnet ist. Diese Anordnungigestattetfcine Kontinuität hinsichtlich der Adressen zwischen einer Untereinheit zu der nächsten Untereinheit in einer Weise, die unter Bezugnahme auf die Speicheradressenlogik noch näher erläutert v/ird. Bei mehr als einer Gerätesteuerung 5-7 in dem System gemäß Fig. 2, v/obei jode Steuerung 5-7 verschiedene Arten periphere!" Geräte steuert, oder wobei alle Steuerungen 5-7 den gleichen peripheren Gerätetyp steuern, in dem diese peripheren Geräte der Reihe nach mit der Steuerung verbunden sind, können die Adressen für jede Untereinheit aufeinanderfolgend festgelegt werden. Ferner können solche Adressen so ausgebildet werden, daß unabhängig von der Größe des Systems eine spezielle Adresse jedem peripheren Gerät zugeordnet ist.

Der andere Multiplexer 88 empfängt von jedem der vier Untereinheiten Hinweise, die beispielsweise anzeigen, daß eine solche Untereinheit bereit ist, Daten zu empfangen oder zu setzen. Die Bereitschaftssignale, die der Multiplexer 88 aufnimmt, sind somit von den von dem Multiplexer 77 empfangenen Präsenssignalen verschieden. Während die Präsenssignale anzeigen, ob eine spezielle Untereinheit bzw, ein bestimmtes peripheres Gerät in dem System vorliegt und installiert ist, zeigen die Bereitschaftssignale an, ob die zugeordnete Untereinheit bereit und in der Lage ist, Daten zu senden oder Daten zu empfangen. Diese Bereitschaftssignale sind mit MYRDYA-, MYRDYB-, MYRDYC- und MYRDYD- bezeichnet.

Das mit MYRDYS- bezeichnete Ausgangssignal des Multiplexers 88 bereitet bei einem Binärwert "0" die Erzeugung des Warte-Signales oder des Bestätigungs-Signales vor, wobei dies in Abhängigkeit von dem Zustand der anderen an den Gattern 74, 75 und 76 empfangenen Signale

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geschieht. Wenn am Ausgang des Multiplexers 88 ein Ausgangssignal MiRDYS+ mit dem Binärwert "O" erzeugt wird, so wird ein Nicht-Bestätigungssignal erzeugt und hiermit angezeigt, daß die adressierte Untereinheit nicht bereitgestellt ist.

Die Gatter 75 und 76 empfangen weitere Signale, wobei dem Gatter 75 das Signal BDRBSY- und dem Gatter 76 das Signal MYACKA- vom Ausgang des Gatters 84 zugeführt wird. Diese beiden Signale v/erden im Zusammenhang mit der Funktion der Flip-Flops 80 und 81 erläutert. In jeder Steuerung befindet sich ein Puffer bzw. Register zur Aufnahme der Daten von dem Sammelschienensystem 200. Wenn dieser Datenpuffer belegt ist, das heißt, wenn er bereits eine gespeicherte Information aufweist, die nicht verlorengehen darf, so erfolgt eine Anzeige, daß der Puffer belegt ist, wobei dieses Signal dem Eingang D des Flip-Flops 80 zugeführt wird. Das Signal am Eingang D wird am Ausgang Q beim Empfang eines Taktsignales ausgegeben, wobei das Taktsignal als ein Signal BSDCNN+ über einen Treiber von der Sammelschiene empfangen wird. Da in dem Zeitpunkt, wo der Datenzyklus beginnt, das Signal BSDCNN- gemäß Fig. 5 auf den Binärwert "0ⁿ umschaltet, gibt der Ausgang Q des Flip-Flops 80 das Signal BDRBSY+ mit dem Binärwert "1" aus, sofern der der Steuerung zugeordnete Puffer tatsächlich belegt ist. Das nachgeschaltete NAND-Gatter 85 wandelt dieses Signal in den Binärwert "0" um. Dieser auf einen Eingang des NOR-Gatters 84 geschaltete Binärwert "0" erzeugt ein Signal mit dem Binärwert "1" an dem Ausgang des Gatters 84, wodurch das Gatter 76 gehindert wird, ein Bestätigungssignal (ACK) zu erzeugen. Das Signal BDRBSY- am Ausgang Q. des Flip-Flops 80 weist

jedoch den Binärwert "0" auf und wird einem Eingang des Gatters 75 zugeführt, welches für den Fall, daß alle anderen Eingänge den Binärwert "0" aufweisen, ein Warte- Signal ( WAIT) erzeugt. Wenn der Puffer nicht belegt ist und andere Bedingungen vorliegen, wird somit ein Bestätigungs-Signal erzeugt. Wenn der Puffer belegt ist, so wird in Abhängigkeit von den anderen Bedingungen entweder ein Warte-Signal oder ein Nicht-Bestätigungssignal erzeugt.

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2 7 A 9 8 8 A

Das Flip-Flop 81 wird benutzt, um anzuzeigen, ob eine zweite Hälfte der Lesezyklunoperation vorliegt oder nicht. Wie zuvor erläutert, wird das Signal BSSHBC- von der Haupteinheit benutzt, um der Nebeneinheit anzuzeigen, daß diese Information die zuvor angeforderte Information darstellt. Von dem Zeitpunkt an, wo ein an d.ie Sammelschiene angeschlossenes Gerätepaar eine durch das Signal RSWRIT- angezeigte Leseoperation begonnen hat, bis zu dem Zeitpunkt, wo der zweite Zyklus auftritt, um die übertragung zu vervollständigen, was durch das Signal BSSHBC- angezeigt wird, sind die beiden Geräte hinsichtlich aller anderen Geräte an der Sammelschiene belegt. Das Signal MYDCNN+ taktet das Flip-Flop, wobei dieses Signal dem Signal Q des Bentätigungs-Flip-Flo;js 22 dec-:jenigen Gerätes entspricht, das zur Haupteinheit geworden ist. Dem Eingang D des Flip-Flops 81 wird das Signal MYWRIT- zugeführt, welches anzeigt, daß es sich hierbei um das spezielle Gerät handelt, das den Speicherlesezyklus begonnen hat und daß dieses Gerät nun auf das Auslesen des Speichers wartet und eine zweite Hälfte des Lesezyklus erwartet, die durch den Speicher bei Vervollständigung des Zyklus erzeugt wird,

Dem Stammdaten-Flip-Flop 81 für die zweite Hälfte des Lesezyklus wird an seinem Rückstelleingang ein Signal zugeführt, das über ein NOR-Gatter 82 aus den Signalen MYACKR+ und BSMCLR+ gewonnen wird. Das Signal BSMCLR+ dient der Rückstellung des Flip-Flops 81 in der zuvor hinsichtlich verschiedener anderer Flip-Flops beschriebenen Weise und das Signal MYACKR+ zeigt an, daß die zweite Hälfte des Lesezyklus vervollständigt ist. Wenn das Flip-Flop 81 gesetzt ist, so wird somit der Setzzustand von dem Ausgang Q des Flip-Flops 81 auf einen Eingang eines UND-Gatters 83 gegeben, wodurch dieses teilweise vorbereitet wird. Um das UND-Gatter 83 vollständig vorzubereiten, muß das Signal BSSHBC+ durch den Speicher erzeugt werden, wodurch angezeigt wird, daß dies die Information ist, die zuvor angefordert wurde. Wenn Daten vom Speicher über die Sammelschiene kommen, so wird hiermit dieses Signal aktiviert und es wird über das NOR-Gatter 84 die negativ verlaufende Flanke des Signales MYACKA-

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erzeugt, welches dem speziellen Gerät die Bestätigung dieses Datenschienenzyklus gestattet. Dieses Signal dient der Vorbereitung des Gatters 76 und erzeugt über ein Element 79 und einen nachgeschalteten Treiber 90 das Bestätigungs-Signal (ACK). Zusätzlich kann ein Bestätigungs-Signal erzeugt werden, wenn es sich nicht um eine zweite Hälfte des Sammelschienenzyklus handelt und der Puffer nicht belegt ist. In diesem Fall erfolgt die Anzeige über das Gatter 85 und das Gatter 84, die das Bestätigungs-Signal erzeugen.

Wenn somit die spezielle Steuerung auf einen SaiTunelschienonzyklus wartet und ihr Stammdaten-Flip-Flop 81 für die zweite Hälfte des Lesezyklus gesetzt ist, so kann hinsichtlich dieses besonderen Gerätes nur auf den Empfang eines Sammelschienen-Zyklussignäles der zweiten Hälfte BSSHBC+ geantwortet werden. Wenn dieses spezielle Gerät nicht auf die zweite Hälfte eines Sammelschienenzyklus wartet, so wird für den Fall, daß der Puffer nicht belegt ist und nicht länger irgendeine nützliche Information speichert, ein Bestätigungs-Signal erzeugt.

Das Sammelschienen-Zyklussignal für die zweite Hälfte BSSHBC+ wird zusätzlich einem Eingang des Gatters 74 sowie einem Eingang des Gatters 75 zugeführt. Wenn das Stammdaten-Flip-Flop 81 gesetzt worden ist, so stellt das Bestätigungs-Signal das einzige erzielbare Ausgangssignal dar, wenn die korrekte Kanalnummer usw. vorliegt, was durch die Eingangssignale des Gatters 76 angezeigt wird. Diese Signale hängen davon ab, ob der Puffer belegt ist oder nicht, was durch das Flip-Flop 80 angezeigt wird. Ein Nicht-Bestätigungs-Signal oder ein Warte-Signal wird dementsprechend durch die Gatter 74 und 75 nur erzeugt, wenn keine zweite Hälfte hinsichtlich des Sammelschienen-Zyklussignales vorliegt, das heißt, wenn das Signal BSSHBC+ den Binärwert "0" besitzt. Eine zweite Hälfte eines Sammelschienenzyklus kann vom Standpunkt der den Zyklus empfangenden Steuerung ebenfalls von einem Speicher kommen, wenn der Speicher bereit ist, die Daten an die Steuerung abzugeben, wobei weder

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ein Nicht-Bestätigungs-Signal noch ein Warte-Signal erzeugt werden kann sondern nur ein Bestätigungssignal. Daher kann weder ein Nicht-Bestätigungs-Signal noch ein Warte-Signal erzeugt werden, wenn das Signal BSSHBC+ den Binärwert "1" aufweist.

Wenn Information von dem Speicher übertragen wird, so kann der Speicher niemals ein Nicht-Bestätigungs-Signal oder ein Warte-Signal empfangen. Dies beruht auf der Prioritätsanordnung der erfindungsgemäßen Einrichtung. Der Speicher bildet das Gerät mit der höchsten Priorität. Wenn eine Einheit den Speicher um Inf oriTiationaübersendung gebeten hat, so kann diese Einheit die Information zu einem bestimmten Zeitpunkt erwarten. Wenn die Einheit ein Warte-Signal oder ein Nicht-Bestätigungs-Signal für den Speicher erzeugt, so kann der Speicher aufgrund seiner höchsten Priorität versuchen, zu~ griff zu der speziellen die Datenübertragung verlangenden Steuerung zu gewinnen und die Sammelschiene sperren, um weitere Datenübertragungen zu verhindern, bis die Daten von der speziellen Steuerung angenommen worden sind. Es kann somit nur ein Bestätigungs-Signal in Abhängigkeit einer Speicheranforderung zur Annahme von Daten gebildet werden. Eine Steuerung jedoch kann ein Nicht-Bestätigungs-Signal oder ein Warte-Signal für eine andere Steuerung oder eine Zentraleinheit erzeugen. Eine allgemeine Regel ergibt sich dahingehend, daß, wenn eine Steuerung Information von einer Steuerung mit höherer Priorität anfordert, die anfordernde Steuerung bereit sein muß, die Information zu akzeptieren und dementsprechend mit einem Bestätigungssignal zu antworten.

Im Hinblick auf den Bereitschaftsmultiplexer 88 wird in der erwähnten Weise das Nicht-Bestätigungs-Signal erzeugt, wenn das Gerät nicht bereit ist und andere Bedingungen erfüllt werden. Der Grund dafür, daß das Nicht-Bestätigungs-Signal anstelle des Warte-Signales erzeugt wird, liegt darin, daß im Falle des Belegt-Zustandes der Steuerung, beispielsweise der Steuerung 210, der Anschluß über längere Zeit belegt ist. Der Belegt-Zustand dauert nicht nur für

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wenige /ns, sondern über mehrere ms an. Somit würde Zykluszeit verschwendet, wenn der Haupteinheit angezeigt würde, daß sie weiterhin einen Zugriff versuchen soll. Stattdessen soll ein Hinweis dahingehend erfolgen, daß die anfordernde Einheit mit der Datenverarbeitung weiterschreiten soll anstelle unnötigerweise Sammelschienenzyklen zu benutzen und dadurch die Gesamtantwort des Systems zu verzögern. Alles was die anfordernde Einheit zu tun hat, besteht. darin, den Zugriff zu der Zieleinheit in angemessenen Abständen wieder zu versuchen.

Wie zuvor erwähnt, wird dem Tasteingang des Multiplexers 88 ein mit MYFCOl+ bezeichnetes Signal von dem Gatter 86 zugeführt. Dieses Signal stellt eine Kombination des Funktionscodes der Signale am Eingang des NOR-Gatters 86 dar, wobei dieses Steuerbit bzw. dieser Funktionscode in Fig. 8C dargestellt ist und durch die Bits 18 bis 22 gebildet wird, wobei das Bit 23 nicht benutzt wird. Durch diese Bits wird der Funktonscode vorgegeben, so daß die verschiedenen an die Sammelschiene angeschlossenen Einheiten bestimmte Codes und Anweisungen in der zuvor erläuterten Weise erkennen können.

Das Nicht-Bestätigungs-Signal BSNAKR- wird über den Treiber 92 von dem entsprechenden Flip-Flop des Elementes 79 erzeugt, wenn das Gatter 74 vollständig vorbereitet ist und wenn das Signal BSDCND+ das entsprechende Flip-Flop taktet. Das Gatter 74 ist vollständig vorbereitet, wenn die Kanalnummer empfangen wird, wenn die Geräte adresse einen Hinweis liefert, daß das Gerät installiert ist, wenn dieses Gerät nicht bereit ist und wenn es sich nicht um die zweite Hälfte des Sammelschienenzyklus handelt. Das Warte-Signal BSWAiT-wird von dem Treiber 91 auf der Sammelschiene erzeugt, wenn das Gatter 75 vollständig vorbereitet ist und das zugehörige Flip-Flop in dem Element 79 betätigt wird. Das Gatter 75 ist vollständig vorbereitet, wenn die Kanalnummer empfangen wird, wenn die Geräteadresse einen Hinweis liefert, daß das Gerät tatsächlich installiert

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ist, wenn das Gerät bereit ist, wenn ein Hinweis vorliegt, daß es sich nicht um die zweite Hälfte des Saiainelschienenzyklus handelt und wenn der Puffer belegt ist. Das Bestätigungs-Signal BSACKR-wird auf der Sammelschiene mittels des Treibers 90 ausgegeben, wenn das Gatter 76 vollständig vorbereitet ist und dementsprechend das zugehörige Flip-Flop in dem Element 79 betätigt wird. Das Gatter 76 ist vollständig vorbereitet, wenn die richtige Kanalnummer empfangen wird, wenn die Geräteadresse einen Hinweis liefert, daß das entsprechende Gerät installiert ist, wenn sich das adressierte Gerät in Bereitschaft befindet und wann der Puffer nicht belegt ist. SoIItG jedoch eine zweite Hälfte eines Lesezyklus-Signales empfangen werden, so wird ein Bestätigungs-Signal unabhängig davon erzeugt, ob der Puffer belegt ist oder nicht. Jedes der Flip-Flops in dem Element 79 wird durch ein Signal BSDCNB- gelöscht, das über den Inverter 89 vom Ausgang des Gatters 26 in Fig. 8 empfangen wird.

Nachdem die typische Adressierungslogik einer Steuerung, beispielsweise einer Steuerung 5-7, beschrieben worden int, soi nunmehr die typische Adressierungslogik für eine Speichersteuerung erläutert. Die Speicher-Steuerungslogik gemäß Fig. 10 entspricht in mancherlei Hinsicht der Logik gemäß Fig. 9. Das über das Element 40 von der Sammelschiene empfangene Adreßsignal wird in Form der Sammelschienen-Adreßsignale BSADOO+ bis BSAD07+ in dem Format gemäß Fig. 8A übertragen. Die Adreßsignale des Empfängers 40 werden ebenfalls als Eingänge dem Paritätsprüfer 47 zugeführt. Ferner werden die Adreßsignale des Empfängers 40 ebenso wie jene Signale am Ausgang des Inverters 41 einem Schalter 42 in der in Fig. 9 gezeigten Weise zugeführt. Wenn das Speicher-Bezugssignal BSMREF+ den Binärwert "1" aufweist und die durch den Schalter 42 verglichene Adresse am Ausgang des Schalters 42 lauter Binärziffern mit dem Wert "1" erzeugt, so wird das NAND-Gatter 43 vollständig verbereitet und erzeugt ein Binärsignal mit dem Wert "0" auf der Leitung MYMADD-, welches an einem Eingang eines jeden der drei NOR-Gatter 44, 45 und 46 empfangen wird. Diese Gatter werden benutzt, um das Nicht-Bestätigungs-Signal NAK, das Warte-Signal WAIT und das Bestätigungs-Signal ACK zu erzeugen. Der. Speicher kann nicht adressiert werden bis das Signal BSMREF+ tatsächlich den korrekten Binärzustand aufweist.

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Die Adreßbits werden den Eingängen des Paritätsprüfers 17 zugeführt, welchem zusätzlich das Bit BSAPOO+ aufgeschaltet wird. Das Bit BSAPOO+ stellt die über die Sammelschiene erhaltene Adressenparität dar. Der Paritätsprüfer 47 führt eine 9-Bit-Paritätsprtifung durch und erzeugt an seinem Eingang Q ein Signal MYMADP-, welches bei einem Binärwert "0" teilweise die Gatter 44, 45 und 46 vorbereitet und hiermit anzeigt, daß die Parität korrekt ist.

Ein drittes Eingangssignal der Gatter 44, 45 und 46 wird von dem Multiplexer 48 empfangen, der dem Multiplexer 47 gemäß Fig. 9 entspricht. Dem Multiplexer 48 werden beispielsweise vier Eingangssignale zugeführt, die mit MYMOSA- bis MYMOSD- bezeichnet sind und die anzeigen, ob irgendeiner oder alle Speichermodule, die an diese spezielle Steuerung angeschlossen sind, tatsächlich in dem System vorhanden sind. Dies gestattet die Bildung eines Speichers mit einem vollständigen Speicherfeld bzw. mit einem Teil-Speicherfeld in dem Fall, wo nur einer dieser Speichermodule an das System angeschlossen ist. Diese vier Speichermodule werden ferner adressiert und es wird über den Multiplexer 48 geprüft, ob sie mittels der beiden Sammelschienen-Adreßsignale BSADO8+ und BSADO9+ installiert sind.

Hinsichtlich verschieden konfigurierter Systeme kann somit ein Speichermodul an eine bestimmte Speichersteuerung angeschlossen Bein und es können zwei solcher Module an eine andere Speichersteuerung angeschlossen sein, wobei die an die verschiedenen Steuerungen angeschlossenen Speichermodule von unterschiedlichem Typ sein können. Beispielsweise kann auf diese Weise ein Halbleiterspeicher an eine Steuerung angeschlossen sein während ein Magnetkernspeicher an eine andere Steuerung angeschlossen sein kann. Ferner können Speichermodule verwendet werden, die eine unterschiedliche Größe, d.h. eine mehr oder weniger große Speicherkapazität , aufweisen. Durch die Anordnung der Speichermodule in verschiedenen Steuerungen können sodann ferner verschiedene Speichergeschwindigkeiten verwendet

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werden, wodurch die Geschwindigkeit der Systemantwort c-rhöht wird. Für jede vorgegebene Steuerung gibt es normalerweise nur eine vorgegebene Netzunterstützung und Zeittaktmöglichkeit und im Normalfall beeinflußt die Steuerung die Charakteristik der Speicher, die an sie angeschlossen sind. Wenn dementsprechend zum_ Beispiel verschiedene Speichergeschwindigkeiten oder verschiedene Zeittakte erforderlich sind, wie dies beispielsweise zwischen Kernspeichern und Halbleiterspeichern der Fall ist, so muß eine unterschiedliche Steuerung für jeden Speichertyp verwendet werden. Durch die Verwendung verschiedener Steuerungen können die Speicher schneller betrieben werden, da sie im wesentlichen zeitlich parallel zueinander arbeiten. Obgleich sie an die gleiche Sammelschiene angeschlossen sind, kann jedoch nur eine übertragung zu einem Zeitpunkt auf der Sammelschiene stattfinden, wobei jedoch die Information in den Speicher ohne jegliche Zugriffszeit eingelesen werden kann, da tatsächlich die Zugriffszeit bereits verstrichen ist.

Wie bereits erwähnt, besitzt jede Steuerung, ganz gleich ob sie für einen Speicher oder ein anderes peripheres Gerät vorgesehen ist, im allgemeinen ihre eigene spezifische Adresse. Für verschiedene Speichersteuerungen, die einen vollständigen Satz von angeschlossenen Speichermodulen aufweisen, können somit fortlaufende Speicheradressen verwendet werden. Unter der Annahme, daß insbesondere an jede Speichersteuerung vier Speichermodule angeschlossen sind und daß jeder Modul eine Speichermöglichkeit von ungefähr 8.000 Worten aufweist, ist sodann eine solche Speichersteuerung in der Lage, Zugriff auf 32.000 gespeicherte Worte zu ermöglichen. Bei einer Speicherung von 32.000 Worten in dem System hinsichtlich jeder Speichersteuerung grenzen die Adressen der Speicherplätze aneinander an. Vom Gesichtspunkt des Betriebs sind aneinandergrenzende Speicheradressen nicht nur zum Zweck der Systemadressierung von Bedeutung sondern auch für eine erhöhte Antwortgeschwindigkeit des Systems. Wie zuvor erwähnt, kann die Speichersteuerung typischerweise nur mit einem Speicher bestimmter Charakteristik zusammenarbeiten, z.B. kann ein Magnetkernspeicher nicht an die Speichersteuerung für einen Halbleiterspeicher angeschlossen werden

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aufgrund der grundlegenden Zeittaktdifferenzen zwischen beiden Speiehertypen. Das gleiche gilt für Speicher mit unterschiedlichen Geschwindigkeiten oder verschiedenen Anforderungen an die Stromversorgung. Unter der Annahme, daß jede Speichersteuerung bis zu 32.0(X) Worte im Speicher steuern kann, können 16.000 Worte des Speichers in einem Langsamspeicher und weitere 16.000 Worte in einem Hochgeschwindigkeitsspeicher verwendet werden, was dazu führt, daß zwei Speichersteuerungen benutzt werden müssen. Dies würde jedoch bedeuten, daß die Speicheradressen zwischen dem Speicher mit hoher Geschwindigkeit und den Speicher mit niedriger Geschwindigkeit nicht fortlaufend ausgebildet sein dürfen, da die von der Speichersteuerung ausgegebenen Adressen um 32.000 Worte auseinanderliegen. In diesem Fall ist es möglich, fortlaufende Speicheradressen vorzugeben, indem beiden Speichersteuerungen gestattet wird, die gleichen Adressen auszugeben. Dies würde jedoch ebenfalls bedeuten, daß die entsprechenden Speichermodulpositionen der beiden Steuerungen nicht beideⁿder gleichen Position einer jeden solchen Steuerung angeordnet sein können. Insbesondere würde die erste Steuerung in den Speichermodulpositionen A und B zwei 8.000 Wort-Speicherplätze benutzen, wie dies durch die Signale MYMOSA- und MYMOSB- angezeigt ist. Die andere Steuerung würde die beiden anderen Speichermodulpositionen benutzen, deren Vorhandensein durch die Signale MYMOSC- und MYMOSD- angezeigt wird. Diece beiden Steuerungen treten daher in dem System auf, als wären sie eine Steuerung. In einem weiteren Beispiel kann eine solche Steuerung an einen Speicher mit 8.000 Worten in Form eines Moduls angeschlossen sein, während die andere Speichersteuerung mit der gleichen Adresse an bis zu drei solcher Speichermodule in den anderen drei Positionen und dementsprechend an einen Speicher mit 24.000 Worten angeschlossen sein kann. Diese Anordnung muß nicht notwendigerweise auf verschiedene Speichertypen begrenzt werden, sondern kann auch auf das Problem ausgerichtet sein, das sich beim Anschluß fehlerhafter Speichermodule an eine Steuerung ergibt. Beispielsweise kann ein redundanter Speichermodul vorgesehen werden, der an eine andere Steuerung angeschlossen ist, deren Geräteadresse angewählt werden kann, wenn der Auftritt eines Fehlers in einem solchen Speichermodul festgestellt wird.

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Unter Bezugnahme auf Fig. 10 und die Vorbereitung der Gatter 44, 45 und 46 ist zu bemerken, daß zur Betätigung dieser Gatter und zur Weiterleitung einer Antwort von der speziellen Speichersteuerung folgende Bedingungen erfüllt sein müssen: Die Adresse der Speichersteuerung muß vorliegen, ein Hinweis, daß der entsprechende Modul in dein System installiert ist, muß vorliegen und der Paritätsprüfer 47 muß anzeigen, daß die Adreßparität korrekt ist. Die anderen Eingangssiqnale der NOR-Gatter 44, 45 und 46 werden durch die zuvor beschriebenen den Beleqtzustandund die Vorgeschichte feststellenden Logikschaltkreise gebildet.

Das Speichersteuerung-Belegtsignal wird von dem Flip-Flop 49 geliefert und zeigt an, daß irgendeiner der an diese Steuerung angeschlossenen Speichermodule belegt ist. Das Flip-Flop 49 wird von dem Signal BSDCNN+ getaktet. Wenn ein Speichermodul belegt ist, so wird ein WARTE-Signal erzeugt. Wenn somit das Signal MYBUSY- am Ausgang Q des Flip-Flops 49 den Binärwert "0" aufweist, so wird hierdurch - falls die anderen Bedingungen erfüllt sind - das Gatter 45 betätigt und das zugeordnete Flip-Flop in dem Element 56 gesetzt, wobei dies dann geschieht, wenn das Signal BSDCND+ am Takteingang des Elementes 56 auftritt. An dieser Stelle sei erwähnt, daß dieses Flip-Flop innerhalb des Elementes 56 gelöscht wird, wenn über den Inverter 6 3 das Signal BSDCNB- empfangen wird. Das Bestätigungs-Signal wird erzeugt, wenn am Ausgang Q des Flip-Flops 49 der Binärwert "0" auftritt, wobei dieser Wert in Form des SignalesMYBUSY+ auf einen Eingang des Gatters 46 gegeben wird. Es sei erneut darauf verwiesen, daß das WARTE-Signal die Bedeutung einer sehr kurzen Verzögerung besitzt, da der Speicher noch belegt ist.

Die andere Bedingung, die anzeigt, welches der Signale "Bestätigen", "Nicht-Bestätigen" bzw. "Warten" zu erzeugen ist, wird durch das Verriegelungssignal vorgegeben, welches eine Mehrzyklus-Sammelschienenübertragung umfaßt, wobei ein Gerät auf einen spezifischen Speicherplatz Zugriff nehmen kann, ohne daß irgendein anderes verriegeltes Gerät in der Lage ist, die Operation zu unterbrechen.

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Die Wirkung dieser verriegelten Operation besteht darin, den Belegtzustand der Speichersteuerung für bestimmte Arten von Operationen über die Beendigung eines einzelnen Zyklus hinaus zu erstrecken. Geräte, die eine Verriegelungsoperation auszulösen versuchen bevor der letzte Zyklus der Folge vervollständigt ist, empfangen ein Nicht-Bestätigungs-Signal. Der Speicher wird jedoch noch auf eine Speicheranforderung antworten, wie dies erläutert wird. Es sei darauf verwiesen, daß die Zwischenzeit, zwischen diesen Zyklen durch andere Geräte benutzt werden kann, die an der übertragung nicht beteiligt sind. Ein verriegelter Betrieb wird primär benutzt, wenn zwei oder mehr Geräte das gleiche Systemmittel, z.B. einen Speicher, gemeinsam benutzen sollen. Der verriegelte Betrieb, der irgendeine Anzahl von Sammelschienenzyklen umfassen kann, wird durch die spezielle Einheit entriegelt, die die Steuerung über das gemeinsam benutzte Systemmittel innehatte. Während das gemeinsam benutzte Systemmittel verriegelt ist, bleiben andere Einheiten, die Zugriff auf das gemeinsam benutzte Systemmittel wünschen/ ausgesperrt, sofern diese anderen Einheiten das Verriegelungssteuersignal ausgeben. Wenn das Verriegelungssteuersignal nicht vorliegt, so ist es möglich, daß eine solche andere Einheit Zugriff zu dem gemeinsam benutzten Systemmittel gewinnt, um beispielsweise eine dringende Anforderung zu bearbeiten. Bevor irgendeine Einheit, die das Verriegelungssteuersignal anbietet, Zugriff auf ein gemeinsam benutztes Systemmittel gewinnt, überprüft sie das Systemmittel, um zu sehen, ob es einem verriegelten Betrieb unterliegt und die Einheit kann dann während des gleichen Sammelschienenzyklus Zugriff zu dem Systemmittel gewinnen, falls das Systemmittel an einem verriegelten Betrieb nicht beteiligt ist.

Es ist somit ersichtlich, daß der verriegelte Betrieb für die gemeinsame Benutzung eines Systemmittels zwischen jenen Einheiten wirksam ist, die die geeigneten Steuerungen, z.B. das Verriegelungssteuersignal, ausgeben, und daß ein solcher Betrieb z.B. benutzt werden kann, um einen Teil eines Speichers, in dem eine In-

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formationstabelle gespeichert sein kann, gemeinsam zu benutzen. Wenn ferner eine dieser Einheiten die Information in dem gemeinsam benutzen Systemmittel zu ändern wünscht, so können andere Einheiten ausgesperrt v/erden, so daß sie keinen Zugriff auf eine nur teilweise geänderte Information sondern nur Zugriff auf die. Information erlangen, nachdem diese vollständig geändert worden ist. In einem solchen Fall kann eine Lese-Modifikations-Schreiboperation beteiligt sein. Durch Verwendung des verriegelten Betriebs kann ein Mehrprozeßverarbeitungssystem unterstützt werden. Bei beispielsweise zwei an das gleiche Sammelschienensystem 200 angeschlossenen Zentraleinheiten können beide Zentraleinheiten die an die Sammelschiene angeschlossenen Speichereinheiten gemeinsam benutzen, ohne daß eine Überlappung stattfindet, sofern von einem verriegelten Betrieb Gebrauch gemacht wird.

Das Signal BSSHBC- für den verriegelten Betrieb wird hier in einer etwas anderen Weise benutzt als dies zuvor erläutert wurde. Während des verriegelten Betriebs wird das Signal BSSHBC- von der Einheit ausgegeben, die ein Systemmittel gemeinsam zu benutzen versucht, um sowohl Zugriff zu dem gemeinsam benutzten Systemmittel durch eine Test- und Verriegelungsprozedur zu gewinnen und um das gemeinsam benutzte Systemmittel zu entriegeln, wenn sein verriegelter Betrieb abgeschlossen ist.

Gemäß Fig. 10 ist ein Verriegelungs-Stammdaten-Flip-Flop 50 vorgesehen, welches in gesetztem Zustand anzeigt, daß ein verriegelter Betrieb vorliegt, wodurch ein Nicht-Bestätigungs-Signal an eine anfordernde Einheit über den Treiber 59 ausgegeben wird. Unter der Annahme, daß die Logik gemäß Fig. 10 die Schnittstellenlogik für das gemeinsam benutzte Systemmittel des Sainmelschienensystems 200 darstellt, wird das Signal BSLOCK+ mit dem Binärwert "1" sowohl dem UND-Gatter 52 als auch dem Flip-Flop D3 des Elementes 56 zugeführt. Das Element 56 erzeugt hierbei das Signal MYLOCK+, das einem Eingang des UND-Gatters 51 zugeführt wird. Wenn das Verriegelungs-Stanundaten-Flip-Flop nicht gesetzt ist, so weist das Signal NAKHIS+ den Binärvert ¹¹C" auf, wodurch unabhängig von dem Zustand der beiden anderen Eingangssignale des Gatters 52 ein Binär-

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signal rait dem Wert "O" an einem Eingang des Gatters so erzeugt wird. Wenn alle Eingänge des Gatters 46 den Binärwert "0" aufweisen, so wird hierdurch angezeigt, daß die laufende Adresse für diese Einheit empfangen wird und daß der Puffer nicht belegt ist, worauf ein Bestätigungs-Signal von dem Element 56 und dem Treiber 61 beim Vorliegen des Signales BSLOCK+ erzeugt wird. Das Bestätigungs-Signal betätigt das UND-Gatter 51 und setzt das Stammdaten-Flip-Flop 50 beim Vorliegen des Binärwertes "1" hinsichtlich des Signales BSSHEC- am Eingang D des Flip-Flops, wobei dieses Signal zusammen mit dem Signal BSLOCK+ beim Fortschreiten der verriegelten Operation empfangen wird. Es wird somit eine Test- und Verriegelungsoperation während des gleichen Sammelschienenzyklus ausgeführt.

Wenn das Flip-Flop 50 bereits zu dein Zeitpunkt gesetzt gewesen iöt, in dem die Signale BSLOCK+ und BSSHBC- mit dem Binärwert "1" empfangen werden, so wird ein Binärsignal mit dem Wert "1" am Ausgang des UND-Gatters 52 erzeugt, welches Signal über den Inverter 58 das UND-Gatter 44 vorbereitet. Wenn alle anderen Bedingungen hinsichtlich dieses Gatters 44 erfüllt sind, so wird das Nicht-Bestätigungs-Signal erzeugt. Die Test- und Verriegelungsoperation erzeugt somit eine Nicht-Bestätigungs-Antwort, wodurch eine andere Einheit an der gemeinsamen Benutzung des Systemmittels gehindert wird.

Wenn das das gemeinsam benutzte Systemmittel benutzende Gerät einmal seine Operation durchlaufen hat, so muß es das Systemmittel entriegeln. Dies geschieht durch den Empfang des Signales BSLOCK+ mit dem Binärwert "1" von der benutzenden Einheit und durch das Signal BSSHBC- mit dem Binärwert "0^M. Aufgrund dieser Signale bildet die Logik gemäß Fig. 10 eine Bestätigungs-Antwort, wodurch das Gatter 51 betätigt und hierdurch das Stammdaten-Flip-Flop 50 beim Vorliegen des Signales BSSHBC- mit dem Binärwert "0" zurückgestellt wird. Das gemeinsam benutzte Systemmittel kann nunmehr eine Bestätigungs-Antwort an andere Einheiten abgeben.

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Es ist ersichtlich, daß das gemeinsam benutzte Systemmittel nur andere Einheiten aussperrt, die das Signal BSLOCK+ mit dem Binärwert "1" anbieten. Wenn eine Einheit beispielsweise Zugriff zu einem gemeinsam benutzten Systemmittel zu gewinnen wünscht, wobei das Stammdciten-Flip-Flop so gesetzt ist, daß das Signal NAKHIS+ den Binärwert "1" aufweist, so weist, wenn das Signal ESLOCK+ den Binärwert "0" besitzt, der Ausgang des UND-Gatters 52 den Binärwert "0" auf, wodurch eine Nicht-Bestätigungs-Antwort gesperrt und in Abhängigkeit von anderen Bedingungen eine Warte- oder Bestätigungs-Antwort freigegeben wird. Somit kann eine Einheit Zugriff auf ein gemeinsam benutztes Systemmittel gewinnen obgleich sie an einer verriegelten Operation beteiligt ist.

Es ist somit ersichtlich, daß die Erzeugung eines Warte-Signales durch irgendeine der Steuerungen einem Gerät oder einer Steuerung mit höherer Priorität die Einschaltung in die Folge der Sammelschienenzyklen und die Benutzung der Sammelschiene in der erforderlichen Weise gestattet. Wenn keine Einheit mit höherer Priorität vorliegt, die eine Behandlung anfordert, so wird die spezielle Kaskadenanordnung aufrechterhalten bis die Bestätigung von der Haupteinheit empfangen wird, wodurch der Warte-Zustand beendet wird. Danach wird einem anderen Benutzer die Benutzung der Sammelschiene gestattet. Das Signal BSDCNN+ gestattet somit einer Nebeneinheit die Erzeugung irgendeiner von drei Antworten, die durch die Signale Nicht-Bestätigung, Warten oder Bestätigung gegeben sind. Am Ende irgendeiner dieser Antworten tritt ein neuer Prioritäts-Ausführungszyklus auf und das spezielle Gerät gewinnt Zugriff zu der Sammelschiene bzw. ein anderes Gerät mit höherer Priorität gewinnt diesen Zugriff. Es sei an dieser Stelle vermerkt, daß die Signalzustände auf der Sammelschiene sich umgekehrt zu dem Binärzustand der Signale in den Geräten verhalten. Beispielsweise weist das Speicherbezugssignal zwischen den Treibern 59, 60 und 61 und den Empfängern 40 einen Zustand auf, der dem Zustand dieses Signales innerhalb der Steuerung selbst entgegengesetzt ist. Ferner kann - wie bereits angedeutet - eine vierte Antwort zwischen den an die Sammelschiene angeschlossenen Steuerungen

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erfolgen/ die darin besteht, daß überhaupt keine Antwort gegeben wird. Wenn daher eine der Haupteinheiten eine Bedienung durch den Speicher aufruft und dieser Speicher in dem System nicht installiert ist, so erzeugt ein bekanntes Zeitablaufelement nach einer bestimmten Zeitperiode von beispielsweise 5 /ns ein Signal, das einem Nicht-Bestätigungs-Signal entspricht. An dieser Stelle kann eine Zentraleinheit wirksam werden und beispielsweise eine Unterbrechungs- bzw. Abfangroutine durchführen.

Hinsichtlich des Speicher-Belegt-Flip-Flops 49 wird dessem Dateneingang das Signal MOSBSY+ zugeführt, welches zu der Sammeischienenoperation asynchron ist. Dieses Signal kann zu irgendeinem Zeitpunkt auftreten, unabhängig von der auf der Sammelschiene hinsichtlich irgendeiner Steuerung auftretenden Operation. Wenn das Signal BSDCNN+ von der Haupteinheit am Takteingang des Flip-Flops 49 empfangen wird, so wird der Zustand des Speichers^z.B. belegt oder nicht belegt, zu diesem Zeitpunkt gespeichert. Hierdurch wird somit eine Verwirrung hinsichtlich der Antwort auf den Sammelschienenzyklus eliminiert. Ohne die Verhaltensspeicherung durch das Flip-Flop 49 wäre es möglich, den Sammelschienenzyklus in einem Warte-Zustand zu starten und den gleichen Sammelschienenzyklus i:i einem Zustand zu beenden, der eine Bestätigung erzeugt. Wenn somit beide Antworten während des gleichen Sammelschienenzyklus auftreten, so liegt ein Fehlerzustand vor. Durch Verwendung des Stammdaten-Flip-Flops 49 wird die Antwort entsprechend dem Zustand der Steuerung zum Zeitpunkt dem Empfangs des Signales BSDCNN+ festgehalten, wodurch eine asynchrone Antwort unabhängig von der unterschiedlichen Speichergeschwindigkeit gestattet wird.

Gemäß Fig. 11 werden Signale von der Sammelschiene durch in einem Element 99 enthaltene Empfänger aufgenommen. Das Speicherbezugssignal BSMREF- wird von einem solchen Empfänger empfangen, durch einen Inverter 100 invertiert und einem Eingang eines Vergleichers 103 zugeführt, um diesen Vergleicher freizugeben, wenn die empfangene Adresse keine Speicheradresse darstellt. Einer der Vergleichs-

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eingänge. des Vergleichars 103 wird durch die Datenprozessor-Adreßbits gebildet, welche im vorliegenden Fall beispielsweise in Form der vier Signale BSAD14+ bis BSAD17+ vorliegen. Diese Adresse an einem Eingang des Vergleichers 103 wird mit der Adresse verglichen, die beispielsweise durch den hexadezimalen Schalter 101 im Datenprozessor selbst eingestellt wird. Wenn die empfangene Adresse und die durch den Schalter 101 vorgegebene Adresse einander gleich sind, so erzeugt der Vergleicher 103 das Signal ITSMEA+, durch welches die Gatter 106 und 107 teilweise vorbereitet werden.

Weitere Adreßbits BSAD08+ bis BSAD13+ werden den Eingängen des Vergleichers 104 -.'.ugeführt, welcher feststellt, ob diese Bits alle den Wert "0" aufweisen oder nicht. Weisen alle Bits den Wert "0" auf, so wird das Signal ITSMEB+ erzeugt, wodurch die Gatter 106 und 107 ebenfalls teilweise vorbereitet werden. Beim Vorliegen eines weiteren Eingangssignales hinsichtlich der Gatter 106 bzw. 107 wird ein entsprechendes Flip-Flop in dem Element 113 gesetzt.

Das weitere Einyangssignal des Gatters 106 wird durch das Signal BSSHBC+ gebildet, das über einen Inverter 116 an das Gatter 106 angeschlossen ist. Dieses die zweite Hälfte des Sammelschienenzyklus repräsentierende Signal wird ebenfalls einem Eingang des UND-Gatters 109 zugeführt. Der andere Eingang des Gatters 109 wird durch den Ausgang Q des Stammdaten-Flip-Flops 110 für die zweite Hälfte des Lesezyklus gebildet. Dieses Flip-Flop wird benutzt, um festzuhalten, daß der Datenprozessor sein Signal MYDCNN+ ausgegeben hat und daß die Zentraleinheit ebenfalls das Signal MYWRIT- gesendet hat, welches beinhaltet, daß der Datenprozessor einen Antwortzyklus von der Nebeneinheit erwartet. Bei einem solchen Betrieb in zwei Zyklen werden die erwarteten Daten dem Zentralprozessor in dem zweiten Zyklus angeboten und das Flip-Flop 110 identifiziert diese Daten als jene, die der Zentralprozessor aufgrund der Tatsache angefordert hat, daß das Stammdaten-Flip-Flop 110 das Signal MYSHRH+ am Ausgang Q erzeugt hat. Das Flip-Flop 110 wird über das NOR-Gatter 111 zurückgestellt, wenn das Sammelschienen-Löschsignal

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BSMCLR+ empfangen wird oder wenn die zweite Hälfte des Samme1-schienenzyklus vervollständigt worden ist, was durch das Signal MYSHRC+ angezeigt wird. Das Signal MYSHRC+ wird von einem Ausgang des Elementes 113 abgenommen.

Das UND-Gatter 107 ist somit vollständig vorbereitet, wenn zwei Eingänge anzeigen, daß es sich um das adressierte Gerät handelt und v/enn der andere Eingang anzeigt, daß ein Sammelschienenzyklus in der zweiten Hälfte vorliegt. Bei Betätigung des UND-Gatters 107 wird somit das Signal MYSHRC- erzeugt und auf einen Eingang des NOR-Gatters 114 gegeben. Das NOR-Gatter 114 erzeugt ein Bestätigumjs-Signal BSACKR- über den Treiber 115.

Das Gatter 106 ist vollständig vorbereitet, wenn die richtige Geräteadresse empfangen wird und wenn es sich nicht um einen Samme1-schienenzyklus der zweiten Hälfte handelt, wobei ein Signal MYINTPH-am Ausgang des entsprechenden Flip-Flops innerhalb des Elementes 113 erzeugt wird. Das Signal MYINTR+ veranlaßt die Logik gemäß Fig. 11 festzustellen, ob ein Eestätigungs- oder ein Nicht-Bestätigungs-Signal erzeugt werden soll oder nicht. Die Art des erzeugten Signals hängt von dem gegenwärtig in dem System vorliegenden Unterbrcchungspegel im Vergleich zu dem Unterbrechungspegel des Verarbeitungszeit anfordernden Gerätes ab.

Die Entscheidung darüber, ob der Unterbrechungspegel ausreichend ist oder nicht, wird durch den Vergleicher 117 getroffen, der feststellt ob der Eingang A kleiner ale der Eingang B ist. Dem Eingang A des Vergleichers 117 werden die Signale BSDTlO+ bis BSDT15+ zugeführt. Der Eingang A des Vergleichers 117 nimmt die Signale BSDTlO+ bis BSDT15+ auf. In dem System sind mehrere Unterbrechungspegel vorgesehen. Die Unterbrechung mit der Pegelnummer 0 weist die höchstmögliche Zugänglichkeit zu der Datenverarbeitungszeit auf und ist dementsprechend nicht-unterbrechbar. Je geringer somit die Pegelnummer der Unterbrechung, umso geringer ist die Wahrscheinlichkeit, daß die Bearbeitung des auf diesem Pegel befindlichen Gerätes un-

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terbrochen wird. Wenn die an dem Eingang A des Vergleichers 115 empfangene Pegelnummer kleiner als die Pegelnummer des durch den Datenprozessor bearbeitenden Gerätes ist, wobei diese Pegelnummer in dem Block 116 vorliegt, so ist das die Unterbrechung suchende Gerät in der Lage, diese durchzuführen. Wenn das Signal am Eingang A gleich oder größer als das Signal am Eingang B ist, so wird das Signal LVLBLS+ nicht erzeugt und es wird von dem Flip-Flop über den Treiber 108 ein Nicht-Bestätigungs-Signal ausgegeben.

Wenn daher der am Eingang A des Vergleichers 117 empfangene Unterbrechungspegel geringer als derjsnigo am Eingang B empfangene Pegel ist, so weist das Signal LVLBLS+ den Einärv/ert "1" auf und wird beiden Eingängen D der Flip-Flops 120 und 121 zugeführt, wobei der Eingang D des Flip-Flops 120 eine Signalumkehrung durchführt. Wenn das Signal A gleich oder größer als das Signal B ist, so erzeugt der Vergleicher 117 ein Signal LVLBLS+ mit dem Binärwert "0", welches invertiert dem Flip-Flop 120 zugeführt wird. Hierdurch wird ein Nicht-Bestätigungs-Signal erzeugt , wenn das Signal MYINTR+ am Takteingang des Flip-Flops 120 auftritt, wodurch das entsprechende Flip-Flop im Element 113 gesetzt wird. Wenn der Priori tätspegel ausreichend war, d.h., wenn der Eingang A kleiner als der Eingang B ist, so erzeugt der Vergleicher 117 das Signal LVLBLS+ mit dem Binärwert "1" und dementsprechend taktet das Signal MYINTR+ das Signal LVLBLS+ zu dem Ausgang Q des Flip-Flops 121 und somit zu einem Eingang des NOR-Gatters 114, welches über den Treiber das Bestätigungs-Signal erzeugt. Wenn somit das Signal MYNAKR+ den Binärwert "1" aufweist, so wird das Nicht-Bestätigungs-Signal erzeugt und wenn das Signal MYINTF- den Binärwert "0" besitzt, so wird das Bestätigungs-Signal erzeugt. Die Flip-Flops in dem Element 113 werden getaktet und gelöscht durch den Inverter 125, wobei dies in gleicher Weise geschieht, wie dies zuvor in bezug auf die Flip-Flop-Elemente beschrieben wurde. Es sei darauf verwiesen, daß ein Bestätigungs-Signal erzeugt wird unabhängig von der Anzeige des Vergleichers 117, wenn in Wirklichkeit die zweite Hälfte des

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Sanunelschienenzyklus vorliegt. In diesem Fall wird das Signal MYSHRC- des einen Flip-Flops in dem Element 113 mit dem Binärwert ¹¹O" auf den anderen Eingang des NOR-Gatters 114 geschaltet und erzeugt hierdurch das Bestätigungs-Signal, wobei der Hinweis des Flip-Flops 121 übergangen wird.

Wie zuvor erwähnt, stellt das Signal BSDCNB- über den Inverter 125 das Flip-Flop 121 zurück und setzt zusätzlich das Flip-Flop 120, wodurch die Flip-Flops nach einem Sammelschienenzyklus in ihre Anfangslage gebracht werden. Das Flip-Flop 120 wird ferner durch die dem Flip-Flop 127 zugeordnete Logik zurückgestellt/ wobei das Flip-Flop 127 das Signal BTIMOT- erzeugt, welches ei non Zeitablauf-Zustand anzeigt, d.h., daß ein nicht-vorhandenes Gerät adressiert wurde. In diesem Fall wird tatsächlich keine Antwort, d.h. weder eine Nicht-Bestätigungs-, eine Bestätigungs- oder eine Warte-Antwort durch irgendeine Nebmeinheit erzeugt. Zu diesem Zweck ist ein Monoflop 126 angeordnet, das so eingestellt werden kann, daß es eine Schaltperiode von 5 /ns besitzt. Dieses Monoflop wird beim Empfang des Signales BSDCND4 getriggert, das einem Eingang eines vorgeschalteten Puffers 119 zugeführt wird. Infolge der Betätigung des Monoflops 126 wird das Signal BTIMOT- am Ausgang Q des Flip-Flops 127 beim Takten durch das Signal BSDCNN+ erzeugt, falls das Signal BSDCNN+ nicht empfangen wird, das das Ende des Sammelschienenzyklus anzeigt. Das Signal BSDCNN+ zeigt an, daß der Sammelschienenzyklus noch wirksam ist. Das Signal BTIMOT- betätigt das Flip-Flop 120 und erzeugt das Nicht-Bestätigungs-Signal. Wenn andererseits das Signal BSDCNB+ vor dem Ende der durch das Monoflop 126 vorgegebenen Zeitperiode endet, so schaltet das Monoflop 126,und das Flip-Flop 127 wird daran gehindert, das Signal BTIMOT- zu erzeugen.

Ee sei vermerkt, daß die Datenprozessorlogik gemäß Fig. 11 entweder ein Nicht-Bestätigungs-Signal oder ein Bestätigungs-Signal erzeugt, wobei jedoch kein Warte-Signal erzeugt wird. Der Grund hierfür liegt darin, daß der Datenprozessor immer die niedrigste

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Priorität aufweist, so daß im Falle der Erzeugung eine.? Warte-Signales die anderen ihre Anforderungen zwecks Behandlung an den Datenprozessor richtenden Geräte möglicherweise von der Sammelschiene abgehängt werden, wenn beispielsweise ein Gerät mit höherer Priorität die Haupteinheit bildet, der der Zentralprozessor mit einem Warte-Signal antwortet. Gerade weil das Gerät mit höherer Priorität auf das Gerät mit der niedrigsten Priorität, d.h. den Zentralprozessor, v/artet, können somit andere Geräte von einer Benutzung der Sammelschiene ausgesperrt werden.

Es j st ferner ersichtlich, daß die Unversehrtheit der über die Sammelschiene übertragenen Information sichergestellt werden kann, ohne daß es erforderlich ist, ein Paritätsbit jedem Byte der über die Sammelschiene übertragenen Information hinzuzufügen. Diese Unversehrtheit kann für alle Einheiten, die untereinander Information übertragen, vorgesehen werden. Insbesondere kann dies in jenen Fällen verwirklicht werden, wo eine Haupteinheit bei ihrer Anforderung eine Antwort von einer Nebeneinheit erwartet. Die Unversehrtheit solcher Datenübertragungen kann daher am besten in jenen Fällen verwirklicht werden, wo zwei Sammelschienenzyklen in einer bilateralen Sammelschienenübertragung benutzt werden. Dies ist beispielsweise besonders vorteilhaft in einer Speicher-Leseoperation, wobei die Haupteinheit Information vom Speicher anfordert und während eines späteren Sammelschienenzyklus solche Information empfängt. Es hat sich herausgestellt, daß beispielsweise eine wesentliche Anzahl von Datenübertragungen zwischen dem Speicher und einem anderen Gerät während einer Leseoperation auftreten, die zwei Sammelschienenzyklen erfordert und daß dementsprechend das Merkmal der Datenunversehrtheit in einem solchen Fall von besonderer Bedeutung ist.

Die Unversehrtheitseinrichtung macht mit Vorteil von der Tatsache Gebrauch, daß die Haupteinheit die Adresse der Nebeneinheit auf die Adreßleitungen der Sammelschiene und ihre eigene Adresse und den Funktionscode auf die Datenleitungen der Sammelschiene gibt,

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wenn eine Haupteinheit eine andere Einheit adressiert/ die bei spielsweise eine periphere Einheit in Form eines Band- oder Plat tenspeichers sein kann. Wenn die Nebeneinheit antwortet und so bei der Antwort die Haupteinheit darstellt/ so gibt sie die Adresse der anfordernden Einheit auf die Adreßleitungen und die Daten auf die Datenleitungen. Die Adresse der anfordernden Einheit wird somit auf den Adreßleitungen zurückempfangen/ was der anfänglichen übertragung auf den Datenleitungen entgegengesetzt ist. Die an fordernde Einheit vergleicht sodann ihre Adresse/ d.h., die auf den Datenleitungen übertragenen Adressen mit den nunmehr auf den Adressenleitungen empfangenen Adressen und für den Fall, daß sie übereinstimmen/ ist sichergestellt, daß die Adresse richtig von der Nebeneinheit empfangen wurde und daß zusätzlich, falls der Operationscode ebenfalls zurückempfangen wird, dieser Operationscode befriedigend empfangen wurde. Bei 16 Bit für die Information gemäß dem Format in Fig. 4 werden somit bis zu zwei Paritätbits eliminiert/ wobei jedoch die Unversehrtheit der Datenübertragung in dem System aufrechterhalten wird.

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Claims (9)

1. HONEYWELL INFORMATION SYSTEMS INC. k 7. N OV. 1977

   Smith Street

   Waltham, Mass., USA 5101551 Ge

   Einrichtung zum automatischen Neuformatieren von Daten in einem DV-System.

   Patentansprüche:

   Einrichtung zum automatischen Neuformatieren von Daten in einem DV-System mit wenigstens einem Hauptspeicher, einer Zentraleinheit und einem Ein-/Ausgabegerät, gekennzeichnet durch

   a. eine erste elektrische Datenschiene, die an wenigstens ein E/A-Gerät angeschlossen ist und der bidirektionalen Datenübertragung zu und von dem E/A-Gerät dient, wobei die Daten ein erstes Format aufweisen;

   b. eine zweite elektrische Datenschiene, die an wenigstens eine Zentraleinheit und wenigstens ein E/A-Gerät angeschlossen ist und der bidirektionalen Datenübertragung 2U und von der Zentraleinheit und wenigstens einem Hauptspeicher dient, wobei die Daten das erste Format aufweisen;

   c. eine an die erste und zweite elektrische Datenschiene angeschlossene Einrichtung zur Neuformatierung dieser Daten in einem zweiten Format.

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2. 2. Einrichtung nach Anspruch 1, gekennzeichnet durch eine Steuereinrichtung für die bidirektionale Datenübertragung zu und von der ersten bzw. zweiten elektrischen Datenschiene ohne Intervention der Zentraleinheit.
3. 3. Einrichtung nach Anspruch 2, gekennzeichnet

   d u r c h eine auf codierte elektrische Signale ansprechende Einrichtung zur Neuformatierung der zwischen der ersten und zweiten elektrischen Datenschiene zu übertragenden Information in irgendeinem Format aus mehreren vorbes tinunl·.'.·.! Formaten. ■
4. 4. Eine Einrichtung gemäß Anspruch i verwendendes DV-Syatem, gekennzeichnet durch

   a. mehrere Einheiten;

   b. eine gemeinsame elektrische Datenschiene;

   c. eine erste Einrichtung zum Ankoppeln dieser Einheiten an die Datenschiene;

   d. eine zweite in jeder der Einheiten enthaltene Einrichtung zur Benutzungsanforderung der Datenschiene zwecks Übertragung der Information an eine andere Einheit während eines asynchron erzeugten Ubertragungszyklus;

   e. eine dritte in jeder der Einheiten enthaltene Einrichtung zur asynchronen Erzeugung des Übertragungszyklus für die anfordernde Einheit unabhängig vom Betrieb einer jeden anderen Einheit;

   f. eine vierte in der anfordernden Einheit enthaltene Einrichtung zur Freigabe der Informationsübertragung während des erzeugten Übertragungszyklus zu einer anderen Einheit (Empfangseinheit); und

   g. eine an die gemeinsame elektrische Datenschiene angeschlossene fünfte Einrichtung zur Neuformatierung der von einer Einheit zu einer anderen Einheit übertragenen Information.
5. 5. DV-Sy s tem nach Anspruch -!,gekennzeichnet du rc Ii eine sechste in jeder derEinheitenbnthaltene Einrichtung zur Bestätigung des Informationscinpfangs von der anfordernden Einheit.

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   27Λ988Α
6. 6. DV-System nach Anspruch 5, dadurch gekennzeichnet , daß die sechste Einrichtung eine siebente Einrichtung aufweist zur Erzeugung eines ersten Signales/ wenn die empfangende Einheit einen Hinweis empfängt, daß sie die Einheit darstellt, an die die übertragende Einheit die Information überträgt.
7. 7. DV-System nach Anspruch 6, gekennzeichnet durch eine achte Einrichtung in der sechsten Einrichtung zur Erzeugung eines zweiten Signales, wenn die eirpfangende Einheit nicht belegt ist.
8. 8. DV-System nach Anspruch 7, gekennzeichnet durch eine neunte Einrichtung in jeder Einheit zur übertragung der Adresse der anfordernden Einheit an die Datenschiene so daß die von der empfangenden Einheit angeforderte Information zur richtigen anfordernden Einheit übertragen wird.
9. 9. DV-System nach Anspruch 8, dadurch gekennzeichnet, daß die Adressenübertragung an die Datenschiene während eines zweiten durch die empfangende Einheit erzeugten Ubertragungszyklus erfolgt.

   809820/0823