DE2629401A1 - Datenverarbeitungssystem - Google Patents

Description

Anmelder: Honeywell Information Systems Inc.

200 Smith Street

Waltham, Mass.

V. St. v. A.

Datenverarbeitungssystem

Die vorliegende Erfindung bezieht sich generell auf Datenverarbeitungssysteme und insbesondere auf Datenverarbeitungsoperationen, die über eine gemeinsame Eingabe/Ausgabe-Busleitung abgewickelt werden.

In einem eine Vielzahl von über eine gemeinsame Busleitung miteinander gekoppelten Einrichtungen umfassenden System muß ein Qrctaungssystem vorgesehen sein, durch das eine zweiseitige Informationsübertragung zwischen derartigen Einrichtungen vorgenommen werden kann. Dieses Problem wird jedoch komplizierter, wenn derartige Einrichtungen beispielsweise einen oder mehrere Datenprozessoren, eine oder mehrere Speichereinheiten und verschiedene Typen von peripheren Einrichtungen umfassen, wie Magnetbandspeichereinrichtungen, Magnetplattenspeichereinrichtungen, Kartenleseeinrichtungen und dergleichen.

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Es sind bereits verschiedene Verfahren und Anordnungen zur Verbindung eines derartigen Systems bekannt. Derartige bekannte Systeme reichen von Systemen mit gemeinsamen Datenbusleitungswegen zu Systemen mit speziellen Wegen zwischen den verschiedenen Einrichtungen. Derartige Systeme können außerdem für einen Synchronbetrieb oder für einen Asynchronbetrieb in Kombination mit dem Busleitungstyp ausgelegt sein. Einige dieser Systeme, bei denen die Art und Weise keine Rolle spielt, in der die betreffenden Einrichtungen angeschlossen oder betrieben sind, erfordern die Datenprozessorsteuerung für jegliche Datenübertragung über die Busleitung, obwohl beispielsweise die Übertragung zwischen den Einrichtungen anders als über den Datenprozessor erfolgen kann. Darüber hinaus enthalten derartige Systeme normalerweise verschiedene Paritätsprüfanordnungen, PrioritätsSchemen und Unterbrechungsstrukturen. Ein derartiges Strukturschema ist in der US-PS 3 866 181 angegeben; ein weiteres Strukturschema ist in der US-PS 3 676 860 angegeben. Ein eine gemeinsame Busleitung verwendendes Datenverarbeitungssystem ist in der US-PS 3 815 099 angegeben. Die Art und Weise, in der die Adressierung in derartigen Systemen bewirkt wird, sowie die Art und Weise, in der beispielsweise eine der Einrichtungen die Datenübertragungen steuern kann, hängt von der Realisierung des Systems ab, d.h. davon, ob eine gemeinsame Busleitung vorhanden ist, ob der Betrieb der Busleitung synchron oder asynchron erfolgt, etc.. Das Systemverhalten und die Durchsatzfähigkeit hängen in starkem Ausmaß von diesen verschiedenen Strukturen ab.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, ein verbessertes Datenverarbeitungssystem zu schaffen, das eine Vielzahl von Einrichtungen, einschließlich des Datenprozessors, umfaßt, die an einer gemeinsamen Busleitung angeschlossen sind.

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Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch ein Datenverarbeitungssystem, das dadurch gekennzeichnet ist, daß eine Vielzahl von Einheiten vorgesehen ist, daß eine gemeinsame elektrische Busleitung vorgesehen ist, an der die betreffenden Einheiten angeschlossen sind und durch die ein Übertragungsweg für eine asynchrone Informationsübertragung zwischen jeweils zwei der genannten Einheiten geschaffen ist, daß mit jeder der genannten Einheiten ein Prioritätsnetzwerk verbunden ist, welches diejenige Einheit der genannten Einheiten bezeichnet, die als Einheit mit der höchsten Priorität eine Informationsübertragung über die genannte Busleitung erfordert, daß das Prioritätsnetzwerk eine Prioritäts-Busleitung mit einem ersten Ende und einem zweiten Ende aufweist, daß die genannte eine Einheit mit der höchsten Priorität an dem genannten ersten Ende der betreffenden Prioritäts-Busleitung angeschlossen ist, daß die Einheit mit der niedrigsten Priorität an dem zweiten Ende der genannten Prioritäts-Busleitung angeschlossen ist, daß die anderen Einheiten jeweils, eine Priorität besitzen, die in Beziehung zu ihrer Nähe zu dem ersten bzw. zweiten Ende der genannten Prioritäts-Busleitung steht, und daß in jeder der genannten Einheiten eine Prioritätslogik enthalten ist, die Einrichtungen, durch die ein Versuch zur asynchronen Informationsübertragung über die gemeinsame Busleitung unabhängig von dem Betrieb irgendeiner der anderen Einheiten erfolgt, und Einrichtungen umfaßt, die die betreffende Informationsübertragung in dem Fall freigibt, daß keine weitere Einheit mit höherer Priorität gerade eine Information über die genannte gemeinsame Busleitung überträgt oder eine solche Informationsübertragung versucht.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

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Fig. 1 zeigt in einem generellen Blockdiagramm ein die vorliegende Erfindung verkörperndes System. Fig. 2 bis 6 veranschaulichen das Format verschiedener Informationen, die über eine gemeinsame Busleitung des Systems übertragen werden.

Fig. 7 veranschaulicht in einem Zeitdiagramm die Operation der Busleitung.

Fig. 8 zeigt ein Verknüpfungsdiagramm eines Prioritätsnetzwerkes des Systems.

Fig. 9 zeigt eine Busleitungs-Schnittstellenlogik eines mit der Busleitung gekoppelten typischen Einrichtungssteuerwerkes, Fig. 10 zeigt eine Busleitungs-Schnittstellenlogik eines mit der Busleitung gekoppelten typischen Speichersteuerwerkes . Fig. 11 zeigt eine Busleitungs-Schnittstellenlogik eines mit der Busleitung gekoppelten Datenprozessors. Fig. 12 zeigt eine in dem System benutzte Datenvollständig-

keits-Anordnung.

Fig. 13 veranschaulicht ein Adressierungsverfahren des Systems.

Die Datenverarbeitungs-Busleitung des vorliegenden Systems stellt einen Nachrichtenübertragungsweg zwischen zwei Einheiten in dem System dar. Die betreffende Busleitung ist eine für einen asynchronen Betrieb ausgelegte Busleitung, die den Anschluß von Einheiten mit verschiedenen Geschwindigkeiten ermöglicht, um in demselben System effektiv zu arbeiten. Die Auslegung der betreffenden Busleitung des vorliegenden Systems ermöglicht Nachrichtenübertragungen vorzunehmen, einschließlich Speicher-Transfers, ühterbrechungs-, Daten-, Status- und Befehlsübertragungen. Die Gesamtkonfiguration eines typischen Systems ist in Fig. 1 gezeigt.

Die Busleitung ermöglicht irgendwelchen zwei Einheiten, zu einer vorgegebenen Zeit über einen gemeinsamen (aufgeteilten)

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Signalweg miteinander Nachrichtensignale auszutauschen. Jede Einheit, die eine Nachrichtenverbindung herzustellen wünscht, fordert einen Busleitungszyklus bzw. kurz Buszyklus an. Wenn der betreffende Buszyklus gewährt wird, wird die betreffende Einheit zu einer Master-Einheit; sie kann irgendeine andere Einheit in dem System als Tochtereinheit adressieren. Die meisten Übertragungen bzw. Transfers erfolgen in Richtung von der Haupteinheit zu der Tochtereinheit hin. Einige Arten des Busleitungs-Austausches erfordern einen Antwortzyklus (Lesespeicher zum Beispiel). In den Fällen, in denen ein Antwortzyklus gefordert ist, übernimmt die anfordernde Stelle die Rolle der Mastereinheit, wodurch angezeigt wird, daß eine Antwort benötigt wird. Außerdem identifiziert die betreffende Mastereinheit selbst die Tochtereinheit. Wenn die benötigte Information verfügbar wird (in Abhängigkeit von der Antwortzeit der Tochtereinheit) übernimmt nunmehr die Tochtereinheit die Rolle der Mastereinheit und löst eine Übertragung an die anfordernde Einheit aus. Dies beendet den Austausch, der in diesem Fall zwei Buszyklen beansprucht hat. Die Zwischenzeit auf der Busleitung zwischen diesen beiden Zyklen kann für den anderen Systemverkehr benutzt werden, der nicht diese beiden Einheiten betrifft.

Eine Mastereinheit kann irgendeine andere Einheit auf der Busleitung als Tochtereinheit adressieren. Dies geschieht dadurch, daß die Tochtereinheit-Adresse auf den Adressenleitungen abgegeben wird. Dabei können z.B. 24 Adressenleitungen vorgesehen sein, die in Abhängigkeit vom Zustand einer begleitenden Steuerleitung, dem sogenannten Speicherbezugssignal (BSMREF-), eine von zwei Darstellungen enthalten können. Wenn das Speicherbezugssignal eine binäre O ist, wird das Format gemäß Fig. 2 an die.Adressenleitungen abgegeben, wobei die dreiundzwanzigste Leitung das Bit niedrigster Wertigkeit führt. Es sei darauf hingewiesen, daß die im Rahmen dieser

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Anmeldung benutzten Ausdrücke "binäre O" und "binäre 1" dazu benutzt werden, niedrige und hohe Zustände von elektrischen Signalen anzugeben. Wenn das Speicherbezugssignal eine binäre ist, wird das Format für 24 Bits abgegeben, wie dies in Fig.

gezeigt ist. Wenn der Speicher adressiert wird, ermöglicht die

24 Busleitung im wesentlichen bis zu 2 Bytes direkt in dem Speicher zu adressieren. Wenn Einheiten eine Steuerinformation, Daten oder Unterbrechungen abgeben, nehmen sie eine gegenseitige Adressierung durch die Kanalnummer vor. Die Kanalnummer läßt

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eine Adressierung von bis zu 2 Kanälen durch die Busleitung zu. Zusammen mit der Kanalnummer wird ein 6-Bit-Funktionscode abgegeben, der spezifiziert, welche d die betreffende Übertragung betrifft.

abgegeben, der spezifiziert, welche der 2 möglichen Funktionen

Wenn eine Mastereinheit einen Antwortzyklus von der Tochtereinheit her benötigt, zeigt sie dies der Tochtereinheit durch einen 1-Zustand (Lesebefehl) einer Steuerleitung an, die mit BSWRITE- bezeichnet ist (der andere Zustand der betreffenden Leitung erfordert keine Antwort, d.h., daß ein Schreibbefehl vorliegt). Darüber hinaus kann die Haupt- bzw. Mastereinheit ihre eigene Identität bzw. Kennung an die Tochtereinheit mittels einer Kanalnummer angeben bzw. bereitstellen. Die Datenleitungen sind im Unterschied zu den Busadressenleitungen entsprechend dem aus Fig. 4 ersichtlichen Format codiert, um die Identität der Mastereinheit anzugeben, wenn eine Antwort von der Tochtereinheit benötigt wird. Der Antwortzyklus wird der anfordernden Einrichtung durch eine Nicht-Speicherbezugsübertragung zugewiesen; die Steuerleitung wird, wie dies als Buszyklus zweiter Hälfte (BSSHBC-) angegeben ist, freigegeben, um anzugeben, daß dies der erwartete Zyklus ist (im Vergleich zu einer unverlangten Übertragung von einer anderen Einheit.

Das gemeinsame Verbindungs-Unterbrechungs-Netzwerk sorgt für die Funktion der Zuteilung von Buszyklen und zur Lösung von

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gleichzeitigen Anforderungen bezüglich der Benutzung der Busleitung. Die Priorität wird dabei auf der Grundlage der physikalischen Lage an der Busleitung zugeteilt; die höchste Priorität wird der ersten Einheit an der Busleitung gegeben. Die zur Ausführung der Verbindungs-Unterbrechungs-Funktion dienende Verknüpfungsschaltung ist in Fig. 8 gezeigt; sie ist in gleicher Weise auf sämtliche Einheiten verteilt, die an der Busleitung angeschlossen sind. In einem typischen System wird dem Speicher die höchste Priorität zugeteilt, und der Zentraleinheit bzw. dem Zentralprozessor wird die niedrigste Priorität zugeteilt; die übrigen Einheiten sind auf der Grundlage ihrer Leistungsanforderungen entsprechend positioniert.

Gemäß Fig. 1 enthält ein typisches System der vorliegenden Erfindung eine mehrere Leitungen umfassende Busleitung 200, die mit den Speichern 1-202 bis N-204 verbunden ist. Derartige Speicher besitzen die höchste Priorität. Außerdem ist die Busleitung* mit der Zentraleinheit 206 verbunden,die die niedrigste Priorität besitzt. Ferner können an der Busleitung beispielsweise ein wissenschaftliches Rechenwerk 208 und verschiedene Steuerwerke 210, 212 und 214 angeschlossen sein. Das Steuerwerk 210 kann so geschaltet sein, daß es beispielsweise vier periphere Einheitsdatensatz-Einrichtungen 216 steuert. Das Steuerwerk bzw. die Steuereinrichtung 212 kann dazu herangezogen werden, eine Nachrichtenverbindungssteuerung über Modemeinrichtungen zu bewirken. Demgegenüber kann das Steuerwerk bzw. die Steuereinrichtung 214 dazu herangezogen werden, Massenspeichereinrichtungen zu steuern, wie eine periphere Bandeinrichtung 218 oder eine periphere Magnetplatteneinrichtung 220. Wie zuvor erläutert, kann irgendeine der mit der Busleitung 200 gekoppelten Einrichtungen einen Speicher oder eine andere an der Busleitung angeschlossene Einheit adressieren. Die periphere Bandeinrichtung 218 kann den Speicher 200 über

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das Steuerwerk 214 adressieren. Wie nachstehend noch erläutert werden wird, enthält jede der direkt an der Busleitung angeschlossenen Einheiten eine Verbindungs-Unterbrechungs-Logik, wie sie in Fig. 8 gezeigt und im Zusammenhang mit Fig. 8 erläutert wird. Außerdem enthält jede derartige Einheit eine Adressenlogik, die in Verbindung mit Fig. 9 bezüglich einer typischen Grundeinrichtungs-Steuerwerkadressenlogik, im Zusammenhang mit Fig. 10 bezüglich einer typischen Speicheradressenlogik und im Zusammenhang mit Fig. 11 bezüglich einer typischen Zentraleinheits-Adressenlogik erläutert werden wird. Einheiten, die nicht unmittelbar mit der Busleitung verbunden sind, wie die Einheiten 216, 218 und 220, besitzen ebenfalls eine Verbindungs-Unterbrechungs-Logik.

Für jeden Endpunkt existiert in einem bestimmten System eine Kanalnummer; eine Ausnahme "bilden jedoch die Verarbeitungselemente des Speichertyps. Diese Verarbeitungselemente werden durch die Speicheradresse identifiziert bzw. gekennzeichnet. Eine Kanalnummer ist jeder derartigen Einrichtung zugeteilt. Einrichtungen für einen vollständigen Duplexbetrieb sowie Einrichtungen für einen Halbduplexbetrieb benutzen zwei Kanalnummern. Einrichtungen, die lediglich Eingabe- oder Ausgabe-Einrichtungen sind, benutzen jeweils lediglich eine Kanalnummer. Die Kanalnummern sind ohne weiteres veränderbar. Demgemäß können ein oder mehrere Hexadezimal-Drehschalter (Daumenradschalter) für jede derartige Einheit verwendet werden, die an der Busleitung angeschlossen ist, um die Adresse der betreffenden Einheit anzuzeigen oder einzustellen. Wenn ein System so ausgestattet ist, kann somit die Kanalnummer für die an der Busleitung angeschlossene bestimmte Einheit in geeigneter Weise für das bestimmte System festgelegt werden. Einheiten mit einer Mehrzahl von Eingangs/Ausgangs-(I/O)-Anschlüssen erfordern im allgemeinen einen Block von aufeinanderfolgenden Kanalnummern. So kann z.B. eine vier

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Eingänge aufweisende Einheit Drehschalter verwenden, um die oberen sieben Bits einer Kanalnummer festzulegen; die drei Bits niedriger Wertigkeit der betreffenden Kanalnummer können zur Festlegung der Anschlußnummer herangezogen werden, um die Eingangsanschlüsse von den Ausgangsanschlüssen zu unterscheiden. Die Kanalnummer der Tochtereinheit tritt auf der Adressenbusleitung für sämtliche Nicht-Speicher-Übertragungen auf, wie dies in Fig. 3 veranschaulicht ist. Jede Einheit vergleicht die Nummer mit ihrer eigenen, intern gespeicherten Nummer (mittels der Drehschalter intern gespeichert). Diejenige Einheit, die eine Übereinstimmung feststellt, ist per Definition die Tochtereinheit, die auf den betreffenden Zyklus ansprechen muß. Im allgemeinen wird nicht zwei Punkten in einem einzigen System dieselbe Kanalnummer zugeteilt. Wie in Fig. 3 gezeigt, kann eine bestimmte Busleitungs- oder Eingabe/Ausgabe-Funktion ausgeführt werden, wie dies durch die Bits 18 bis 23 der Busadressenleitungen für Nicht-Speicherübertragungen angegeben ist. Die Funktionscodes können Ausgabe- oder Eingabeoperationen festlegen. Sämtliche ungeradzahligen Funktionscodes legen Ausgangsübertragungen (Schreiben) fest, während sämtliche geradzahligen Funktionscodes Eingabeübertragungsanforderungen (Lesen) festlegen. Die Zentraleinheit überprüft das Bit 23 niedrigster Wertigkeit des 6-Bit-Funktionscodefeldes auf einen Eingabe/Ausgabe-Befehl und benutzt eine Busleitung zur Bestimmung der Richtung.

Es gibt verschiedene Ausgabe- und Eingabefunktionen. Eine der Ausgabefunktionen ist ein Befehl, durch den eine Datengröße, beispielsweise 16-Bits, in den Kanal von der Busleitung geladen wird. Die Bedeutungen der einzelnen Datenbits sind komponentenspezifisch; die Datengröße wird jedoch dazu herangezogen, die Daten anzugeben, die abzuspeichern, auszusenden, zu übertragen, etc. sind, und zwar in Abhängigkeit von der bestimmten Komponentenfunktionalität. Eine weitere

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derartige Ausgabefunktion ist ein Befehl, durch den z.B. eine 24-Bit-Größe in das Kanaladressenregister (nicht gezeigt) geladen wird. Die Adresse ist eine Speicherbyteadresse land bezieht sich auf die Anfangsspeicherstelle in dem Speicher, an der der Kanal die Dateneingabe oder Datenausgabe beginnen wird. Verschiedene andere Ausgabefunktionen enthalten einen Ausgabebereichsbefehl, der die Größe des Speicherpuffers bezeichnet, der dem Kanal für eine bestimmte Übertragung zugeteilt ist, einen Ausgabesteuerbefehl, der durch seine individuellen Bits bestimmte Antworten bzw. Verhalten bewirkt, Ausgabe-Task-Funktionen, wie Druckbefehle, eine Ausgabe-Unterteilung, bei der es sich um einen Befehl handelt, der Funktionen bezeichnet, wie eine Terminalgeschwindigkeit, einen Kartenieserbetrieb, etc., und eine Ausgabe-Unterbrechungssteuerung, bei der es sich um einen Befehl handelt, der z.B. ein 16-Bit-Wort in den Kanal mit dem in Fig. 5 gezeigten Format lädt. Die ersten 10 Bits geben die Zentraleinheits-Kanalnummer an, und die Bits 10 bis 15 geben die Unterbrechungsebene an. Auf eine Unterbrechung hin wird die Zentraleinheits-Kanalnummer auf der Adressenbusleitung zurückgeführt, während die Unterbrechungsebene auf der Datenbusleitung zurückgeführt wird.

Die Eingabefunktionen umfassen den Ausgäbefunktionen ähnliche Funktionen; eine Ausnahme besteht in diesem Fall jedoch insofern, als die Eingabedaten von der Einrichtung zu der Busleitung übertragen werden. Die Eingabefunktionen umfassen Dateneingabe-, Eingabeadressen- und Eingabebereichsbefehle sowie Task-Konfigurations- und Unterbrechungsbefehle. Darüber hinaus ist der Einrichtungsidentifizierungsbefehl erfaßt, wodurch der Kanal seine Einrichtungidentifizierungsnummer auf der Busleitung abgibt. Außerdem sind zwei Eingabebefehle enthalten, durch die ein Statuswort 1 oder ein Statuswort 2 von dem Kanal an die Busleitung abgegeben wird, wie dies im folgenden erläutert werden wird.

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Die Anzeige von dem Statuswort 1 her kann z.B. eine Anzeige darüber umfassen, ob die bestimmte Einrichtung in Betrieb ist, ob sie bereit ist, eine Information von der Busleitung aufzunehmen, ob ein Fehlerstatus vorliegt oder eine Kenntnisnahme bzw. Aufmerksamkeit erforderlich ist. Das Statuswort 2 kann z.B. eine Anzeige über die Parität, eine Anzeige darüber, ob ein riicht-korrigierbarer Speicherfehler oder ein korrigierter Speicherfehler vorliegt, eine Anzeige darüber, ob ein rechtmäßiger Befehl vorliegt, oder eine Anzeige darüber enthalten, ob beispielsweise eine nicht existierende Einrichtung oder Hilfsquelle vorhanden ist.

Wie zuvor erläutert, ist eine eindeutige Einrichtungsidentifizierungsnummer jeder der verschiedenen Einrichtungen zugeteilt, die an der Busleitung angeschlossen sind» Diese Nummer wird an die Busleitung auf den Eingabefunktionsbefehl hin abgegeben, der die Berechtigung für die Eingabeeinrichtungsidentifizierung mit sich bringt. Diese Nummer wird an die Daten-Busleitung in dem in Fig. 6 gezeigten Format abgegeben. Zweckmäßigerweise wird die Nummer bzw. Zahl aufgeteilt in 13 Bits, die die Einrichtung kennzeichnen (Bits O bis 12) und in drei Bits, die eine bestimmte Funktionalität der Einrichtung angeben (Bits 13 bis 15), wie dies erforderlich sein kann.

Eine Einheit, die die Zentraleinheit zu unterbrechen wünscht, fordert einen Buszyklus an. Wenn der Buszyklus zugeteilt ist, gibt die betreffende Einheit ihren Unterbrechungsvektor an die Busleitung ab. Der Unterbrechungsvektor enthält die Kanalnummer der Zentraleinheit und die Unterbrechungsebenennummer. Die betreffende Einheit gibt als ihren Unterbrechungsvektor somit die Mastereinheits-Kanalnummer und ihre Unterbrechungsebenennummer ab. Wenn diese Kanalnummer die Kanalnummer der Zentraleinheit ist, nimmt die Zentraleinheit die Unterbrechung an, sofern die angegebene Ebene numerisch kleiner ist als die gerade vorhandene interne Ebene der Zentraleinheit und sofern

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die Zentraleinheit noch nicht eine weitere Unterbrechung angenommen hat. Die Annahme wird durch ein Bus-ACK-Signal (BSACKR-) angezeigt. Wenn die Zentraleinheit die Unterbrechung nicht annehmen kann, wird ein NAK-Signal durchgeführt (BSNAKR-). Einrichtungen, die ein NAK-Signal aufnehmen (das zuweilen auch als NACK-Signal bezeichnet wird), nehmen einen erneuten Versuch vor, wenn von der Zentraleinheit CP ein Signal (BSINT-) aufgenommen wird, das die Wiederannahme einer normalen Unterbrechung angibt. Die Zentraleinheit gibt dieses Signal dann ab, wenn sie eine Ebenenänderung abgeschlossen hat und daher wieder Unterbrechungen anzunehmen imstande sein kann. Die Kanalnummer der Mastereinheit wird in dem Vektor für die Benutzung abgegeben, da mehr als ein Kanal in derselben Unterbrechungsebene liegen kann. Die Unterbrechungsebene O ist von spezieller Bedeutung, da sie per Definition bedeutet, daß die Einheit nicht unterbrechen soll. In Fig. 7 ist das Busleitungs-Zeitdiagramm gezeigt, das nachstehend im einzelnen erläutert werden wird. Die zeitliche Steuerung wird bei sämtlichen Übertragungen von einer Haupteinheit bzw. Mastereinheit zu einer Tochtereinheit hin benutzt, die an der Busleitung angeschlossen ist. Die Geschwindigkeit, mit der die Übertragung stattfinden kann, hängt von der Konfiguration bzw. Ausstattung des Systems ab.Dies bedeutet folgendes: Je mehr Einheiten an der Busleitung angeschlossen sind und je länger die Busleitung ist, umso länger dauert die Nachrichtenübertragung auf der Busleitung mit Rücksicht auf die Ausbreitungsverzögerungszeiten. Auf der anderen Seite verringert sich durch die geringere Anzahl von Einheiten an der Busleitung die Ansprechzeit. Demgemäß ist die Busleitungs-Zeitsteuerung tatsächlich von asynchroner Natur. Eine Mastereinheit, die einen Buszyklus wünscht, führt eine Busanforderung aus. Das Signal BSREQT- ist sämtlichen Einheiten an der Busleitung gemeinsam. Ist dieses Signal eine binäre O, so zeigt dies an, daß zumindest eine Einheit einen Buszyklus anfordert. Wenn der Buszyklus zugeteilt ist, wird das Signal BSDCNN- eine binäre 0, wodurch

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angezeigt wird, daß eine Verbindungs-Unterbrechungs-Funktion wie dies im Zusammenhang mit Fig. 8 noch im einzelnen erläutert werden wird - abgeschlossen ist und daß nunmehr eine bestimmte Mastereinheit die Steuerung der Busleitung besitzt. Zu dem Zeitpunkt, zu dem das Signal BSDCNN- eine binäre O wird, gibt die Mastereinheit die zu übertragende Information an die Busleitung ab. Jede Einheit an der Busleitung bildet aus dem Signal BSDCNN- einen internen Abtastimpuls. Der Abtastimpuls wird z.B. etwa 60 NanoSekunden von der Aufnahme des Binärzustands O bei dem Signal BSDCNN- verzögert. Wenn die Verzögerungszeit vollständig in der Tochtereinheit liegt^werden Busleitungs-Ausbreitungszeitänderungen berücksichtigt sein, und jede Tochtereinheit wäre imstande, ihre Adresse (Speicheradresse oder Kanalnummer) zu erkennen. Die adressierte Tochtereinheit kann nunmehr eine von drei Antworten geben, entweder ein ACK-Signal, ein NACK-Signal oder ein WAIT-Signal oder insbesondere ein Signal BSACKR-, BSNAKR- oder BSWAIT-. Das Antwortsignal wird über die Busleitung ausgesendet; es dient der Mastereinheit als Signal dafür, daß die Tochtereinheit die angeforderte Maßnahme erkannt hat. Die Steuerleitungen kehren dann in den Binärzustand 1 in der aus Fig. 7 ersichtlichen Folge zurück. Demgemäß läuft der Austauschbetrieb völlig asynchron, und jeder Übergang tritt lediglich dann auf, wenn der vorhergehende Übergang aufgenommen worden ist. Einzelne Einheiten können daher unterschiedlich lange Zeitspannen zwischen dem Abtastsignal und dem ACK-Signal, etc. benötigen. Der Übergang hängt dabei von der internen Funktionalität der jeweiligen Einheit ab. Durch eine Busleitungs-Zeitsperrenfunktion werden nicht-programmierte Stops in einer Schleife vermieden, die sonst auftreten könnten.

Die Information, die über die Busleitung übertragen wird, kann beispielsweise 50 Signale oder Bits enthalten, die wie folgt aufgegliedert werden können: 24 Adressenbits, 16 Datenbits, 5 Steuerbits und 5 Vollständigkeitsbits. Diese ver-

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schiedenen Signale werden nachstehend noch näher erläutert.

Die Verbindungs-Unterbrechungs-Funktion, die im Zusammenhang mit Fig. 8 im einzelnen beschrieben werden wird, besteht darin, gleichzeitig vorhandene Anforderungen von unterschiedlichen Einheiten her bezüglich der Bedienung und Zuteilung von Buszyklen auf der Grundlage eines Positions-Prioritätssystems einer Entscheidung zu unterziehen. Wie zuvor angegeben, besitzt der Speicher die höchste Priorität, und die Zentraleinheit besitzt die niedrigste Priorität. Diese Einrichtungen liegen physikalisch an gegenüberliegenden Enden der Busleitung 200. Die anderen Einheiten nehmen Zwischenstellungen ein; sie besitzen eine Priorität, die in bezug auf ihre Nähe zu dem speicherseitigen Ende der Busleitung hin zunimmt. Die Prioritätslogik gemäß Fig. 8 ist in jeder der Einheiten enthalten, die direkt an der Busleitung angeschlossen sind, um nämlich die Verbindungs-Unterbrechungsfunktion zu bewirken. Jedes derartige, einer Einheit zugehörige Prioritätsnetzwerk enthält ein Zuteilungs-Flipflop. Zu irgendeinem Zeitpunkt kann lediglich ein bestimmtes Zuteilungs-Flipflop gesetzt sein; die betreffende Einheit ist per Definition für den bestimmten Buszyklus die Mastereinheit. Irgendeine Einheit kann eine Benutzeranforderung zu irgendeinem Zeitpunkt abgeben, wodurch ihr Benutzer-Flipflop gesetzt wird. Zu irgendeinem Zeitpunkt davor können viele Benutzer-Flipflops gesetzt sein. Jedes derartige Flipflop gibt einen zukünftigen Buszyklus an. Darüber hinaus enthält jede an der Busleitung liegende Einheit ein Anforderungs-Flipflop. Wenn sämtliche Einheiten zusammen betrachtet werden, können die Anforderungs-Flipflops als Anforderungs-Register betrachtet werden. Die Ausgangssignale dieses Registers speisen dann das Verbindungs-Unterbrechungs-Netzwerk, welches in der Weise wirkt, daß lediglich ein Zuteilungs-Flipflop gesetzt wird, und zwar unabhängig davon, wie viele Anforderungen noch unerledigt sind. Wenn keine unerledigten Anforderungen vorhanden wären, wären

somit keine Anforderungs-Flipflops gesetzt. Das erste Benutzer-Flipflop, das gesetzt wird, würde das Setzen seines Anforderungs-Flipflops "bewirken. Dies würde seinerseits nach Ablauf einer kurzen Verzögerungszeit, wie dies nachstehend beschrieben werden wird, das Setzen der Anforderungs-Flipflops anderer Einrichtungen verhindern. Damit wird also während einer vorgegebenen Zeitspanne (der Verzögerungszeitspanne) ein Auszug sämtlicher Benutzeranforderungen gegeben. Das Ergebnis besteht darin, daß eine Anzahl von Anforderungs-Flipflops während dieser Verzögerungszeitspanne gesetzt sein kann, und zwar in Abhängigkeit von ihrem Erreichen. Um zu ermöglichen, daß die Ausgangssignale der Anforderungs-Flipflops stabil werden, besitzt jede Einheit eine solche Verzögerungszeit, daß sichergestellt ist, daß eine derartige Stabilisation aufgetreten ist. Ein bestimmtes Zuteilungs-Flipflop wird gesetzt, wenn das dieser Einheit zugehörige Anforderungs-Flipflop gesetzt ist und wenn die Verzögerungszeit abgelaufen ist und keine Einheit mit höherer Priorität einen Buszyklus wünscht. Ein Abtastsignal wird sodann nach einer weiteren Verzögerungszeitspanne erzeugt, und schließlich wird das Zuteilungs-Flipflop gelöscht (zurückgestellt), wenn die Mastereinheit ein Signal ACK, NACK oder WAIT von der Tochtereinheit her empfängt.

Wie zuvor angegeben, gibt es drei mögliche Antwortsignale von den Tochtereinheiten, das Signal ACK, das Signal WAIT oder das Signal NACK. Darüber hinaus existiert ein vierter Zustand, in welchem überhaupt keine Antwort gegeben wird. In dem Fall, daß keine Einheit an der Busleitung die an sie adressierte Übertragung erkennt, kommt keine Antwort zustande. Sodann tritt eine Zeitsperrenfunktion auf, und ein NACK-Signal wird aufgenommen, wodurch eine Freigabe der Busleitung erfolgt. Ein ACK-Signal wird dann erzeugt, wenn die Tochtereinheit imstande ist, die Busleitungsübertragung von der Haupteinheit bzw. Mastereinheit anzunehmen und dies vorzu-

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nehmen auch wünscht. Das WAIT-Antwortsignal wird von der Tochtereinheit dann erzeugt, wenn diese kurzzeitig belegt ist und zu diesem Zeitpunkt eine Übertragung nicht annehmen kann. Auf die Aufnahme des WAIT-Signales hin nimmt die Mastereinheit bei dem nächsten, ihr zugeteilten Buszyklus einen Zyklusversuch vor und setzt dies solange fort, bis sie erfolgreich ist. Einige der Gründe für das Vorliegen eines WAIT-Antwortsignals von einer Tochtereinheit her - wenn die Zentraleinheit die Mastereinheit bildet - sind z.B. dann gegeben, wenn der Speicher eine Tochtereinheit ist und auf eine Anforderung von einer anderen Einheit her antwortet oder wenn ein Steuerwerk eine Tochtereinheit ist, beispielsweise wenn das Steuerwerk auf eine Antwort von dem Speicher her wartet, oder wenn das Steuerwerk den vorhergehenden Eingabe/Ausgabe-Befehl noch nicht verarbeitet hat. Wenn ein Steuerwerk die Haupteinheit bildet und wenn die Zentraleinheit die Tochtereinheit bildet, kann die Zentraleinheit mit einem ACK-Signal oder mit einem NACK-Signal an das Steuerwerk antworten, nicht aber mit einem WAIT-Signal. Der Speicher kann darüber hinaus, wenn er die Mastereinheit bildet, nicht veranlaßt werden zu warten, ob nun die Tochtereinheit eine Zentraleinheit oder ein Steuerwerk ist. Das NACK-Signal, welches durch die Tochtereinheit angezeigt wird, bedeutet, daß diese Einheit zu dem betreffenden Zeitpunkt eine Übertragung nicht annehmen kann. Auf die Aufnahme eines NACK-Signales hin wird eine Mastereinheit nicht sofort einen erneuten Versuch unternehmen, sondern vielmehr wird sie eine bestimmte Maßnahme ausführen,die von der Art der betreffenden Mastereinheit abhängt.

Wie zuvor generell angegeben, treten auf der Busleitung Grund-Zeitsteuersignale auf, um die Austauschfunktion zu bewirken. Diese fünf Signale, die oben angegeben worden sind, sind das Busleitungs-Anforderungssignal (BSREQT-), das in dem Fall, daß es als binäre 0 auftritt, anzeigt, daß eine oder mehrere Einheiten an der Busleitung den Buszyklus

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angefordert haben; ferner gehört zu den erwähnten Signalen das Datenzyklus-Augenblickssignal (BSDCNN-), das in dem Fall, daß es als binäre 0 auftritt, anzeigt, daß eine genau festgelegte Mastereinheit eine Busübertragung vornimmt und an die betreffende Busleitung eine Information für die Verwendung durch einige bestimmte Tochtereinheiten abgegeben hat. Zu den erwähnten Signalen gehört ferner das ACK-Signal (BSACKR-), bei dem es sich um ein Signal handelt, das von der Tochtereinheit für die Mastereinheit erzeugt wird und das angibt, daß die Tochtereinheit diese Übertragung annimmt, indem das betreffende Signal als binäre O auftritt. Zu den betreffenden Signalen gehören ferner das NAK-Signal (BSNAKR-), das von der Tochtereinheit für die Mastereinheit erzeugt wird, um als binäre 0 dieser Mastereinheit anzuzeigen, daß diese Übertragung verweigert wird. Zu den betreffenden Signalen gehört schließlich das WAIT-Signal (BSWAIT-), das von der Tochtereinheit für die Mastereinheit erzeugt wird und das als binäre 0 anzeigt, daß die betreffende Tochtereinheit die Übertragung verweigert.

Wie zuvor angedeutet, können überdies bis zu 50 Informationssignale vorhanden sein, die als Informationsinhalt des jeweiligen Buszyklus übertragen werden. Diese Signale sind gültig für die Verwendung durch die Tochtereinheit auf die Vorderflanke des Abtastsignales hin. Die gesamte nachfolgende Diskussion ist lediglich als Beispiel zu verstehen; es dürfte einzusehen sein, daß die Anzahl der Bits für verschiedene Funktionen geändert werden kann. Demgemäß können 16 Leitungen oder Bits für die Daten und insbesondere für die Signale BSDTOO- bis BSDT15- vorgesehen sein. Ferner sind 24 Leitungen für die Adresse, insbesondere für die Signale BSADOO- bis BSAD23- vorgesehen. Ein Bit ist für das Speicherbezugssignal (BSMREF-) vorgesehen, das in dem Fall, daß es eine binäre 0 ist, anzeigt, daß die Adressenleitungen eine Speicheradresse enthalten. Wenn das Speicherbezugssignal eine

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binäre 1 ist, zeigt dies an, daß die Adressenleitungen eine Kanaladresse und einen Funktionscode enthalten, wie dies in Fig. 3 angegeben ist. Außerdem wird ein Byte-Signal (BSBYTE-) bereitgestellt, welches in dem Fall, daß es eine binäre O ist, anzeigt, daß die gerade vorliegende Übertragung eine Byte-Übertragung und nicht eine Wort-Übertragung ist; ein Wort besteht in typischer Weise aus zwei Bytes. Außerdem ist ein Schreibsignal (BSWRIT-) vorhanden, das in dem Fall, daß es eine binäre 1 ist, anzeigt, daß von der Tochtereinheit erwartet wird, daß sie eine Information an die Mastereinheit abgibt. Eine gesonderte Busübertragung liefert diese Information. Ferner ist ein zweiter Halbbuszyklus (BSSHBC-) bereitgestellt, der bei Anwendung durch die Mastereinheit der Tochtereinheit anzeigt, daß es sich um die zuvor angeforderte Information handelt. Ab dem Zeitpunkt, zu dem zwei Einheiten an der Busleitung mit einer Leseoperation begonnen haben (durch das Signal (BSWRIT-) angegeben) bis zum Auftreten des zweiten Zyklus zum Zwecke der Beendigung der Übertragung (was durch das Signal BSSHBC- angegeben wird) können beide Einheiten für alle anderen Einheiten an der Busleitung belegt sein.

Neben verschiedenen Fehler- und Paritätssignalen ist außerdem ein Verriegelungssignal unter den 50 InformationsSignalen auf der Busleitung vorhanden. Das Verriegelungssignal (BSLOCK-) wird dazu herangezogen, eine Verriegelungsoperation auftreten zu lassen. Bei dieser Operation handelt es sich um eine Mehrzyklus-Busübertragung, bei der eine Einheit ein Wort oder einen Mehrwortbereich des Speichers lesen oder schreiben kann, ohne daß irgendeine andere Einheit imstande ist, in die betreffende Operation mit einem weiteren Verriegelungsbefehl einzubrechen. Dies erleichtert den Anschluß des Systems an ein Multip—Tozessorsystem. Die Wirkung der Verriegelungsoperation besteht in der Erweiterung eines Belegungszustandes über die Dauer des Speicherzyklus für bestimmte Operationstypen. Andere Einheiten, die versuchen, Verriegelungssignale

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vor Abschluß des letzten Zyklus einzuleiten, empfangen ein NACK-Antwortsignal. Der Speicher spricht jedoch auf andere Speicheranforderungen noch an. Ein Beispiel für die Verriegelungsoperation ist der Lese-Modifizierungs-Schreibzyklus; die drei Buszyklen dieses Zyklus sind folgende: Während des ersten Buszyklus enthält der Adressenbus die Speicheradresse; die Baten_busleitung bzw. der Datenbus enthält die Kanalnummer der Ursprungs- bzw. Ausgangseinrichtung. Das Signal BSWRIT-ist eine binäre O, wodurch angezeigt ist, daß eine Antwort benötigt wird. Das Signal BSLOCK- ist eine binäre 0, wodurch angezeigt wird, daß es sich hierbei um eine Verriegelungsoperation handelt. Das Signal BSMREF- ist eine binäre 0, und das Signal BSSHBC- ist eine binäre 1. Während des zweiten Buszyklus der Lese-Modifizierungs-Schreiboperation enthält die Adressenbusleitung bzw. der Adressenbus die Kanalnummer der Ursprungseinrichtung; die Datenbusleitung enthält die Speicherdaten. Das Signal BSSHBC- ist eine binäre 0, wodurch eine Leseantwort angezeigt ist. Das Signal BSMREF- ist eine binäre 1. Während" des dritten Buszyklus enthält die Adressenbusleitung die Speicheradresse; die Datenbusleitung enthält die Speicherdaten. Das Signal BSLOCK- ist eine binäre 0, wodurch der Abschluß der Lese-Modifizierungs-Schreiboperation angezeigt wird. Das Signal BSMREF- ist eine binäre 0, und das Signal BSSHBC- ist eine binäre 0. Darüber hinaus ist das Signal BSWRIT- eine binäre 1. Wie bei allen anderen Operationen kann die Zwischenzeit auf der Busleitung zwischen den drei Buszyklen der Lese- Modifizierungs-Schreiboperation von anderen Einheiten benutzt werden, die nicht in die Übertragung einbezogen sind.

Zusätzlich zu den anderen Steuersignalen kann auf der Busleitung ferner das Busleitungs-Löschsignal (BSMCLR-) abgegeben werden, das normalerweise eine binäre 1 ist und das zu einer binären 0 wird, wenn eine Mastereinheit-Löschtaste betätigt wird, die in dem Wartungsfeld der Zentraleinheit vorgesehen

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sein kann. Das Busleitungs-Löschsignal kann zu einem Binärsignal O beispielsweise auch während einer Speisespannungs-Einschaltfolge werden. Das Fortsetzungs-Unterbrechungssignal (BSRINT-) ist ein Impuls von kurzer Dauer, der von der Zentraleinheit jeweils dann abgegeben wird, wenn diese eine Ebenenänderung abgeschlossen hat. Wenn dieses Signal aufgenommen wird, gibt die jeweilige Tochtereinheit, die zuvor unterbrochen worden war und die gewissermaßen zurückgewiesen worden ist, wieder die Unterbrechung ab.

Nunmehr wird das Zeitdiagramm gemäß Fig. 7 unter Bezugnahme auf die Adressenlogikschaltung eines typischen Steuerwerkes sowie unter Bezugnahme auf den Speicher und die Zentraleinheit im einzelnen erläutert.

Unter Bezugnahme auf das Zeitdiagramm gemäß Fig. 7 sei bemerkt, daß in jedem Buszyklus drei* unterscheidbare Teile vorhanden sind, und zwar insbesondere die Periode (7-A bis 7-C), während der die anfordernde Einrichtung mit der höchsten Priorität die Busleitung erhält, die Periode (7-C bis 7-E), während der die Mastereinheit eine Tochtereinheit anfordert, und die Periode (7-E bis 7-G), während der die Tochtereinheit anwortet. Wenn die Busleitung sich in der Ruhestellung befindet, ist das Bus-Ieitungs-Anforderungssignal (BSREQT-) eine binäre 1. Die zum Zeitpunkt 7-A auftretende negative Flanke des Busleitungs-Anforderungssignals beginnt einen Prioritätsnetzweik-Zyklus. Innerhalb des Systems wird eine asynchrone Verzögerung für das Prioritätsnetzwerk zugelassen, sich einzustellen (zum Zeitpunkt 7-B); außerdem ist die Auswahl eines Mastereinheits-Benutzers der Busleitung ermöglicht. Das nächste Signal auf der Busleitung ist das Signal BSDCNN- oder das Datenzyklus-Augenblickssignal. Der Übergang des Signals BSDCNN- in eine binäre 0 zum Zeitpunkt 7-C bedeutet, daß der Benutzer der Busleitung einer Mastereinheit zugeteilt worden ist. Danach bedeutet die zweite Phase der Busoperation, daß die Mastereinheit ausgewählt und nunmehr frei ist, eine Information auf den Daten-, Adressen-

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und SteueiLjLeitungen der Busleitung 200 zu einer Tochtereinheit hin zu übertragen, die die betreffende Mastereinheit so kennzeichnet.

Die Tochtereinheit bereitet die Einleitung der dritten Phase der Busoperation bzw. Busleitungsoperation vor, und zwar beginnend mit der negativen Flanke des Abtastsignales oder des Signales BSDCND-, Das Abtastsignal wird beispielsweise 60 NanoSekunden von der negativen Flanke des Signals BSDCNN-ausgehend durch die Verzögerungsleitung 25 gemäß Fig. 8 verzögert. Auf das Auftreten der negativen Flanke des Signals BSDCND- zum Zeitpunkt 7-D kann die Tochtereinheit nunmehr eine Überprüfung vornehmen um festzustellen, ob das betreffende Signal .ihre Adresse ist und ob sie aufgefordert ist, den Entscheidungsprozeß darüber zu beginnen, welche Antwort zu erzeugen ist. Dies ruft in typischer Weise die Erzeugung eines Quittungssignals (BSACKR-) durch die Tochtereinheit oder in den nicht-typischen Fällen die Erzeugung eines Signals BSNAKR- oder BSWAIT- hervor, oder es kann überhaupt kein Antwortsignal erzeugt werden, wie dies nachstehend beschrieben werden wird (im Falle einer nicht-existierenden Tochtereinheit). Die negative Flanke des Quittungssignals zum Zeitpunkt 7-E bewirkt, wenn sie durch die Mastereinheit aufgenommen wird, daß das Signal BSDCNN- der Mastereinheit zu einer binären 1 zum Zeitpunkt 7-F wird. Das Abtastsignal kehrt in den Binärzustand 1 zum Zeitpunit 7-G zurück. Dies stellt eine durch die Verzögerungsleitung 25 von dem Zeitpunkt 7-F aus laufende Verzögerungszeit dar. In der dritten Phase der Busleitungsoperation werden somit die Daten und die Adresse auf der Busleitung durch die Tochtereinheit abgespeichert, und der Buszyklus beginnt, auszulaufen. Das Ende des Zyklus, d.h. der Zeitpunkt, zu dem das Signal BSDCNN- aine binäre 1 wird, ermöglicht dynamisch eine weitere Prioritätsnetzwerk-Aufteilung. Ein Busleitungs-Anforderungssignal kann zu diesem Zeitpunkt erzeugt werden, und wird dieses Signal nicht aufgenommen, so

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bedeutet dies, daß die Busleitung in den Ruhezustand zurückkehrt. Demgemäß würde das Signal BSREQT- in den Binärzustand übergehen. Wenn das Busleitungs-Anforderungssignal zu dem betreffenden Zeitpunkt vorhanden ist, d.h., daß eine binäre 0 vorhanden ist, wie dies gezeigt ist, wird der asynchrone Prioritätsnetzwerk-Auswahlprozeß begonnen, woraufhin eine weitere negative Flanke des Signals BSDCNN- abgegeben wird, wie dies zum Zeitpunkt 7-1 durch gestrichelte Linien angedeutet ist. Es sei darauf hingewiesen, daß diese Prioritätsnetzwerk-Auflösung nicht auf die positive Flanke des Quittungssignals zum Zeitpunkt 7-H warten muß oder durch diese Flanke getriggert werden muß; vielmehr erfolgt eine Triggerung zum Zeitpunkt 7-F, und zwar unmittelbar auf den Übergang der Busleitung in einen Freizustand, sofern danach eine Einheit einen Buszyklus wünscht. Dieser Prozeß wiederholt sich in einer asynchronen Weise.

Nunmehr sei die Prioritätsnetzwerklogik gemäß Fig. 8 betrachtet. Der Prioritätsnetzwerkzyklus befindet sich zunächst in einem Freizustand, und das Busleitungs-Anforderungssignal (BSREQT-) auf der Leitung 10 ist eine binäre 1. Wenn dieses Busleitungs-Anforderungssignal eine binäre 1 ist, ist das Ausgangssignal des Empfängers (invertierenden Verstärkers) 11 eine binäre 0. Der Ausgang des Empfängers 11 ist mit dem einen Eingang des Verknüpfungsgliedes 12 verbunden. Die anderen Eingangssignale für das betreffende Verknüpfungsglied 12 sind das Buslöschsignal, das normalerweise eine binäre 1 ist, und das Ausgangssignal des Verknüpfungsgliedes 26, das ebenfalls normalerweise eine binäre 1 ist. Das Ausgangssignal des Verknüpfungsgliedes 12 ist während des Vorliegens des Freizustands der Busleitung somit eine binäre 0, und demgemäß wird das Ausgangssignal der Verzögerungsleitung 13 eine binäre 0 sein. Das Eingangssignal und das Ausgangssignal der Verzögerungsleitung 13 ermöglichen, wenn sie jeweils durch eine binäre 0 gebildet sind, daß das Ausgangssignal des NOR-Gliedes 14 (das ist das

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Signal BSBSY-) eine binäre 1 wird. Wenn eine der an der Busleitung angeschlossenen Einheiten einen Buszyklus wünscht, setzt sie asynchron ihr Benitzer-Flipflop 15, so daß dessen Q-Ausgangssignal eine binäre 1 ist.

Befindet sich die Busleitung im Freizustand, so besteht das erste Ereignis, das auftritt, wenn die Busleitung in den Belegtzustand übergeht, darin, daß der Benutzer sein Benutzeranforderungs-Flipflop 15 setzt. Wenn die beiden Eingangssignale für das Verknüpfungsglied 16 durch Binärsignale 1 gebildet sind, ist das Ausgangssignal des betreffenden Verknüpfungsgliedes eine binäre 0. Dadurch wird das Anforderungs-Flipflop gesetzt, so daß dessen Q-Ausgangssignal (MYREQT+) eine binäre ist. Dadurch wird also in asynchroner Weise das Q-Ausgangssignal des Anforderungs-Flipflops 17 eine binäre 1 sein. Diese Operation kann koinzident in der entsprechenden Logik der anderen, an der Busleitung angeschlossenen Einheiten auftreten.

Das als, binäre 1 auftretende Signal MYREQT+ gelangt über die Leitung 10 der Busleitung und wird als binäre 0 über die Treiberschaltung 18 abgegeben. Bezugnehmend auf das Zeitdiagramm gemäß Fig. 7 sei bemerkt, daß das Signal BSREQT-negativ wird oder in den Binärzustand 0 gelangt. Jegliche Anforderung an das System von irgendeinem der Anforderungs-Flipflops 17 der an der Busleitung angeschlossenen verschiedenen Einheiten stellt somit die Leitung 10 in/Binärzustand Die Verzögerungsleitung 13 besitzt eine hinreichende Verzögerungszeit, um die mit den Elementen 14, 16 und 17 verknüpfte Ausbreitungs-Verzögerungszeit zu kompensieren. Obwohl eine Einrichtung ihr Anforderungs-Flipflop 17 setzt, bedeutet dies somit nicht, daß eine Einrichtung höherer Priorität, die ebenfalls einen Buszyklus anfordert, nicht den nächsten Buszyklus übernimmt. Wenn ζ .Β. eine Einrichtung niedriger Priorität ihr Anforderungs-Flipflop 17 setzt, wird ein Binärsignal 0 auf der Leitung 10 zu sämtlichen Leitungen zurück-

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geführt, einschließlich der Einrichtung höherer Priorität, die ihrerseits ein Binärsignal 0 am Ausgang des Verknüpfungsgliedes 12 erzeugt, so daß ein Binärsignal 0 am Ausgang des Verknüpfungsgliedes 14 erzeugt wird. Dadurch wird das Setzen des Anforderungs-Flipflops 17 einer derartigen anderen Einrichtung höherer Priorität gesperrt, wenn tatsächlich das Benutzer-Flipflop 15 einer derartigen Einrichtung höherer Priorität nicht bereits gesetzt worden war. Nachdem die Verzögerungszeit von z.B. 20 Nanosekunden abgelaufen ist und das Ausgangssignal auf der Leitung 13 einer derartigen Einrichtung höherer Priorität und nunmehr als Binärsignal 1 auftritt, tritt das Ausgangssignal des Verknüpfungsgliedes 14 als Binärsignal 0 auf, so daß unabhängig davon, ob das Benutzer-Flipflop 15 einer derartigen Einrichtung höherer Priorität gesetzt worden ist oder nicht das Ausgangssignal des Verknüpfungsgliedes 16 ein Binärsignal 1 sein wird. Dadurch ist das Setzen des Anforderungs-Flipflops 17 gesperrt. Während eines derartigen Zeitrahmens haben sämtliche Einrichtungen ihr Anforderungs-Flipflop 17 gesetzt, sofern sie tatsächlich eine Bedienung anfordern, wie dies durch das Setzen ihres Benutzer-Flipflops 15 angegeben ist. Nach der Verzögerungszeit, die durch das Element 13 derjenigen Einrichtung hervorgerufen wird, die zuerst einen Buszyklus anfordert, kann eine Einrichtung, die ihr Anforderungs-Flipflop nicht gesetzt hatte, dies solange nicht vornehmen, bis der Buszyklus beendet ist. Demgemäß erhält die Einrichtung höherer Priorität die betreffende Busleitung auch dann,wenn ihr Benutzer-Flipflop einige wenige Nanosekunden nach dem Setzen des Flipflops der Einrichtung niederer Priorität gesetzt wird.

Demgemäß werden sämtliche Anforderungs-Flipflops 17 für Einrichtungen, die einen Buszyklus zu bekommen versuchen, während eines derartigen Intervalls gesetzt worden sein, das durch die Verzögerungsleitungsanordnung der Verzögerungsleitung 13 be-

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stimmt ist. Ungeachtet der Tatsache, daß viele derartige Einrichtungen, die an der Busleitung angeschlossen sind, ihre Anforderungs-Flipflops während einer derartigen Zeitspanne gesetzt haben können, kann lediglich eine derartige Einrichtung ihr Zuteilungs-Flipflop 22 gesetzt haben. Diejenige Einrichtung, die ihr Zuteilungs-Flipflop 22 gesetzt hat, wird die Einrichtung mit der höchsten Priorität sein, die versucht, den Buszyklus zugeteilt zu bekommen. Wenn eine derartige Einrichtung, die versucht, einen Buszyklus zugeteilt zu bekommen, ihre Operation während eines derartigen Buszyklus abgeschlossen hat, werden die anderen Einrichtungen, deren Anforderungs-Flipflops gesetzt sind, wieder versuchen, den nächsten derartigen Buszyklus zugeteilt zu bekommen, usw.. Demgemäß wird das Q-Ausgangssignal des Anforderungs-Flipflops 17 zusätzlich zur Abgabe an die Treiberschaltung 18 dem einen Eingang des NAND-Gliedes 19 zugeführt. Der Ü-Ausgang des Flipflops 17 ist mit einem Eingang des UND-Gliedes 20 verbunden. Die anderen Eingangssignale für das Verknüpfungsglied 19 werden von den Einrichtungen höherer Priorität und insbesondere beispielsweise von den neun vorhergehenden Einrichtungen höherer Priorität erhalten. Diese, von den Einrichtungen höherer Priorität her erhaltenen Signale sind, wie dies auf der linken Seite der Fig.8 bezüglich der Aufnahme veranschaulicht ist, die Signale BSAUOK+ bis BSIUOK+. Wenn irgendeines dieser neun Signale ein Binärsignal 0 ist, so bedeutet dies, daß eine Einrichtung höherer Priorität einen Buszyklus angefordert hat und daß demgemäß die gerade vorliegende Einrichtung, deren Zuteilungs-Flipflop 22 gesetzt ist, gesperrt wird und daß dadurch diese Einrichtung, daran gehindert ist, den nächsten Buszyklus zu erhalten.

Die übrigen, von dem Verknüpfungsglied 19 aufgenommenen Eingangssignale sind das Ausgangssignal der Verzögerungsleitung und das Ausgangssignal des NOR-Gliedes 21. Das Ausgangssignal der Verzögerungsleitung 13 ist ein Binärsignal 1. Wenn alle

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übrigen Eingangsignale des Verknüpfungsgliedes 19 Binärsignale sind, wird das Zuteilungs-Plipflop 22 gesetzt. Das andere Eingangssignal von dem Verknüpfungsglied 21 ist eine binäre 1, wenn sich die Busleitung im Freizustand befindet. Die Eingangssignale für das NOR-Glied 21 sind die Signale BSACKR+, BSWAIT+, BSNAKR+ und BSMCLR+. Wenn irgendeines dieser Signale als Binärsignal 1 auftritt, befindet sich die Busleitung demgemäß im Belegtzustand, und das Flipflop 22 kann nicht gesetzt werden.

Wenn das Zuteilungs-Flipflop 22 gesetzt worden ist, ist das Q-Ausgangssignal ein Binärsignal 1; es wird durch den Inverter 23 in ein Binärsignal 0 invertiert und dann auf der Signalleitung BSDCNN- der Busleitung abgegeben. Die ist in dem Zeitdiagramm gemäß Fig. 7 für den Fall gezeigt, daß das Signal BSDCNN- sich voa Binärzustand 1 zum Binärzustand 0 ändert. Demgemäß ist der Prioritätszyklus des Buszyklus beendet.

Wenn die vorliegende Einrichtung eine Bedienung erfordert und die höchste Priorität besitzt, dann sind die durch das Verknüpfungsglied 19 von der Verzögerungsleitung 13 und von der Prioritätsleitung BSAUOK+ her aufgenommenen Eingangssignale jeweils eine binäre 1. Das Q-Ausgangssignal des Flipflops wird jedoch eine binäre 0 sein, wodurch auf der Signalleitung BSNYOK+ ein Binärsignal 0 auftritt. Dadurch wird der Einrichtung zunächst niederer Priorität und den nachfolgenden Einrichtungen niedriger Priorität angezeigt, daß eine Anforderung von einer Einrichtung höherer Priorität vorliegt, die den nächsten Buszyklus benutzen wird. Auf diese Weise sind sämtliche Einrichtungen niedriger Priorität an der Benutzung des nächsten Buszyklus gehindert. Es sei darauf hingewiesen, daß die Signale auf den von den Einrichtungen höherer Priorität herkommenden neun Prioritätsleitungen in einer durch eine Stelle versetzten Weise als Signale BSBUOK+ bis BSMTOK+ übertragen werden. Demgemäß entspricht das von der vorliegenden Einrichtung aufgenommene Signal BSAUOK+ dem

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Signal BSBUOK+, das an der Einrichtung nächst niederer Priorität aufgenommen wird.

Nachdem ein Prioritätszyklus abgeschlossen ist und nachdem nunmehr auf der Leitung BSDCNN- ein Binärsignal 0 auftritt, wird das Signal durch die jeweilige Verknüpfungsschaltung aufgenommen, wie sie in Fig. 8 durch die Empfangsschaltung 24 dargestellt ist. Dies führt dazu, daß ein Binärsignal 1 am Ausgang der Empfangsschaltung 24 erzeugt wird und daß ein Binärsignal 0 vom Ausgang des NOR-Gliedes 26 abgegeben wird, wodurch das UND-Glied 12 gesperrt ist und dadurch die Erzeugung eines Binärsignals 1 verhindert ist. Darüber hinaus wird das Binärsignal 1 vom Ausgang der Empfangsschaltung 24 her durch die Verzögerungsleitung 25 aufgenommen, die eine Verzögerungsdauer von z.B. 60 Nanosekunden besitzt. Das Ausgangssignal der Verzögerungsleitung 25 wird außerdem von dem anderen Eingang des NOR-Gliedes 26 aufgenommen, so daß sich die Sperrung des Verknüpfungsgliedes 12 fortsetzt, wenn der Abtastimpuls erzeugt wird. Am Ende der durch die Verzögerungsleitung 25 hervorgerufenen Verzögerungszeitspanne wird das Abtastsignal (BSDCND+) erzeugt. Das invertierte Signal dieses Signals, das heißt das Signal BSDCND-, ist in dem Zeitdiagramm gemäß Fig. 7 gezeigt. Die Verwendung des Abtastsignals wird nachstehend noch näher beschrieben. Durch die durch die Verzögerungsleitung hervorgerufene Verzögerungszeitspanne von 60 Nanosekunden wird die Funktion des Prioritätsnetzwerkes gemäß Fig. 8 gesperrt, wodurch der erfolgreichen Einrichtung, d.h. der anfordernden Einrichtung mit der höchsten Priorität, die Benutzung des nächsten Buszyklus ohne eine Störung ermöglicht ist. Das am Ausgang der Verzögerungsleitung 25 erzeugte Abtastsignal wird von· einer möglichen Tochtereinheit als Synchronisiersignal benutzt.

Wenn das Abtastsignai übertragen worden ist, spricht die eine der Einheiten, die als Tochtereinheit festgelegt ist,

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mit einem der Signale ACK, WAIT oder NACK can, die an einem der Eingänge des Verknüpfungsgliedes 21 aufgenommen werden. Wenn in dem typischen Fall das Signal ACK beispielsweise aufgenommen wird oder wenn irgendeines der Antwortsignale aufgenommen wird, erfolgt die Zurückstellung des Zuteilungs-Flipflops 22. Das betreffende Antwortsignal ist in dem Zeitdiagramm gemäß Fig. 7 angegeben, gemäß der das Signal BSACKR- von der Tochtereinheit her aufgenommen wird. Dies bewirkt, daß sich das Signal BSDCNN- in ein Binärsignal 1 ändert, und zwar durch Zurückstellen des Zuteilungs-Flipflops 22. Das verknüpfungsmäßige Äquivalent des Signals BSACKR+ sowie der anderen beiden, von dem Verknüpfungsglied 28 aufgenommenen Signale ist das Signal BSACKF+. Der einzige Unterschied zwischen derartigen Signalen liegt in einer Verzögerung von einigen NanoSekunden. Dies bewirkt die Zurückstellung des Flipflops 17· Das Signal BSACKF+ und die anderen beiden Signale werden lediglich durch die erfolgreiche Einheit aufgenommen, und lediglich deren Anforderungs-Flipflop 17 und deren Benutzer-Flipflop 15 werden zurückgestellt. Das Flipflop 15 wird über das NOR-Glied 29 zurückgestellt, wenn das Zuteilungs-Flipflop 22 gesetzt worden ist oder wenn das Buslöschsignal über die Busleitung aufgenommen worden ist, wie dies für die anderen beiden Flipflops und 22 der Fall ist. Demgemäß läuft der Prozeß für jede der entsprechenden Einheiten in einer asynchronen Weise fort, so daß eine derartige Einheit der an der Busleitung angeschlossenen Einheiten in den Stand versetzt ist, den nächsten Buszyklus zu benutzen.

Nunmehr sei die in Fig. 9 dargestellte typische Steuerwerk-Adressenlogik betrachtet. Diese Logik bzw. Verknüpfungsschaltung ist beispielhaft für Steuerwerke, die insbesondere eine bis vier angeschlossene Untereinheiten oder periphere Einrichtungen umfassen. Das Element 70 enthält Leitungsempfänger, und zwar einen für die Aufnahme des SpeicherbezugssLgnales (BSMREF-) und die anderen Empfänger jeweils für die Bus-

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adresse BSAD08- bis BSAD14-. Da diese in Fig. 9 dargestellte Verknüpfungsschaltung für ein Nicht-Speicher-Steuerwerk dient, ist das Speicherbezugssignal ein Binärsignal 1, und zwar sowohl am Eingang des Elementes 70 als auch am Ausgang des Inverters

Ein Schalter 72 ist an die sieben Adressenleitungen sowie über Inverter 78 an invertierte Signale führende Leitungen angeschlossen. Dieser Schalter ist in den meisten, an der Busleitung 200 angeschlossenen Einrichtungs-Steuerwerken untergebracht; er ist auf die Adresse der bestimmten Einheit eingestellt. Von den 14, zu dem Schalter hinführenden Leitungen sind lediglich sieben Leitungen ausgangsseitig zu einem eine Mehrzahl von Eingängen besitzenden NAND-Glied 73 hingeführt. Die Busadressenleitungen auf der Eingangsseite des Elementes führen ein Binärsignal 0 für diejenigen Bits, die die richtige Adresse der gewünschten Einheit wiedergeben. Demgemäß werden durch die durch das Element 70 bewirkte Inversion Binärsignale an die nichtinvertierenden Eingänge des Schalters 72 für diejenigen Bits der Adresse abgegeben, die auf der Busleitung 200 als Binärsignale 0 aufgenommen wurden. In entsprechender Weise führen die sieben Ausgangsleitungen der Inverter 78 Binärsignale 1 für diejenigen Positionen, in denen die Adressenbits Binärsignale 1 in den einlaufenden Adressenbits auf der Busleitung 200 sind. Mit Rücksicht darauf, daß die Signale an den beiden Eingängen des Schalters 72 Komplementärsignale zueinander sind, werden die in der betreffenden Einrichtung enthaltenen Schalter, die ein Hexadezimal-Schalter oder eine Vielzahl von Kippschaltern sein können und insbesondere ein nichtgekoppelter siebenpoliger Zwei-Stellungs-Schalter, so eingestellt, daß bei der richtigen Einrichtungsadresse lediglich Binärsignale 1 auf den sieben Ausgangsleitungen des Schalters auftreten. Demgemäß erhält das Verknüpfungsglied 73 lediglich Binärsignale 1 und gibt ausgangsseitig ein Bin_ärsignal 0 ab, wenn die betreffende Adresse die richtige Einrichtungsadresse ist und wenn es sich dabei nicht um einen Speicherzyklus

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handelt, wie dies noch erläutert wird. Dabei dürfte ersichtlich sein, daß der Schalter 72 so angeordnet ist, daß eine Vergleicherfunktion vorgenommen wird und daß die Forderung nach zumindest einer Verknüpfungsgliedebene und demgemäß nach der zugehörigen Ausbreitungsverzögerungszeit vermieden ist. Überdies stellt der Schalter eine Einrichtung dar, die ohne weiteres die Adresse einer bestimmten Einheit zu ändern gestattet, wodurch die Art und Weise vereinfacht ist, in der ein System ausgebildet sein kann.

Das Ausgangssignal des Verknüpfungsgliedes 73 wird als Signal MY^-CHAN- bezeichnet; dieses Signal ist ein Binärsignal 0 für die ausgewählte Tochtereinheit. Das Signal MYCHAN- wird dem einen Eingang von jeweils drei NOR-Gliedern 74, 75 und 76 zugeführt. Wie ersichtlich werden wird, wird das betreffende Signal zur Erzeugung des Signals ACK, WAIT oder NAK herangezogen. Die übrigen Eingänge der NOR-Glieder 74, 75 und 76 erhalten nachfolgend noch angegebene Eingangssignale.

Durch einen Mutliplexer 77 werden vier Signale von bis zu vier entsprechenden Untereinheiten oder peripheren Einrichtungen aufgenommen, die mit der bestimmten Steuerwerklogik gemäß Fig. 9 verbunden sind. Diese an den Eingängen des Multiplexers 77 aufgenommenen Signale zeigen an, ob die entsprechende bestimmte Untereinheit vorhanden ist oder nicht, d.h. ob sie in dem System eingerichtet ist. Dies bedeutet, daß eine oder mehrere derartige Untereinheiten angeschlossen sein können. Ist lediglich eine derartige Untereinheit angeschlossen, dann wird lediglich eines der Signale das Vorhandensein einer Untereinheit anzeigen. Die Signale, die das. Vorhandensein der Untereinheiten anzeigen, sind die Signale MYDEVA-, MYDEVB-, MYDEVC- und MYDEVD-. Der Multiplexer 77 sowie ein Multiplexer 88, der nachstehend noch erläutert werden wird, kann jeweils durch eine Einrichtung gebildet sein, wie sie von der Firma Texas Instruments mit der Typenbezeichnung 74S151 hergestellt wird. Der Binärzustand 0 derartiger Signale zeigt an, daß die

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Untereinheit in dem System vorhanden ist. Der Multiplexer 77 wird durch die Adressensignale BSAD15+ und BSAD16+ freigegeben bzw. übertragungsfähig gemacht, die von der Busleitung 200 über invertierende Verstärker oder Empfangsschaltungen (nicht dargestellt) aufgenommen werden. Dieselben beiden Adressensignale werden zur Freigabe des Multiplexsers 88 herangezogen. Diese beiden Bits zeigen an, welche der beispielsweise vier Untereinheiten oder Einrichtungen adressiert ist. Das Ausgangssignal des Multiplexers 77 ist das Signal MYDEVP-, das als Binärsignal 0 anzeigt, daß die adressierte Einrichtung vorhanden ist. Demgemäß nimmt jedes der Verknüpfungsglieder 74, 75 und 76 das Ausgangssignal des Multiplexers 77 auf, und ein Antwortsignal von einem bestimmten Steuerwerk wird durch das Vorhändensein der Kanalnummer des Steuerwerks sowie durch die Tatsache gesteuert, daß die Untereinheit tatsächlich an dem Steuerwerk angeschlossen und in dem System vorhanden ist. Wie nachstehend noch erläutert werden wird, ermöglicht diese Anordnung die Fortsetzung hinsichtlich der Adressen zwischen einer tftitereinheit und der nächsten Untereinheit in einer Weise vorzunehmen, die unter Bezugnahme auf die Speicheradressenlogik noch im einzelnen erläutert werden wird. Generell können jedoch bei mehr als einem Grundeinrichtungs-Steuerwerk 210, wie dies in dem System gemäß Fig. 1 dargestellt ist, und bei Anschluß jedes derartigen Steuerwerkes 210 zum Zwecke der Steuerung unterschiedlicher Arten von peripheren Einrichtungen oder bei Anschluß sämtlicher derartiger Steuerwerke 210 zum Zwecke der Steuerung desselben Typs von peripheren Einrichtungen 216 durch selektive Anordnung derartiger peripherer Einrichtungen 216 und des Steuerwerks 210 die Adressen für jede derartige Untereinheit oder periphere Einrichtung fortlaufend sein. Ferner können derartige Adressen so ausgebildet sein, daß es keine Rolle spielt, wie groß oder wie klein das System ist. Einer bestimmten Adresse kann irgendein Typ von peripherer Einrichtung zugeordnet sein.

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Der andere Multiplexer 88 ist so geschaltet, daß er Anzeigen bzw. Kennzeichen von irgendeiner der vier Untereinheiten beispielsweise aufnimmt, welche Anzeigen angeben, daß die betreffende Untereinheit tatsächlich bereit ist, Daten aufzunehmen oder auszusenden. Die von dem Multiplexer 88 aufgenommenen Bereitschaftssignale sind verschieden von den Anwesenheitssignalen, die von dem Multiplexer 77 aufgenommen werden. Während die Anwesenheitssignale anzeigen, ob die betreffende bestimmte Untereinheit oder periphere Einrichtung angeordnet ist oder nicht und ob sie in dem vorliegenden System vorhanden ist, zeigt das Bereitschaftssignal dynamisch an, ob die zugehörige Untereinheit bereit und imstande ist, Daten auszusenden oder Daten zu empfangen. Diese Bereitschaftssignale sind als Signale MYRDYA-, MTRDYB-, MYRDYC- und MYRDYD-bezeichnet. Die Aufnahme des Signales MYFCO1+ am Abtasteingang des Multiplexers 88 stellt eine Ausnahme für den Normalbetrieb des Multiplexers 88 dar, worauf nachstehend noch eingegangen werden wird. '

Das Ausgangssignal des Multiplexers 88 ist mit MYRDYS- bezeichnet. Dieses Ausgangssignal gibt in dem Fall, daß es als Verknüpfungssignal 0 auftritt, die Erzeugung entweder eines Signals WAIT oder des Signals ACK frei, und zwar in Abhängigkeit vom Zustand der übrigen Signale, die von den Verknüpfungsgliedern 74, 75 und 76 aufgenommen werden. Tritt das Ausgangssignal MYRDYS+ des Multiplexers 88 als Binärsignal 0 auf, so wird das Signal NAK erzeugt, wodurch angezeigt wird, daß die adressierte Untereinheit tatsächlich nicht bereit ist.

Die Verknüpfungsglieder 75 und 76 nehmen weitere Signale auf. Das Verknüpfungsglied 75 nimmt das Signal BDRBSY- auf, wie dies nachstehend noch erläutert werden wird, und das Verknüpfungsglied 76 nimmt das Signal MYACKA- vom Ausgang des Verknüpfungsgliedes 84 her auf. Diese beiden Signale werden im Zusammenhang mit den Funktionen erläutert, die durch die Flipflops 80 und 81 ausgeführt werden. In jedem Steuerwerk

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ist ein Puffer oder Register vorgesehen, der "bzw. das die Daten von der Busleitung 200 aufnimmt. Wenn dieser Datenpuffer belegt ist, d.h., daß in dem betreffenden Puffer bereits eine Information gespeichert ist, die nicht verloren gehen können soll, so liegt eine Anzeige darüber vor, daß der Puffer belegt ist. Dieses Anzeigesignal wird am D-Eingang des D-Flipflops 80 aufgenommen. Das Signal am D-Eingang dieses Flipflops tritt an dessen Q-Ausgang auf die Aufnahme des Taktsignals auf, das in diesem Fall das Signal BSDCNN+ ist, welches über eine Treiberschaltung von der Busleitung aufgenommen wird. Zu dem Zeitpunkt, zu dem das Datenzyklus-Augenblickssignal, d.h. das Signal BSDCNN-, zu einem Binärsignal 0 wird, wie dies in Fig. 7 gezeigt ist, wird, sofern der diesem bestimmten Steuerwerk zugehörige Puffer tatsächlich belegt ist, das Q-Ausgangssignal des Flipflops 80, d.h." das Signal BDRBSY+, als Binärsignal 1 auftreten, welches über das NAND-Glied 85 als Binärsignal 0 abgegeben wird. Dieses Binärsignal 0, das dem Eingang des NOR-Gliedes 84 zugeführt wird, erzeugt an dessen Ausgang ein Binärsignal 1, durch das das Verknüpfungsglied 76 hinsichtlich der Erzeugung eines Signals ACK gesperrt wird. Das Ü-Ausgangssignal des Flipflops 80, d.h. das Signal BDRBSY-, wird jedoch ein Binärsignal 0 sein, das dem einen Eingang des Verknüpfungsgliedes 75 zugeführt wird. Dieses Verknüpfungsglied erzeugt, wenn seine sämtlichen Eingangssignale Binärsignale 0 sind, ein WAIT-Signal. Wenn demgemäß der Puffer nicht belegt ist und wenn die übrigen Bedingungen vorhanden sind, wird ein ACK-Signal erzeugt. Ist der Puffer hingegen belegt, dann wird entweder ein WAIT-Signal oder ein NAK-Signal erzeugt, und zwar in Abhängigkeit von den anderen Bedingungen.

Das Flipflop 81 wird dazu benutzt anzuzeigen, ob die betreffende Operation eine zweite Hälfte der Lesezyklusoperation ist oder nicht. Wie oben erläutert, wird das Signal BSSHBC- von der Mastereinheit dazu benutzt, der Tochtereinheit anzuzeigen, daß es sich dabei um die Information handelt, die zuvor ange-

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fordert worden ist. Ab dem Zeitpunkt, zu dem zwei, an der Busleitung angeschlossene Einrichtungen mit einer Leseoperation begonnen haben (was durch das Signal BSWRIT- angezeigt ist) bis zum Auftreten des zweiten Zyklus zum Zwecke des Abschlusses des Transfers (durch das Signal BSSHBC- angezeigt) können beide Einrichtungen für alle übrigen Einrichtungen an der Busleitung belegt sein. Betrachtet man die Eingänge des Flipflops 81, so erfolgt durch das Signal MYDCNN+ eine Taktsteuerung des Flipflops j ein derartiges zugeführtes Signal ist das verknüpfungsmäßige Äquivalent des Q-Ausgangssignals des Zuteilungs-Flipflops 22 der Einrichtung, die zu der Mastereinheit geworden ist. An dem D-Eingang des Flipflops 81 wird das Signal MYWRIT- aufgenommen. Dies bedeutet, daß diese Einrichtung die bestimmte Einrichtung war, die den Speicherlesezyklus begann. Ferner bedeutet das Auftreten dieses Signals, daß die betreffende Einrichtung nunmehr darauf wartet, aus dem Speicher zu lesen, und daß die betreffende Einrichtung einen zweiten Halblesezyklus erwartet, der von dem Speicher später zu erzeugen ist, wenn der Speicher den Zyklus abgeschlossen hat.

Das für den zweiten Halblesezyklus vorgesehene Verlaufs-Flipflop 81 erhält die Rückstelleingangssignale MYACKR+ und BSMCLR+ über ein am Rückstelleingang des betreffenden Flipflops angeschlossenes NOR-Glied 82 zugeführt. Das Signal BSMCLR+ bewirkt die Zurückstellung des Flipflops 81, wie dies zuvor für verschiedene andere Flipflops erläutert worden ist. Das Signal MYACKR+ zeigt an, daß der zweite Halblesezyklus beendet ist. Wenn demgemäß das Flipflop 61 gesetzt ist, wird das diesem Setzzustand entsprechende Signal vom Q-Ausgang des Flipflops 81 an den einen Eingang des UND-Gliedes 83 abgegeben, das dadurch teilweise übertragungsfähig gemacht ist. Um das UND-Glied 83 vollständig übertragungsfähig zu machen, muß das Signal BSSHBC+ durch den Speicher erzeugt werden. Dieses Signal zeigt an, daß es sich dabei um die zuvor angeforderte Information handelt.

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Mit den von dem Speicher über die Busleitung eintreffenden Daten wird somit dieses Signal aktiviert, und über das NOR-Glied 84 wird die negative Flanke des Signals MYACKA- erzeugt. Dies ermöglicht der betreffenden Einrichtung, diesen Buszyklus durch Freigabe des Verknüpfungsgliedes 76 zu quittieren und über das Element 79 das über die Treiberschaltung 90 abgegebene ACK-Signal zu erzeugen. Darüber hinaus kann, wie oben angedeutet, ein ACK-Quittungssignal auch dann erzeugt werden, wenn tatsächlich nicht ein zweiter Halbbuszyklus vorliegt und wenn der Puffer nicht belegt ist. Dieses Anzeigesignal wird über die Verknüpfungsglieder 85 und 84 abgegeben, um das ACK-Signal zu erzeugen. Wenn somit das bestimmte Steuerwerk auf einen Buszyklus wartet und wenn das für den zweiten Halblesezyklus vorgesehene Ablauf-Flipflop 81 dieses Steuerwerks gesetzt worden ist, dann kann lediglich auf die Aufnahme eines zweiten Halbbuszyklussignals (BSSHBC+) für diese bestimmte Einrichtung geantwortet werden. Wenn diese bestimmte Einrichtung nicht auf einen zweiten Halbbuszyklus wartet, dann kann in dem'Fall, daß der Puffer nicht belegt ist, d.h., daß in einem derartigen Puffer keine brauchbare Information mehr enthalten ist, ein ACK-Signal erzeugt werden. Darüber hinaus wird das zweite Halbbuszyklussignal (BSSHBC+) an einem Eingang des Verknüpfungsgliedes 74 sowie des Verknüpfungsgliedes 75 aufgenommen. Wenn das zweite Halblesezyklus-Flipflop 81 gesetzt worden ist, ist das einzige Ausgangssignal, das erhalten werden kann, sofern die richtige Kanalnummer vorliegt, etc., was durch die Eingangssignale des Verknüpfungsgliedes 76 angegeben ist, ein ACK-Signal. Dies ist unabhängig davon, ob der Puffer belegt ist oder nicht, was durch das Flipflop 80 angegeben wird. Demgemäß wird ein NACK-Signal oder ein WAIT-Signal-durch die Verknüpfungsglieder 74 und 75 lediglich dann erzeugt, wenn es sich nicht um ein zweites Halbbuszyklussignal handelt, d.h., daß das Signal BSSHBC+ ein Binärsignal 0 ist. Im Zuge der weiteren Erläuterung sei angenommen, daß ein von

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dem Steuerwerk aufgenommenes zweites Halbbuszyklussignal - vom Steuerwerk aus betrachtet - lediglich aus einem Speicher herkommen kann. Wenn der Speicher bereit ist, die Daten an das Steuerwerk zurückzuführen, kann weder ein NAK-Signal noch ein WAIT-Signal erzeugt werden. Vielmehr kann lediglich ein Quittungssignal erzeugt werden. Demgemäß kann in dem Fall, daß das Signal BSSHBC+ ein Binärsignal 1 ist, weder das NAK-Signal noch das WAIT-Signal erzeugt werden.

Wie oben angedeutet, kann in dem Fall, daß eine Information aus dem Speicher übertragen wird, der Speicher niemals ein NAK-Signal oder ein WAIT-Signal aufnehmen. Der Grund hierfür liegt in der der Schaltungsanordnung des vorliegenden Systems innewohnenden Prioritätsanordnung. Der Speicher stellt die Einrichtung mit der höchsten Priorität dar. Wenn eine Einheit den Speicher aufgefordert hat, ihr eine Information zu senden, dann kann die betreffende Einheit die Information zu irgendeinem Zeitpunkt erwarten. Wenn die Einheit für den Speicher ein WAIT-Signal oder ein NAK-Signal erzeugt, dann könnte der Speicher mit Rücksicht darauf, daß er die Einrichtung mit der höchsten Priorität darstellt, versuchen,' Zugriff zu dem betreffenden Steuerwerk zu erhalten, welches den Datentransfer angefordert hat. Außerdem könnte ein programmierter Stop der Busleitung erfolgen. Dies bedeutet, daß mit Rücksicht darauf, daß der Speicher die Einrichtung mit der höchsten Priorität darstellt, bewirkt werden könnte, daß die Busleitung effektiv weitere Datentransfers unwirksam macht, bis die Daten von dem bestimmten Steuerwerk angenommen worden sind, das %uvor die Daten angefordert hatte. Demgemäß kann lediglich ein Quittungssignal auf eine Anforderung von dem Speicher her, Daten aufzunehmen, abgegeben werden. Einem Steuerwerk ist jedoch ermöglicht, ein NAK-Signal oder ein WAIT-Signal für ein anderes Steuerwerk oder für eine Zentraleinheit zu erzeugen. Eine generelle Regel besteht überdies darin, daß dann, wenn ein Steuerwerk eine Information von einem Steuerwerk höherer

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Priorität anfordert, das anfordernde Steuerwerk bereit sein muß, die Information anzunehmen,und demgemäß imstande sein muß, mit einem ACK-Signal zu antworten.

Im Hinblick auf den Bereitschafts-Multiplexer 88 sei bemerkt, daß wie oben angegeben, in dem Fall, daß die Einrichtung nicht bereit ist, das NAK-Signal erzeugt wird, wenn andere Bedingungen erfüllt sind. Der Grund dafür, daß das NAK-Signal erzeugt wird und nicht das Signal WAIT, liegt in der Tatsache, daß in typischer Weise dann, wenn ein Steuerwerk - wie das Steuerwerk 210 - belegt ist, der betreffende Anschluß für mehr als einige Mikrosekunden belegt sein wird. Der betreffende Anschluß wird vielmehr für Millisekunden belegt sein. Demgemäß wäre Zykluszeit verloren, sofern die Anzeige für die Mastereinheit darin bestünde, daß die Mastereinheit einen weiteren Versuch unternimmt. Die Anzeige sollte vielmehr angeben, daß die anfordernde Einheit mit der Datenverarbeitung fortfährt anstatt unnötigerweise Buszyklen/benutzen,wodurch die Gesamtantwort des Systems verzögert wird. Was die anfordernde Einheit zweckmäßigerweise zu tun hat, besteht lediglich darin, bei der Zieleinheit einen erneuten Versuch zu unternehmen.

Wie oben angedeutet, erhält der Abtasteingang des Multiplexers 88 ein Signal von dem Verknüpfungsglied 86 her, das als Signal MYFCO1+ bezeichnet ist. Dieses Signal stellt eine Kombination bzw. Verknüpfung des Funktionscodes desr an den Eingängen des NOR-Gliedes 86 aufgenommenen Eingangssignales dar, wie des speziell in Fig. 3 gezeigten Funktionsformatcodes. Die betreffenden Signale sind dabei durch die Bits BSAD18+ bis BSAD22+ gekennzeichnet; das Bit BSAD23 wird nicht benutzt. Mit diesen Bits ist der Funktionscode so bezeichnet, daß die verschiedenen, an der Busleitung angeschlossenen Einheiten bestimmte Codes und Befehle erkennen können, wie dies zuvor erläutert worden ist. Ein Funktionscode, dessen sämtliche Bits durch binäre Nullen gebildet sind, zeigt daa Steuerwerk an, daß

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es sich dabei um einen priviligierten Funktionscode handelt und daß die Operation, die von dem Steuerwerk gerade ausgeführt wird, unbedingt stillgesetzt werden muß. Außerdem zeigt der betreffende Punktionscode an, daß das Steuerwerk in Betrieb zu nehmen ist. In gewissem Sinne stellt dies einen Notfunktionscode dar und mit Rücksicht darauf muß das Steuerwerk eine Maßnahme unabhängig vom Bereitschaftzustand des Steuerwerks ausführen. In einem solchen Fall erzeugt der Multiplexer 88 auf der Ausgangsleitung MYRDYS+ ein Binärsignal 1, wodurch die Erzeugung eines ACK-Signales oder eines VAIT-Signales freigegeben ist, niemals aber die Erzeugung eines NAK-Signales, und zwar in Abhängigkeit vom Zustand des Signales BDRBSY-, das anzeigt, ob der Puffer belegt ist. Wenn der Puffer belegt ist, wird ein WAIT-Signal erzeugt; ist der Puffer nicht belegt, so wird das ACK-Signal erzeugt. Die Zentraleinheit kann z.B. dieses nur aus binären Nullen bestehende Signal oder den Notcode in dem Funktionsfeld erzeugen, wenn z.B. eine Zeitspanne von zwei Sekunden vergangen ist und wenn kein Antwortsignal von der adressierten Einrichtung her empfangen worden ist. Es dürfte jedoch einzusehen sein, daß die adressierte bestimmte Einrichtung die einzige Einrichtung ist, die in Mitleidenschaft gezogen ist, und daß die anderen drei Einrichtungen tatsächlich noch arbeiten. Demgemäß ist keine Löschung des an dem bestimmten Steuerwerk angeschlossenen gesamten Systems vorhanden. Der einzige Grund dafür, daß die Antwort auf den Notfunktionscode davon abhängt, ob der Puffer belegt ist oder nicht, besteht somit darin sicherzustellen, daß irgendeine der übrigen drei Einrichtungen, die an diesem bestimmten Steuerwerk angeschlossen ist und die eine Information in einem derartigen gemeinsam benutzten bzw. aufgeteilten Puffer besitzt, ausreichend Gelegenheit hat, die betreffende Information zu reservieren.

Zusammenfassend ist zu bemerken, daß das NAK-Signal (BSNAKR-) über die Steuerschaltung 92 von dem entsprechenden D-Flipflop des Elementes 79 durch das vollständig übertragungsfähig

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gemachte Verknüpfungsglied 74 erzeugt wird, wenn das Signal BSDCND+ eine Taktsteuerung des betreffenden Flipflops bewirkt. Das Verknüpfungsglied 74 ist dann vollständig übertragungsfähig gemacht, wenn die Kanalnummer aufgenommen ist. Die Einrichtungsadresse liefert eine Anzeige darüber, daß sie tatsächlich installiert ist, daß die betreffende Einrichtung nicht bereit ist und daß nicht ein zweiter Halbbuszyklus vorliegt. Das WAIT-Signal (BSWAIT-) wird an die Busleitung über die Treiberschaltung 91 von dem in dem Element 79 enthaltenen D-Flipflop abgegeben, wenn das Verknüpfungsglied 75 vollständig übertragungsfähig gemacht ist. Das Verknüpfungsglied 75 ist dann vollständig übertragungsfähig gemacht, wenn die Kanalnummer aufgenommen ist. Die Einrichtungsadresse liefert eine Anzeige darüber, daß sie tatsächlich installiert ist und daß sie tatsächlich bereit ist. Außerdem wird eine Anzeige darüber geliefert, daß kein zweiter Halbbuszyklus vorhanden ist und daß der Puffer belegt ist. Das Quittungssignal (BSACKR-) wird an die Busleitung über die Treiberschaltung 90 in Abhängigkeit von der* Steuerung durch das in dem Element 79 enthaltene D-Flipflop abgegeben, wenn das Verknüpfungsglied 76 vollständig übertragungsfähig gemacht ist. Das Verknüpfungsglied ist dann vollständig übertragungsfähig gemacht, wenn die richtige Kanalnummer aufgenommen ist. Damit liegt eine Anzeige darüber vor, daß die adressierte Einrichtung installiert ist, daß die adressierte Einrichtung tatsächlich bereit ist und daß der Puffer nicht belegt ist. Sollte jedoch ein zweites HalbleseZyklussignal aufgenommen werden, so wird ein ACK-Quittungssignal unabhängig davon erzeugt, ob der Puffer belegt ist oder nicht. Jedes der Flipflops in dem Element 79 wird auf das Signal BSDCNB- hin gelöscht, das vom Ausgang des Verknüpfungsgliedes 26 gemäß Fig. 8 über den Inverter 89 aufgenommen wird.

Nachdem eine typische Adressenverknüpfungsschaltung eines Steuerwerks, wie des Steuerwerks 210 oder 214 sowie des

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Steuerwerks 212 beschrieben worden ist, sei nunmehr die typische Adressenlogik für ein SpeicherSteuerwerk erläutert. Die in Fig. 10 dargestellte Speichersteuerwerklogik ist in vielerlei Weise der Logik gemäß Fig. 9 ähnlich. Das durch das Element 40 von der Busleitung her aufgenommene Adressensignal wird als Busadressensignal BSADOO+ bis BSAD07+ in dem in Fig. 2 gezeigten Format übertragen. Die Adressensignale von den Empfangsschaltungen 40 her werden außerdem an den Eingängen einer Paritatsprüfechaltung 47 aufgenommen, auf die nachstehend noch eingegangen wird. Die Adressensignale von der Empfangsschaltung 40 und außerdem die Ausgangssignale der Inverter 41 werden von einem Schalter 42 in derselben Weise aufgenommen, wie dies in Fig. 9 angegeben ist. Wenn das Speicherbezugssignal (BSMREF+) ein Binärsignal 1 ist und wenn die durch den Schalter 42 verglichene Adresse bewirkt, daß lediglich Binärsignale 1 am Ausgang des Schalters 42 auftreten, dann wird das NAND-Glied 43 vollständig übertragungsfähig gemacht, wodurch ein Binärsignal 0 auf der Leitung MYMADD- abgegeben wird. Dieses Binärsignal 0 wird von einem Eingang jedes der drei NOR-Glieder 44, 45 und 46 aufgenommen, die dazu benutzt werden, das NAK-Signal, das WAIT-Signal bzw. das ACK-Signal zu erzeugen. Der Speicher kann tatsächlich solange nicht adressiert werden, bis sich das Signal BSMREF+ in dem richtigen Binärzustand befindet.

Wie angedeutet, werden die Adressenbits an den Eingängen der Paritätsprüfschaltung 47 aufgenommen, die darüber hinaus das Bit BSAPOO+ aufnimmt, bei dem es sich um das über die Busleitung aufgenommene Adressenparitätsbit handelt. Die Pari-■ tätsprüfschaltung 47 nimmt eine 9-Bit-Paritätsprüfung vor und erzeugt an ihrem Q-Ausgang ein mit MYMADP- bezeichnetes Signal. Dieses Signal macht in dem Fall, daß es als Binärsignal 0 auftritt, die Verknüpfungsglieder 44, 45 und 46 zum Teil übertragungsfähig, wodurch angezeigt wird, daß die Parität richtig ist.

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Ein drittes Eingangssignal für die Verknüpfungsglieder 44, 45 und 46 wird von dem Multiplexer 48 her erhalten. Dieser Multiplexer ist ähnlich dem Multiplexer 77 gemäß Fig. 9. Der Multiplexer 48 nimmt beispielsweise vier Eingangssignale auf, die mit MYMOSA- bis MYMOSD- bezeichnet sind und die anzeigen, ob irgendein oder sämtliche der an dieses bestimmte Steuerwerk angeschlossenen Speichermoduln in dem System tatsächlich vorhanden ist bzw. sind oder nicht. Dies ermöglicht einem Speicher, entweder eine vollständige Speichermodulreihe zu besitzen oder eine Teilreihe, was bedeutet, daß lediglich ein derartiges Speichermodul in dem System angeschlossen sein kann. Diese vier Speichermoduln werden ferner adressiert, und über den Multiplexer 48 erfolgt eine Überprüfung dahingehend festzustellen, ob die betreffenden Speichermoduln installiert sind. Dies erfolgt durch die beiden Busadressensignale BSAD08+ und BSADO9+.

Bei unterschiedlich ausgestalteten Systemen kann somit ein Speichermodul an einem bestimmten Speichersteuerwerk angeschlossen sein, und zwei derartige Moduln können an einem anderen derartigen Steuerwerk angeschlossen sein. In der Tat können verschiedene Speichermoduln, die an verschiedene Steuerwerke angeschlossen sind, von unterschiedlicher Art sein. So kann z.B. auf diese Weise ein Halbleiterspeicher an einem Steuerwerk angeschlossen sein, während ein Magnetkernspeicher an einem anderen Steuerwerk angeschlossen sein kann. Ferner können eine unterschiedliche Größe besitzende Speichermoduln verwendet werden, d.h. Speichermoduln mit einer mehr oder weniger^großen Speicherkapazität. Darüber hinaus können durch Anordnung der Speichermoduln in unterschiedlichen Steuerwerken unterschiedlich schnell arbeitende Speicher verwendet werden,.wodurch die Geschwindigkeit des Systemverhaltens bzw. des Ansprechens oder Antwortens des Systems gesteigert wird. Irgendein vorgegebenes Steuerwerk besitzt außerdem normalerweise lediglich eine vorgegebene Spannungsversorgung und eine vorgegebene Zeitsteuerung, und

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im Normalfall bestimmt das betreffende Steuerwerk das Wesen der Speicher, die an dem betreffenden Steuerwerk angeschlossen sein mögen. Wenn demgemäß beispielsweise unterschiedliche Arten von Speichergeschwindigkeiten oder unterschiedliche Arten in der Zeitsteuerung beispielsweise zwischen einem Magnetkernspeicher und einem Halbleiterspeicher erforderlich sind, muß ein anderes Steuerwerk für jeden Speichertyp verwendet werden. Durch Verwendung von unterschiedlichen Steuerwerken können die Speicher überdies schneller betrieben werden bzw. arbeiten, da tatsächlich die betreffenden Speicher im wesentlichen zeitlich parallel miteinander laufen können, obwohl sie an derselben Busleitung angeschlossen sind. Dabei kann nämlich lediglich ein Transfer auf einer Busleitung zu einem Zeitpunkt erfolgen. Das Wesentliche besteht dabei jedoch darin, daß die Information in dem Speicher bereitsteht, ohne daß irgendeine Zugriffszeit erforderlich ist, da tatsächlich der ZugriffsZeitpunkt bereits aufgetreten ist.

Wie oben angedeutet, besitzt jedes Steuerwerk - ob es für einen Speicher oder für eine andere periphere Einrichtung vorgesehen ist - im allgemeinen seine eigene spezifische Adresse. Demgemäß können für die verschiedenen Speicher-Steuerwerke, an denen ein vollständiges Komplement von Speichermoduln angeschlossen ist, fortlaufende Speicheradressen bereitgestellt sein. Unter der Annahme, daß an jedem Speichersteuerwerk insbesondere vier Speichermoduln angeschlossen sind und daß jedes derartige Modul eine Speicherleistung von 8000 Wörtern besitzt, wird jedes derartige SpeicherSteuerwerk imstande sein, einen Zugriff zu 32 000 Speicherwörtern vorzunehmen. Bei Anschluß eines vollständigen 32 OOO-Wort-Speichers an das System für das jeweilige Sp eicher Steuerwerk sind die Adressen der Speicher f ortlaufe nde bzw. benad±>arte Adressen. Von einer Operation her betrachtet ist die fortlaufende Speicheradresse nicht nur für Zwecke der Systemadressierung wichtig, sondern außerdem für ein

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gesteigertes Ansprechverhalten in dem System. Wie oben erwähnt, kann das SpeicherSteuerwerk in typischer Weise lediglich die Bedienung für einen Speicher mit einer bestimmten Charakteristik vornehmen. Dies bedeutet, daß ein Magnetkernspeicher nicht an dasselbe SpeicherSteuerwerk angeschlossen sein kann, an das ein Halbleiterspeicher angeschlossen ist, und zwar mit Rücksicht auf die mit den Speichern verknüpften grundsätzlichen Zeitunterschiede. Dasselbe trifft normalerweise auch für Speicher unterschiedlicher Geschwindigkeiten oder Leistungsanforderungen zu. Nimmt man wieder an, daß jedes SpeicherSteuerwerk eine Bedienung für 32 000 Speicherwörter vornehmen kann, so bedeutet dies, daß dann, wenn lediglich 16 000 Speicherwörter für einen Speicher niedriger Geschwindigkeit benutzt werden, während die anderen 16 000 Wörter für einen Speicher hoher Geschwindigkeit benutzt werden, zwei Speichersteuerwerke benutzt werden müssen. Dies würde in typischer Weise jedoch bedeuten, daß die Speicheradressen zwischen dem Speicher hoher Geschwindigkeit und dem Speicher niedriger Geschwindigkeit nicht fortlaufend wären. Der Grund hierfür liegt darin, daß die SpeicherSteuerwerkadressen um 32 000 Wörter versetzt sind. In diesem Fall ist es möglich, benachbarte Speicheradressen dadurch bereitzustellen, daß beiden Speichersteuerwerken ermöglicht wird, dieselbe Adresse zu verwenden. Dies würde jedoch außerdem bedeuten, daß die entsprechenden Speichermodulstellen der beiden Steuerwerke nicht in derselben Stelle des jeweiligen Steuerwerks eingenommen werden könnten. Das erste Steuerwerk würde insbesondere zwei 8000-Wort-Speicherplätze in den Speichermodulstellen A und B benutzen, wie dies durch die Signale MYMOSA- und MYMOSB- angegeben ist. Das andere Steuerwerk würde die anderen beiden SpeichermodiJstellen benutzen, deren Vorhandensein durch die Signale MYMOSC- und MYMOSD- angezeigt würde. Demgemäß erscheint es in dem System so, als ob diese beiden Steuerwerke ein Steuerwerk wären. So kann beispielsweise ein derartiges Steuerwerk einfach 8000 Wörter eines derartigen, in Form eines Moduls an dem Steuerwerk ange-

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schlossenen Speichers erhalten, während an dem anderen Speichermodul unier derselben Adresse bis zu drei derartige Speichermoculn in anderen drei Positionen angeschlossen sein können, um demgemäß 24 000 Wörter des Speichers bereitzustellen. Diese Anordnung braucht dabei nicht notwendigerweise auf verschiedene Arten von Speichern beschränkt zu sein. Vielmehr kann diese Anordnung auf das Problem fehlerhafte Speichermoduln angesetzt werden, die mit einem Steuerwerk verbunden sind. So kann z.B. ein redundantes Speichermodul mit einem anderen Steuerwerk verbunden werden, dessen Einrichtungsadresse festgelegt werden kann, wie dies auf die Ermittelung eines Fehlers in einem derartigen Speichermodul zweckmäßig sein kann.

Zurückkommend auf die Freigabe der Verknüpfungsglieder 44, 45 und 46 sei bemerkt, daß jedes dieser Verknüpfung^glieder - um freigegeben zu werden und um eine Antwort von diesem bestimmten Speichersteuerwerk zu ermöglichen - seine Speichersteuerwerkadresse erhalten muß sowie eine Anzeige darüber, daß das adressierte Modul in dem System vorhanden ist und daß die Adressenparität richtig ist, was durch die Paritatsprüfschaltung 47 angezeigt wird. Die anderen Eingänge für die betreffenden NOR-Glieder werden von einer Belegungsverknüpfungsschaltung und von einer Verriegelungsablauf-Verknüpfungsschaltung her angesteuert, wie dies nachstehend beschrieben wird.

Das Speichersteuerwerk-Belegtsignal wird von dem Flipflop 49 abgegeben; es zeigt an, daß irgendeines der an dieses Steuerwerk angeschlossenen Speichermoduln tatsächlich belegt ist. Das D-Flipflop 49 wird durch das Signal BSDCNN+ taktgesteuert. Wenn ein Speichermodul belegt ist, wird ein WAIT-Signal erzeugt. Wenn somit das Signal MYBUSY- am S-Ausgang des Flipflops 49 ein Binärsignal 0 ist, wird dadurch, sofern die übrigen Bedingungen erfüllt sind, das Verknüpfungsglied 45 vollständig übertragungsfähig gemacht, und das zugehörige Flipflop in dem Element 56 wird gesetzt. Es sei darauf hingewiesen, daß dies dann erfolgt, wenn das Signal BSFCND+ am

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Takteingang des Elementes 56 aufgenommen wird. Zu diesem Zeitpunkt wird, darauf sei hingewiesen, dieses Flipflop-Element 56 über den Inverter 63 gelöscht, wenn das Signal BSDCNB- aufgenommen wird, wie dies bezüglich der Operation des Elementes 79 in Fig. 9 der Fall war. Das Quittungssignal wird dann erzeugt, wenn ein Binärsignal O am Q-Aus gang des Flipflops 49 erzeugt wird, was durch das Signal MYBUSY+ angezeigt wird, das dem einen Eingang des Verknüpfungsgliedes zugeführt wird. Es sei erneut darauf hingewiesen, daß das Auftreten des WAIT-Signales bedeutet, daß eine kurze Verzögerungszeit vorhanden ist, da der Speicher noch belegt ist.

Der andere Zustand, der anzeigt, welches der Signale ACK, NAIi oder WAIT zu erzeugen ist, ist durch das Auftreten des Verriegelungssignals gegeben, das, wie zuvor angedeutet, eine Mehrzyklen-Busübertragung umfaßt, durch die eine Einrichtung Zugriff zu einer bestimmten Speicherstelle erhalten kann, ohne daß irgendeine andere verriegelte Einheit imstande ist, in die betreffende Operation gewissermaßen einzubrechen. Die Wirkung dieser verriegelten Operation besteht in der Erweiterung des Belegungszustands des Speichersteuerwerks über die Beendigung eines Einzelzyklusses für bestimmte Arten von Operationen hinaus. Einrichtungen, die versuchen₅ eine Verriegelungsoperation vor Abschluß des letzten Zyklus der Ablauf folge einzuleiten, erhalten ein NAK-Signal_o Der Speicher antwortet jedoch dennoch auf eine Speicheranforderung₅ wie dies nachstehend erläutert werden wird. Es sei darauf hingewiesen, daß die Zwischenzeit zwischen diesen Zyklen von anderen Einheiten benutzt werden kann, die nicht in den Transfer einbezogen sind. Eine verriegelte Operation bzw. eine Verriegelungsoperation wird hauptsächlich in dem Fall benutzt, daß es erwünscht ist, daß sich zwei oder mehr Einheiten oder Einrichtungen dieselbe Hilfsquelle, die z.B. den Speicher, teilen. Die Verriegelungsoperation, die irgendeine Anzahl von Buszyklen umfassen kann, wird durch die bestimmte

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Einheit oder Einrichtung freigegeben, die durch die aufgeteilte Hilfsquelle gesteuert worden war. Während die einer Aufteilung unterzogene Hilfsquelle verriegelt ist, werden andere Einheiten, die einen Zugriff zu der betreffenden Hilfsquelle zu erhalten wünschen, gewissermaßen ausgesperrt, sofern die betreffenden anderen Einheiten das ■Verriegelungssteuersignal abgeben. Wenn das Verriegelungssteuersignal nicht vorhanden ist bzw. nicht abgegeben wird, ist es für eine derartige andere Einheit möglich, Zugriff zu der aufgeteilten Hilfsquelle zu erhalten, um z.B. eine dringende Anforderung oder eine dringende Prozedur zu verarbeiten. Bevor irgendeine Einheit, die das Verriegelungssteuersignal abgibt, Zugriff zu der aufgeteilten Hilfsquelle erhält, überprüft sie die betreffende Hilfsquelle um festzustellen, ob diese in eine Verriegelungsoperation einbezogen ist. Sodann kann die betreffende Einheit während desselben Buszyklus, wenn die Hilfsquelle nicht in eine Verriegelungsoperation einbezogen ist, Zugriff zu der Hilfsquelle erhalten.

Damit dürfte ersichtlich sein, daß die Verriegelungsoperation für die Aufteilung einer Hilfsquelle bzw. Quelle eine Operation ist, die zwischen jenen Einheiten wirksam ist, die die in Frage kommenden Steuersignale abgeben, d.h. das Verriegelungssteuersignal. Die betreffende Operation kann z.B. bei der Aufteilung eines Teiles des Speichers benutzt werden, in welchem eine Informationstabelle gespeichert sein kann. Sofern eine der Einheiten wünscht, eine Information in der geteilten bzw. gemeinsam benutzten Hilfsquelle zu ändern, können ferner weitere Einheiten gewissermaßen ausgesperrt werden, so dai-fpceinen Zugriff zu der lediglich teilweise geänderten Information erhalten, sondern daß vielmehr ein Zugriff erst dann zugelassen ist, nachdem sämtliche derartige Änderungen vorgenommen worden sind. In einem solchen Fall kann eine Lese-Modifizierungs-Schreiboperation erfaßt sein. Durch Ausnutzen der Verriegelungsoperation kann, wie ersicht-

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lieh sein dürfte, ein Mehrprozessorsystem gestützt werden.

Bei Anschluß von zwei Zentraleinheiten an derselben Busleitung 200 beispielsweise können diese Zentraleinheiten gemeinsam die an der Busleitung angeschlossenen Speichereinheiten benutzen, ohne daß eine Störung auftritt, wenn die Verriegelungsoperation benutzt wird.

Es sei darauf hingewiesen, daß das Signal BSSHBC- für die Verriegelungsoperation, wie dies noch ersichtlich werden wird, in einer etwas anderen Weise benutzt wird als dies zuvor erläutert worden ist. Während der Verriegelungsoperation wird das Signal BSSHBC- von derjenigen Einheit abgegeben, die versucht, eine Hilfsquelle gemeinsam zu benutzen, um sowohl Zugriff zu der gemeinsam benutzten Hilfsquelle mittels einer Test- und Verriegelungsprozedur zu erhalten als auch die gemeinsam benutzte Quelle bzw. Hilfsquelle zu verriegeln, wenn die Verriegelungsoperation abgeschlossen ist.

Aus Fig. 10 geht somit hervor, daß ein Verriegelungs-Ablauf-Flipflop 50 vorgesehen ist, das in dem Fall, daß es gesetzt ist, anzeigt, daß sich in dem Prozeß eine Verriegelungsoperation befindet. Dadurch wird die Abgabe eines NAK-Signals an die anfordernde Einheit über die Treiberschaltung 59 ermöglicht. Unter der Annahme, daß die Verknüpfungsschaltung gemäß Fig. 10 die Schnittstellenlogik für die gemeinsam benutzte Hilfsquelle an der Busleitung 200 darstellt, wird das Signal BSLOCK+ (Binärsignal 1) von dem UND-Glied 52 und von dem Flipflop D3 des Elementes 56 aufgenommen. Das Element 56 erzeugt dadurch das Signal MYLOCK+, das an einem Eingang des UND-Gliedes 51 aufgenommen wird. Wenn das Verriegelungs-Ablauf-Flipflop nicht gesetzt ist, wird das Signal NAKHIS+ ein Binärsignal 0 sein, wodurch unabhängig vom Zustand der anderen beiden Eingangssignale des Verknüpfungsgliedes 52 am Eingang des Verknüpfungsgliedes 46 ein Binärsignal 0 erzeugt wird.

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Wenn alle Eingänge des Verknüpfungsgliedes 46 ein Binärsignal O aufnehmen, wodurch angezeigt wird, daß die gerade vorliegende Adresse für diese Einheit und Einrichtung aufgenommen worden ist und daß das gemeinsame Element oder der Puffer nicht belegt ist, so wird ein ACK-Signal über das Element 56 und die Treiberschaltung 61 auf das Signal BSLOCK+ hin erzeugt. Durch das Signal ACK wird das UND-Glied 51 vollständig übertragungsfähig gemacht, wodurch das Ablauf-Flipflop 50 in Abhängigkeit vom Vorliegen des Binärzustands T bei dem Signal BSSHBC- an seinem D-Eingang gesetzt wird. Dieses Signal wird mit dem als Binärsignal 1 auftretenden Signal BSLOCK+ zu Beginn der Verriegelungsoperation erhalten. Demgemäß wird eine Test- und Verriegelungsoperation während desselben Buszyklus ausgeführt.

Wenn das Flipflop 50 zum Zeitpunkt der Aufnahme der Signale BSLOCK+ und BSSHBC- als Binärsignale 1 bereits gesetzt worden war, wird am Ausgang des UND-Gliedes 52 ein Binärsignal 1 erzeugt werden, wodurch am Ausgang des Inverters 58 ein Binärsignal 0 erzeugt wird. Dadurch wird das UND-Glied 44 bei Vorliegen aller übrigen Bedingungen in den Stand versetzt, das NAK-Signal zu erzeugen. Demgemäß wird durch die Test- und Verriegelungsoperation ein NAK-Antwortsignal erzeugt, welches eine weitere Einheit an der Benutzung der gemeinsamen Hilfsquelle hindert.

Nachdem die die gemeinsame Hilfsquelle benutzende Einheit ihre Operation durchgeführt hat, muß sie die Hilfsquelle bzw. Quelle freigeben. Dies erfolgt dadurch, daß von der Benutzereinheit das Signal BSLOCK+ als Binärsignal 1 und das Signal BSSHBC- als Binärsignal 0 aufgenommen werden. Dadurch wird die Verknüpfungsschaltung gemäß Fig. 10 in den Stand versetzt, ein ACK-Antwortsignal bereitzustellen, wodurch das Verknüpfungsglied 51 übertragungsfähig gemacht wird. Dadurch wird das Ablauf-Flipflop 50 tatsächlich zurückgestellt, und zwar wegen des als Binärsignal 0 auftretenden Signales BSSHBC-. Die

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gemeinsame Hilfsquelle ist nunmehr frei, um ein ACK-Antwortsignal an die anderen Einheiten abzugeben»

Es dürfte ersichtlich sein_s daß die gemeinsame Quelle bzw. Hilfsquelle lediglich solche anderen Einheiten gewissermaßen aussperren wird, die das Signal BSLOCK+ als Binärsignal 1 abgeben. Wenn eine Einheit beispielsweise erwünscht, Zugriff zu einer gemeinsamen Hilfsquelle zu erhalten, deren Ablauf-Flipflop gesetzt worden|ist_s so daß das Signal NAKHIS+ ein Binär« signal 1 ist, dann tritt - sofern das Signal BSLOCK+ ein Binärsignal 0 - am Ausgang des UND-Gliedes 52 ein Binärsignal 0 auf. Dadurch wird das NAIC-Antwortsignal unwirksam gemacht, und in Abhängigkeit von weiteren Zuständen wird entweder ein WAIT-Signal oder ein ACK-Antwortsignal freigegeben. Demgemäß kann eine Einheit Zugriff zu einer gemeinsamen Hilfsquelle auch dann erhalten, wenn sie in ein® Verriegelungsoperation einbezogen ist.

Somit dürfte ersichtlich sein, daß die Erzeugung eines WAIT-= Signals von irgendeinem der Steuerwerke einer Einrichtung oder einem Steuerwerk höherer Priorität ermöglicht, in die Ablauffolge der Buszyklen gewissermaßen einzubrechen und die Busleitung erforderlichenfalls zu benutzen. Wenn keine Einheit höherer Priorität vorhanden ist, die eine Bedienimg erfordert, bleibt die betreffende Master/Tochteranordnung solange erhalten, bis das Quittungssignal von der Mastereinheit empfangen wird, wodurch der WAIT-Zustand beendet ist. Daraufhin wird einem weiteren Benutzer ermöglicht, die Busleitung zu benutzen. Demgemäß erjnöglicht das Signal BSDCNN+ einer Tochtereinheitj irgendein Antwortsignal von drei Antwortsignalen zu erzeugen, nämlich entweder das Signal NAK, das Signal WAIT oder das Signal ACK. Am Ende gedes dieser Antwortsignale tritt ein neuer Prioritätsnetzwerkzyklus auf, und die bestimmte Einrichtung erhält Zugriff zu der Busleitung, oder eine Einrichtung höherer Priorität erhält die Busleitung. Es dürfte an dieser Stelle einzusehen sein, daß die Signalzu-

Sri A Λ Ω ^ / *i
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stände auf der Busleitung invertiert bezogen auf diejenigen Signale sind, die als für die betreffenden Eineheiten interne

bezüglich Signale angegeben sind. So ist z.Bv des Speicherbezugssignalö auf der Busleitung beispielsweise zwischen den Treiberschaltungen 59, 60 oder 61 und den Empfangsschaltungen 40 angegeben worden, daß dieses Signal in einem Zustand auftritt und im entgegengesetzten Zustand in den Steuerwerken selbst. Außerdem tritt, wie oben angedeutet, ein viertes Antwortsignal zwischen irgendeinem der an der Busleitung angeschlossenen Steuerwerke in dem Fall auf, daß überhaupt keine Antwort vorhanden ist. Wenn demgemäß eine der Mastereinheiten eine Bedienung durch den Speicher anfordert und wenn dieser Speicher in dem System nicht installiert ist, wird das Zeitsperrenelement, das für sich bekannt ist, ein Signal nach einer bestimmten Zeitspanne erzeugen, wie z.B. nach fünf MikrοSekunden, wodurch ein NAK-Signal erzeugt wird. Zu diesem Zeitpunkt kann eine Zentraleinheit eine Funktion ausführen, wie eine Unterbrechungs- oder nichtprogrammierte Sprungroutine.

Bezugnehmend auf die Operation des Speicherbelegt-Flipflop sei bemerkt, daß der Dateneingang so geschaltet ist, daß er das Signal MOSBSY+ aufnimmt, das für die Busoperation asynchron auftritt. Dieses Signal kann zu irgendeinem Zeitpunkt aufgenommen werden, und zwar unabhängig von der Operation, die auf der Busleitung für irgendein Steuerwerk abläuft. Wenn das Signal BSDCNN+ von der Mastereinheit am Takteingang des Flipflops 49 aufgenommen wird, erfolgt die Abspeicherung eines Verzeichnisses bezüglich des Zustande des Speichers, und das heißt darüber, ob er zu dem betreffenden Zeitpunkt belegt ist oder nicht. Auf diese Weise wird eine Verwirrung in dem Ansprechen auf den Buszyklus vermieden. Ohne die Abspeicherung des Ablaufs durch das Flipflop 49 wäre es möglich, den Buszyklus im WAIT-Zustand beginnen zu lassen und denselben Buszyklus in dem Zustand zu beenden, der einen ACK-Zustand erzeugt. Beide Antwortsignale werden somit während desselben Buszyklus abgegeben werden, was mithin ein Fehlerzustand wäre. Durch

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Verwendung des Ablauf-Flipflops 49 wird die Antwort bezüglich des Zustands festgehalten, in welchem sich das Steuerwerk zu dem Zeitpunkt befand, zu dem das Signal BSDCNN+ empfangen wird. Dadurch ist ein asynchrones Verhalten bzw. eine asynchrone Antwort ermöglicht, und zwar unabhängig von der Toleranz oder Differenz in der Speichergeschwindigkeit.

Nunmehr sei auf die typische Zentraleinheits-Busleitungs-Verbindungslogik gemäß Fig. 11 eingegangen. Die Signale werden von der Busleitung her mittels der in dem Element 99 enthaltenen Empfänger bzw. Empfangsschaltungen aufgenommen. Das Speicherbezugssignal BSMREF- wird von einem derartigen Empfänger aufgenommen und mittels des Inverters 100 invertiert dem einen Eingang des Vergleichers 103 zugeführt. Dieser Vergleicher 103 ist in dem Fall freigegeben, daß die aufgenommmene Adresse nicht eine Speicheradresse ist. Eines der Eingangssignale des Vergleichers 103 zum Zwecke des Vergleichs sind die Datenprozessor-Adressenbits, deren Anzahl in diesem Fall beispielsweise 4 beträgt und die als Signale BSAD14+ bis BSAD17+ angegeben sind. Diese an einem Eingang des Vergleichers 103 aufgenommene Adresse wird mit der Adresse verglichen, die beispielsweise durch den Hexadezimal-Schalter 101 in dem Datenprozessor selbst eingestellt ist. Wenn die empfangene Adresse und die durch den Schalter 101 bereitgestellte Adresse verglichen werden und sich herausstellt, daß diese Adressen übereinstimmen, erzeugt der Vergleicher 103 das Signal ITSMEA+, durch das die Verknüpfungsglieder 106 und 107 zum Teil übertragungsfähig gemacht werden.

Ferner werden die Adressenbits BSAD08+ bis BSAD13+ an den Eingängen des Vergleichers 104 aufgenommen, der bestimmt, ob diese Bits alle Nullen sind oder nicht. Wenn diese Bits alle Nullen sind, dann wird das Signal ITSMEB+ erzeugt, um die Verknüpfungsglieder 106 und 107 ebenfalls teilweise übertragungsfähig zu machen. Die Freigabe eines weiteren Eingangs eines der Verknüpfungsglieder 106, 107 bewirkt dann

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tatsächlich das Setzen eines entsprechenden Flipflops in dem Element 113.

Das andere Eingangssignal für das Verknüpfnngsglied 106 ist ein zweites Halbbuszyklussignal BSSHBC+, das dem Verknüpfungsglied 106 über einen Inverter 116 zugeführt wird. Das zweite Halbbuszyklussignal wird außerdem an einem Eingang des UND-Gliedes 109 aufgenommen. Das andere Eingangssignal für das Verknüpfungsglied 106 liefert der Q-Ausgang des zweiten HaIb-Lese-Ablauf-Flipflops 110. Dieses zweite HaIb-Lese-Ablauf-Flipflop wird dazu herangezogen, festzuhalten, daß der Datenprozessor sein Signal MYDCNNN+ abgegeben hat, was bedeutet, daß das Zuteilungs-Flipflop 22 dieser Einrichtung gesetzt ist, und daß außerdem die Zentraleinheit das mit MYWRIT- angegeben· Signal ausgesendet hat. Dies bedeutet, daß der Datenprozessor einen Antwortzyklus von der Tochtereinheit her erwartet. Bei einer derartigen 2-Zyklus-Operation liefert der zweite Zyklus die erwarteten Daten an die Zentraleinheit, und das Flipflop identifiziert diese Daten als diejenigen Daten, die die Zentraleinheit angefordert hat, und zwar aufgrund der Tatsache, daß das Ablauf-Flipflop 110 das Signal MYSHRH+ an seinem Q-Ausgang " erzeugt hat. Das Flipflop 110 wird über das NOR-Glied 111 zurückgestellt, sofern das Buslöschsignal BSMCLR+ aufgenommen wird oder sofern der zweite Halbbuszyklus beendet worden ist, was durch das Signal MYSHRC+ angegeben wird. Das Signal MYSHRC+ wird von einem der Ausgänge des Elements 113 abgeleitet, was nachstehend noch näher erläutert werden wird.

Somit wird das UND-Glied 107 in dem Fall vollständig übertragungsfähig gemach^, daß zwei der zugeführten Eingangssignale angeben, daß es sich dabei um die adressierte Einrichtung handelt; die Anzeige des anderen Eingangssignals besteht darin, daß ein zweiter Halbbuszyklus vorgelegen hat, wie dies über das UND-Glied 109 von dem Ablauf-Flipflop 110 her angezeigt ist. Demgemäß wird durch die Freigabe des UND-Gliedes 107 das Signal MYSHRC- erzeugt und dem einen Eingang des

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NOR-Gliedes 114 zugeführt. Das NOR-Glied 114 gibt ein ACK-Signal (BSACKR-) über die Treiberschaltung 115 ab.

Das Verknüpfungsglied 106 wird dannfvollständig übertragungsfähig gemacht, wenn die richtige Einheit-Adresse aufgenommen ist und wenn nicht ein zweiter Halbbuszyklus vorliegt. In diesem Fall wird ein als Signal MYINTR+ bezeichneter positiver Impuls am Ausgang des in dem Element 113 enthaltenen entsprechenden Flipflops erzeugt. Das Signal MYINTR+ bewirkt, daß die Verknüpfungsschaltung gemäß Fig. 11 bestimmt, ob ein ACK-Signal oder ein NACK-Signal erzeugt wird oder nicht. Welches dieser Signale erzeugt wird, hängt von der Unterbrechungsebene ab, in der gerade in dem System gearbeitet wird, und zwar im Vergleich zuder Unterbrechungsebene der eine Verarbeitungszeit suchenden Einrichtung.

Die Entscheidung darüber, ob die Unterbrechungsebene ausreichend ist oder nicht, wird durch den Vergleicher 117 vorgenommen, bei dem es sich um einen Vergleicher handelt, der bestimmt, ob das Α-Eingangssignal kleiner ist als das B-Eingangssignal oder nicht. An dem Α-Eingang nimmt der Vergleicher 117 die Signale BSDT1O+ bis BSDT15+ auf, die in dem in Fig. gezeigten Format die Unterbrechungsebene der an der Busleitung angeschlossenen Einrichtung angeben,die eine Datenverarbeitungszeit zu bekommen versucht. In dem System ist eine Vielzahl von Unterbrechungsebenen vorhanden. Die Unterbrechungsebene mit der Nummer 0 erhält die höchstmögliche Zugriffsfähigkeit zu der Datenverarbeitungszeit; sie ist demgemäß nicht unterbrechbar. Je niedriger die Unterbrechungsebenennummer ist, umso geringer ist die Chance, daß eine derartige Einrichtung im Zuge der Abwicklung eines Prozesses unterbrochen wird. Wenn die an dem Α-Eingang des Vergleichers 117 aufgenommene Ebenennummer kleiner ist als die Nummer der gerade vorliegenden Ebene, in der in dem Datenprozessor gearbeitet wird, wie dies durch die Ebenennummer in dem Block angegeben ist, wird die Einrichtung, die versucht, eine Unter-

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brechung vorzunehmen, wie dies durch das am Eingang A empfangene Signal angegeben ist, tatsächlich imstande sein, dies zu tun. Wenn das Signal am Α-Eingang gleich dem Signal am B-Eingang oder größer als dieses Signal ist, wird das Signal LVl₁BLS+ nicht erzeugt; vielmehr wird ein NAK-Signal von der Treiberschaltung 108 und dem Flipflop 120 erzeugt, wie dies nachstehend näher beschrieben werden wird.

Wenn die am Eingang A des Vergleichers 117 aufgenommene Unterbrechungsebene kleiner ist als die am Eingang B aufgenommene Ebene, tritt das Signal LVLBLS+ als Binärsignal 1 auf, das dem D-Eingang der beiden Flipflops 120 und 121 zugeführt wird. Es sei darauf hingewiesen, daß das D-Eingangssignal des Flipflops 120 eine Inversion umfaßt. Wenn das Α-Signal gleich dem B-Signal oder größer als dieses Signal ist, wie dies durch den Vergleicher 117 angezeigt wird, wird das Signal LVLBLS+ als Binärsignal 0 auftreten, das am Negationseingang des Flipflops 120 aufgenommen wird. Dieses Signal führt zur Erzeugung des NAK-Signals, wenn das Signal MYINTR+ am Takteingang des Flipflops 120 aufgenommen wird, und zwar durch Setzen des entsprechenden Flipflops in dem Element 113. Wenn die Ebene genügt hat, d.h. dann, wenn das Α-Eingangssignal niedriger war als das B-Eingangssignal, wie dies durch den Vergleicher 117 angezeigt wird, dann tritt das Signal LVLBLS+ als Binärsignal 1 auf, und demgemäß bewirkt das Signal MYINTR+ eine Taktsteuerung, derzufolge dieses Signal vom Q-Ausgang des Flipflops 121 dem einen Eingang des NOR-Gliedes 114 zugeführt wird, der über die Treiberschaltung 115 das ACK-Signal erzeugt. Wenn das Signal MYNAKR+ als Binärsignal 1 auftritt, wird das NAK-Signal erzeugt, und wenn das Signal MYINTF- ein Binärsignal 0 ist, wird ein ACK-Signal erzeugt. Die Flipflops in dem Element 113 werden in derselben Weise taktgesteuert und durch den Inverter 125 gelöscht, wie dies zuvor für entsprechende Flipflop-Elemente erläutert worden ist. Es sei darauf hingewiesen, daß ein ACK-Signal unabhängig davon erzeugt wird, welche Anzeige der Vergleicher 117 liefert,

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sofern tatsächlich dieser Zyklusteil der zweite Teil des zweiten Halbbuszyklus ist. In einem solchen Fall wird das Signal MYSHRC- in einem der Flipflops des Elementes 113 in dem Fall, daß es ein Binärsignal O ist, dem anderen Eingang des NOR-Gliedes 114 zugeführt, so daß das Signal ACK erzeugt wird. Dadurch wird jegliche Anzeige von dem Flipflop 121 her unberücksichtigt gelassen.

Wie zuvor angedeutet, erfolgt durch das Signal BSDCNB- über den Inverter 125 die Zurückstellung des Flipflops 121, und außerdem erfolgt das Setzen des Flipflops 120. Dadurch erfolgt eine Anfangs-Einstellung der Flipflops im Anschluß an den Buszyklus. Darüber hinaus wird das Flipflop 120 durch die Verknüpfungsschaltung zurückgestellt, die dem Flipflop 127 zugehörig ist, welches ein Signal BTIMOT- erzeugt, wodurch das Vorliegen eines Zeitsperrenzustands angezeigt ist, was bedeutet, daß eine nicht existierende Einrichtung adressiert wurde und daß tatsächlich kein Antwortsignal von irgendeiner potentiellen Tochterfeinrichtung erzeugt worden ist, d.h. weder ein NAK-Signal, noch ein ACK-Signal noch ein WAIT-Signal. Demgemäß ist eine monostabile Kippschaltung 126 vorgesehen, die beispielsweise während einer Zeitspanne von fünf Mikrosekunden im Setzzustand sein kann. Diese Kippschaltung 126 wird durch die Aufnahme des Signals BSDCND+, d.h. des Abtastsignals, getriggert, das am Eingang des Puffers 119 aufgenommen wird. Da die Zeitsteuerung der Kippschaltung 126'läuft, wenn ein Signal BSDCNB+ nicht aufgenommen wird - dieses Signal zeigt das Ende des Buszyklus an - wird sodann nach der durch die Kippschaltung festgelegten Zeitspanne das Signal BTIMOT- an dem Q-Ausgang des Flipflops 127 durch die Taktsteuerung des Signals BSDCNN+ erzeugt, das am D-Eingang des Flipflops 127 aufgenommen wird. Es sei darauf hingewiesen, daß das Signal BSDCNN+ angibt, daß der Buszyklus noch läuft. Das Signal BTIMOT- steuert das Flipflop 120 derart an, daß ein NAK-Signal erzeugt wird. Wenn auf der anderen Seite das Signal BSDCNB+ vor dem Ende der durch

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die Kippschaltung 126 festgelegten Zeitspanne aufhört, hört die Zeitsteuerung bzw. der Zeitablauf der Kippschaltung 126 auf, und das Flipflop 127 wird daran gehindert, das Signal BTIMOT- zu erzeugen.

Es sei darauf hingewiesen, daß die in Fig. 11 dargestellte Datenprozessorlogik entweder ein NAK-Signal oder ein ACK-Signal erzeugt, dass hingegen ein WAIT-Signal durch die Datenprozessorlogik nicht erzeugt wird. Der Grund hierfür liegt darin, daß der Datenprozessor stets die niedrigste Priorität besitzt und daß demgemäß - wenn diese Einrichtung ein WAIT-Signal erzeugt - die übrigen Einrichtungen, die ihre Anforderungen an den Datenprozessor bezüglich einer Bedienung richten, möglicherweise eine Unterbrechung auf der Busleitung erfahren, wenn z.B. eine Einrichtung höherer Priorität die Mastereinheit war, der die Zentraleinheit mit einem WAIT-Signal geantwortet hat. Somit werden gerade mit Rücksicht darauf, daß die Einrichtung höherer Priorität auf die Einrichtung niedrigster Priorität wartet - das ist die Zentraleinheit - andere Einrichtungen an der Benutzung der Busleitung gehindert.

Im Zuge der weiteren Erläuterung des vorliegenden Systems kann ersehen werden, daß die Gesamtheit der Information, die über die Busleitung übertragen wird, gesichert werden kann, ohne daß es erforderlich ist, ein Paritätsbit für jedes über die Busleitung übertragene Informationsbyte hinzuzufügen. Diese Integrität kann für irgendwelche Einheiten vorgesehen sein, zwischen denen ein Informationstransfer auftritt. Dies kann insbesondere in jenen Fällen erleichtert sein, in denen eine " Mastereinheit im Zuge ihrer Anforderung eine Antwort von einer Tochtereinheit erwartet. Demgemäß kann die Integrität derartiger Datentransfers am besten in jenen Fällen erleichtert sein, in denen zwei Buszyklen bei einem zweiseitigen Bustransfer benutzt werden. Dies ist insbesondere

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beispielsweise bei einer Speicherleseoperation von Vorteil, bei der die Mastereinheit eine Information aus dem Speicher anfordert und während eines späteren Buszyklus eine derartige Information empfängt. Es ist beispielsweise festgestellt worden, daß eine nennenswerte Anzahl von Datentransfers zwischen dem Speicher und einer anderen Einrichtung während einer Leseoperation auftritt, die zwei Buszyklen erfordert. Demgemäß ist das Merkmal der Datenintegrität des Systems in einem solchen Fall besonders wichtig.

Grundsätzlich nutzt die Integritäts-Anordnung in vorteilhafter Weise den Umstand aus, daß dann, wenn eine Mastereinheit eine andere Einheit adressiert, die beispielsweise ein Speicher oder eine Magnetbandeinheit oder eine periphere Magnetplatteneinheit für eine Informationsaufnahme sein kann, die Mastereinheit die Adresse der Tochtereinheit auf den Adressenleitungen über die Busleitung abgibt und ihre eigene Adresse und den Funktionscode auf den Datenleitungen der Busleitung. Wenn die Tochtereinheit antwortet - und in dieser Weise antwortet die Mastereinheit - gibt die Tochtereinheit die Adresse der anfordernden Einheit an die Adressenleitungen und die Daten an die Datenleitungen ab. Somit wird die Adresse der anfordernden Einheit auf den Adressenleitungen zurück empfangen, und zwar im Unterschied zu der zunächst erfolgten Übertragung über die Datenleitungen. Die anfordernde Einrichtung vergleicht dann ihre Adresse, d.h. ihre auf den Datenleitungen übertragenen Adressen mit der nunmehr auf den Adressenleitungen aufgenommenen Adresse. Wird eine Übereinstimmung festgestellt ₉ so ist dadurch sichergestellt, daß tatsächlich zumindest ihre Einrichtungsadresse von der Tochtereinheit richtig aufgenommen worden ist und daß darüber hinaus - sofern der Operationscode auch wieder empfangen wurde - der betreffende Operationscode zufriedenstellend aufgenommen worden.ist. Somit sind bei einer 16 Bits umfassenden Information, wie sie in dem Format gemäß Fig. 4 gezeigt ist, bis zu zwei Paritätsbits weggelassen, während die Integrität der Datentransfer in dem System beibehalten ist«

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Nunmehr sei auf Fig. 12 Bezug genommen, in der die Redundanzprüfung der vorliegenden Erfindung zum Zwecke der Sicherstellung der Integrität der Datentransfers im einzelnen gezeigt ist. So zeigt Fig. 12 beispielsweise insbesondere die Art und Weise, in der diese Redundanzprüfung vorgenommen wird, wenn der Datenprozessor eine Information aus dem Speicher anfordert. Wenn die Mastereinheit in diesem Fall die Zentraleinheit 206 ist und insbesondere wünscht, eine Information aus dem Speicher zu lesen, der in diesem Fall die Tochtereinheit ist, dann überträgt die Mastereinheit die Speicherbyteadresse in dem in Fig.2 gezeigten /Format über die Busadressenleitungen. Außerdem überträgt die Mastereinheit ihre Adresse, d.h. die Zentraleinheit-Kanaladressennummer, das sind die Bits 0 bis 9 der Busdatenleitungen, sowie ihren Operationscode oder Funktionscode, das sind die Bits 10 bis 15 der Busdatenleitungen. Die Information auf den Busadressen- und Datenleitungen wird von der Tochtereinheit aufgenommen, und in Abhängigkeit von der Adresse auf den Busadressenleitungen erfolgt ein Zugriff zu den Daten über die bekannte Speicherdatenzugriffslogik 300. Die Daten, zu denen ein Zugriff erfolgt ist, werden sodann in dem Register 302 gespeichert. Die Information auf den Busdatenleitungen, die von dem Register 304 der Tochtereinheit aufgenommen wird, wird solange nicht abgespeichert, bis die Tochtereinheit diese Anforderung mittels eines ACK-Signales quittiert. Dadurch wird in entsprechender Weise das Register 304 in den Stand gesetzt, derartige Daten zu speichern.

Die Daten in dem Register 304 werden nicht über die Busadressenleitungen zurückübertragen. Außerdem werden die Daten aus dem Register 302 nicht über die Busdatenleitungen übertragen, bis tatsächlich der Speicher Zugriff zu der Busleitung über seine Prioritätslogik erhält, und zwar durch Setzen seines Zuteilungs-Flipflops 22, wie dies in Fig. 8 gezeigt ist. Dadurch wird sein Signal MYDCNN+ erzeugt. Auf die Erzeugung des Signales MYDCNN+ hin sind somit das Verknüpfungsglied 306 und das Verknüpfungsglied 308 in den

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Stand versetzt, Daten über die Datenleitungen zu den Empfangsschaltungen 99 der Mastereinheit hin zu übertragen, und zwar zum Zwecke der Verwendung durch die Mastereinheit. Über den Puffer 310 erfolgt eine Informationsübertragung über die Busadressenleitungen zu der Empfangslogik der Mastereinheit hin.

Grundsätzlich werden lediglich die Bits 8 bis 23, also 16 Bits, benutzt, da in diesen Bits die Information enthalten ist, die durch die Mastereinheit überprüft werden kann, um die Integrität der Datentransfers zu gewährleisten. Dies ergibt sich mit Rücksicht auf die Tatsache, daß eine bestimmte Information von der Haupteinheit zu der Tochtereinheit über die Datenleitungen übertragen wurde und daß diese Information nunmehr auf den Adressenleitungen empfangen wird. Demgemäß wird die Kanalnummer des Bestimmungsortes in Übereinstimmung mit dem Format gemäß Fig. 3 von den Vergleichern 103 und 104 der in Fig. 11 gezeigten Verknüpfungsschaltung aufgenommen. Der Funktionscode, der in den Bitstellen 18 bis 23 des in Fig. 3 gezeigten Formates enthalten war, wird von dem Vergleicher 312 aufgenommen. Wenn diese von dem Vergleicher 312 aufgenommene Information mit dem letzten Funktionscode 314 übereinstimmt, der von der Mastereinheit in den Funktionscodebits 10 bis 15 des Formates gemäß Fig. 4 ausgesendet worden ist, dann wird ein Freigabesignal erzeugt, welches dem System ermöglicht, seine normale Operation auszuführen. Der wieder empfangene Funktionscode kann andererseits einfach überprüft werden, um sicherzustellen, daß er ein rechtmäßiger und gültiger Code ist. Wenn die Vergleicher 103 und 104 einen Übereinstimmungszustand angeben, wie dies insbesondere im Zusammenhang mit Fig. 11 angegeben ist, so wird das Verknüpfungsglied 107, das ebenfalls in Fig. 11 gezeigt ist, die Abgabe des ACK-Quittungssignales freigeben. Das Eingangssignal für den anderen Eingang des Verknüpfungsgliedes 107 wird durch das vorhergehende Setzen des die zweite Hälfte bildenden Lese-Ablauf-Flipflops 110 festgelegt sowie durch die von der Tochtereinheit aufgenommene Anzeige, daß es sich um den Abschluß des zweiten

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Halbbuszyklus handelt. Dies wird durch das Signal BSSHBC+ angezeigt, das an dem anderen Eingang des Verknüpfungsgiiedes aufgenommen wird. Durch das Ausgangssignal des Verknüpfungsgliedes 109 wird das Verknüpfungsglied 107 vollständig übertragungsfähig gemacht. Damit dürfte ersichtlich sein, daß die Vergleicher 312, 103 und 104 sowie die an die Adressenleitungen der Busleitung angeschlossene zugehörige Verknüpfungsschaltung, wie sie in Fig. 12 gezeigt ist, tatsächlich einen Vergleicher darstellen, der die zuvor von der Mastereinheit über die Datenleitungen ausgesandte Information mit der von der Tochtereinheit über die Adressenleitungen wieder aufgenommene Information vergleicht. Auf diese Weise ist weitgehend die Integrität der beiden Datenübertragungen bzw. Datentransfers sichergestellt, und eine Forderung nach gesonderten Paritätsbits ist vermieden.

Die Art und Weise, in der die Schaltungsanordnung des vorliegenden Systems die Adressierung des abhängigen Speicherraumes ermöglicht, und zwar unabhängig von der Mischung der Speicherarten auf der Grundlage der Geschwindigkeit des Typs, d.h. unabhängig davon, ob ein Magnetkernspeicher oder ein Halbleiterspeicher vorliegt, und unabhängig von anderen Charakteristiken, wird im Zusammenhang mit Fig. 13 im einzelnen erläutert. Die Busleitung 200 ist mit den Speichersteuerwerken 202, 203, 204 sowie mit den anderen Steuerwerken, wie dem Steuerwerk 210, und der Zentraleinheit 206 verbunden. Wie oben beispielsweise erläutert, ist jedes Speichersteuerwerk imstande, bis zu vier Speichermoduln zu adressieren. Diese Moduln können an den Stellen A, B, C und D des entsprechenden Speichersteuerwerks angeschlossen sein. Jedes Speichersteuer- . werk nimmt seine eigene Adresse sowie die Adresse des zugehörigen Moduls auf. Die Moduladresse wird in Form von zwei Bits über die Busleitung 200 aufgenommen. Derartige Bits sind, wie dies in Fig. 10 gezeigt ist, mit BSAD08+ und BSAD09+ bezeichnet. Die Adresse des Speichersteuerwerks wird in Form der Bits BSADOO+ bis BSAD07+ aufgenommen. Damit wird lediglich

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dasjenige Speichermodul, dessen Steuerwerk adressiert ist, ansprechen bzw. antworten. Demgemäß ist, wie dies anhand des Normalfalles ersichtlich sein dürfte, an den Stellen A, B, C und D des Speichersteuerwerkes 204 das Speichermodul A-358, das Speichermodul B-360, das Speichermodul C-362 bzw. das Speichermodul D-364 angeschlossen. Wenn das SpeieherSteuerwerk 204 adressiert ist und wenn die durch zwei Bits gebildete Unteradresse beispielsweise das Modul C-362 bezeichnet, dann wird das Modul C ansprechen bzw. antworten.

Wie oben ausgeführt, werden in dem Fall, daß eine Kombination von Speichertypen vorhanden sein sollte, wie sie durch die oben erwähnten Charakteristiken z.B. angegeben sind, und daß eine derartige Kombination kleiner sein sollte als das vollständige Speichersteuerwerkkomplement, das zuvor mit beispielsweise 32 000 Speicherwörtern angegeben wurde, wobei jedes Modul 8000 Speicherwörter enthält, abhängige bzw. aufeinanderfolgende Speicheradressen nicht verfügbar sein. Der Grund hierfür liegt darin, daß der Adressenraum von 32 000 Speicherwörtern für das jeweilige Speichersteuerwerk zur Verfügung bleiben muß, um imstande zu sein, die Speicherkapazität des Systems zu einem späteren Zeitpunkt zu vergrößern. Wie aus Fig. 13 ersichtlich sein dürfte, ist es möglich, lediglich einen Teil jedes der Speichersteuerwerke zu benutzen, um eine derartige aufeinanderfolgende Adressierung vorzunehmen.

Bezugnehmend auf Fig. 13 und unter der Annahme, daß das Modul A-350 und das Modul B-352 von einem Speichertyp sind, während das Modul C-354 ;und das Modul D-356 von einem anderen Speichertyp sind, kann das SpeieherSteuerwerk 202 so angeschlossen sein, daß eine Steuerung des Zugriffs der Moduln A und B erfolgt. Das Speichersteuerwerk 203 kann so angeschlossen sein, daß eine Steuerung des Zugriffs der Moduln C und D erfolgj; . In einem solchen Fall besitzen das Speichersteuerwerk 202 und das Speichersteuerwerk 203 dieselbe Adresse. Bei einer derartigen Konfiguration werden die Stellen C und D des

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Steuerwerks 202 und die Stellen A und B des Steuerwerks 203 für die Benutzung solange nicht verfügbar sein, bis das System eine vollständig neue Konfiguration erhalten hat. Wenn somit beide SpeicherSteuerwerke 202 und 203 ihre Adresse ermitteln, d.h. dieselbe Adresse, werdenbie beide versuchen zu antworten, und zwar in Abhängigkeit davon, welches der Moduln A, B, C und D durch die zwei Moduladressenbits BSAD08+ und BSAD09+ adressiert ist, die auf der Busleitung 200 aufgenommen worden sind. Demgemäß wird lediglich ein Steuerwerk oder 203 ansprechen bzw. antworten, und zwar in Abhängigkeit davon, welches der Moduln adressiert ist.

Die obigen Ausführungen sind lediglich zur Veranschaulichung der Erfindung gegeben worden. Es dürfte jedoch einzusehen sein, daß beispielsweise mehr als vier derartige Moduln an einem vorgegebenen Steuerwerk angeschlossen sein können. So kann bei dem vorliegenden Beispiel das Steuerwerk 202 beispielsweise an gerade einem Modul A angeschlossen sein, und das Steuerwerk 203 kann an denselben entsprechenden Stellen mit den Moduln B, C und D verbunden sein. Es dürfte außerdem durch das vorliegende Beispiel ersichtlich geworden sein, daß in dem Fall, daß ein drittes Modul an der Stelle C des Steuerwerks angeschlossen wäre und daß das Modul C-354 an dem Steuerwerk angeschlossen ist, bei Adressierung eines derartigen Moduls C und bei Vorliegen derselben Adresse für die Steuerwerke 202 und 203 beide Steuerwerke ansprechen bzw. antworten wurden auf die Aufnahme ihrer identischen Adresse. Die Modul-C-Adresse würde dadurch einen Fehlerzustand hervorrufen. Es dürfte somit ersichtlich sein, daß fortlaufende Adresse durch Anwendung der vorliegenden Erfindung unabhängig von den Charakteristiken des in dem System angeschlossenen Speichers erhalten werden können.

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Claims (6)

1. Patentansprüche

   Datenverarbeitungssystem, dadurch gekennzeichnet,

   a) daß eine Vielzahl von Einheiten vorgesehen ist,

   b) daß eine gemeinsame elektrische Busleitung vorgesehen ist, an der die Einheiten angeschlossen sind und die einen Übertragungsweg für eine asynchrone Informationsübertragung zwischen jeweils zwei Einheiten festlegt,

   c) daß mit jeder der genannten Einheiten ein Prioritätsnetzwerk verbunden ist, welches diejenige Einheit unter den vorhandenen Einheiten bezeichnet, die die höchste Priorität besitzt und eine Informationsübertragung über die Busleitung anfordert,

   d) daß das Prioritätsnetzwerk eine Prioritäts-Busleitung mit einem ersten Ende und mit einem zweiten Ende aufweist,

   e) daß an dem genannten ersten Ende der Prioritäts-Busleitung Einheiten angeschlossen sind, die die höchste Priorität besitzen,

   f) daß an dem genannten zweiten Ende der Prioritäts-Busleitung Einheiten angeschlossen sind, die die niedrigste Priorität besitzen,

   g) daß die übrigen Einheiten eine Priorität besitzen, die in Beziehung zu ihrer Nähe zu dem genannten ersten Ende bzw. zu" dem genannten zweiten Ende der Prioritäts-Busleitung steht, und

   h) daß in jeder Einheit eine Prioritäts-Verknüpfungsschaltung vorgesehen ist, die Einrichtungen, die einen asynchronen Versuch zur Informationsübertragung über die gemeinsame Busleitung unabhängig von der Operation jeder der anderen Einheiten vornehmen, und Einrichtungen umfaßt, die die betreffende Informationsübertragung in dem Fall freigeben, daß keine weitere Einheit höherer Priorität gerade eine Information über die gemeinsame Busleitung überträgt oder einen Versuch zu einer Informationsübertragung über die gemeinsame Busleitung unternimmt.

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2. 2. System nach Anspruch 1, dadurch gekennzeichnet, daß die Prioritäts-Verknüpfungsschaltung folgende Elemente umfaßt:

   a) erste, interne Einrichtungen für eine Einheit zur asynchronen Anzeige eines Informationsübertragungswunsches über die betreffende gemeinsame Busleitung von der Einheit,

   b) zweite Einrichtungen, die in Abhängigkeit von den genannten ersten Einrichtungen über die genannte Prioritäts-Busleitung den jeweiligen, an dem Netzwerk angeschlossenen Einheiten anzeigen, daß die betreffende Einheit versucht, eine Information über die gemeinsame Busleitung zu übertragen, und

   c) dritte Einrichtungen, die durch die zweiten Einrichtungen gesteuert eine Anzeige darüber liefern, daß gerade keine Einheit höherer Priorität eine Informationsübertragung über die gemeinsame Busleitung vornimmt oder eine solche Informationsübertragung versucht, derart, daß der betreffenden Einheit eine Informationsübertragung über die gemeinsame Busleitung ermöglicht wird.·
3. 3. System nach Anspruch 2, dadurch gekennzeichnet, daß die dritten Einrichtungen folgende Elemente umfassen:

   a) eine Einrichtung zur Erzeugung eines Abtastsignales, durch das die Übertragung einer Information über die genannte gemeinsame Busleitung ermöglicht wird,

   b) eine Einrichtung zur Erzeugung eines Zuteilungssignals, und

   c) eine zur der Prioritäts-Verknüpfungsschaltung gehörende Einrichtung, die in Abhängigkeit von dem genannten Zuteilungssignal jede andere Einheit an der Übertragung einer Information über die gemeinsame Busleitung auf das Auftreten des genannten Abtastsignals hin während der Zeitspanne hindert, während der die betreffende genannte Einheit eine Information über die gemeinsame Busleitung überträgt.

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4. 4. System nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Einrichtungen, die einen asynchronen Versuch zur Informationsübertragung über die gemeinsame Busleitung vornehmen, unabhängig von jeglichem Steuersignal betrieben sind, das von jeder der übrigen Einheiten erzeugt wird.
5. 5. System nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Einheiten zumindest einen Speicher und einen Datenprozessor enthalten und daß der Speicher näher an dem genannten ersten Ende der Busleitung angeschlossen ist, während der Datenprozessor näher an dem zweiten Ende der Busleitung angeschlossen ist.
6. 6. System nach Anspruch 1, dadurch gekennzeichnet, daß die Einheiten einen Speicher, einen Datenprozessor und zumindest ein peripheres EinrichtungsSteuerwerk enthalten,, daß die Einheiten unterschiedliche Prioritäten besitzen und daß das Prioritätsnetzwerk folgende Elemente umfaßt?

   a) eine erste Einrichtung zur asynchronen Erzeugung eines ersten Signales, welches anzeigt, daß die betreffende Einheit bereit ist, eine Information über die Busleitung zu einer anderen Einheit zu übertragen,

   b) eine erste Anzeigeeinrichtung, die durch das genannte erste Signal gesteuert eine Anzeige auf der Busleitung über die Erzeugung eines zweiten Signales liefert, welches angibt _s daß die betreffende Einheit bereit ist, eine Information über die Busleitung zu einer anderen Einheit hin zu übertragen,

   c) eine zweite Anzeigeeinrichtung, die eine Anzeige darüber liefert, ob irgendeine Einheit mit einer Priorität, die höher ist als die Priorität der genannten Einheit, welche eine Informationsübertragung über die genannte Busleitung anfordert, ebenfalls eine Informationsübertragung über die genannte Busleitung anfordert _f

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   d) eine erste Verknüpfungseinrichtung, die mit der genannten ersten Anzeigeeinrichtung und mit der genannten zweiten Anzeigeeinrichtung verbunden ist und die ein drittes Signal in dem Fall erzeugt, daß eine weitere Prioritätseinheit eine Informationsübertragung über die Busleitung anfordert,

   e) eine zweite Einrichtung, die durch das genannte dritte Signal gesteuert ein viertes Signal auf der Busleitung anzeigt, welches Signal angibt, daß die eine Informationsübertragung über die genannte Busleitung anfordernde Einheit die einzige Einheit ist, der gerade erlaubt ist, eine solche Informationsübertragung über die Busleitung vorzunehmen, und

   χ5 eine zweite Verknüpfungseinrichtung, die durch das genannte vierte Signal gesteuert sämtliche übrigen Einheiten an der Übertragung einer Information über die Busleitung sperrt, währenddessen die genannte Einheit eine Information über die betreffende Busleitung überträgt, wobei die genannte erste Einrichtung, die genannte zweite Einrichtung, die genannte erste Anzeigeeinrichtung, die genannte zweite Anzeigeeinrichtung sowie die genannte erste Verknüpfungseinrichtung und die genannte zweite Verknüpfungseinrichtung in jeder der Einheiten enthalten sind,

   7. System nach Anspruch 6, dadurch gekennzeichnet, daß in jeder Einheit eine auf das genannte vierte Signal ansprechende Einrichtung vorgesehen ist, die ein Abtastsignal erzeugt, durch das die Informationsübertragung über die genannte Busleitung von der das genannte vierte Signal erzeugenden Einrichtung her ermöglicht ist.

   δ. System nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die zweite Anzeigeeinrichtung eine Einrichtung umfaßt, die unabhängig von irgendeinem Steuersignal, das von irgend-

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   einer Einheit erzeugt wird, bestimmt, ob irgendeine Einheit höherer Priorität eine Informationsübertragung über die genannte Busleitung verlangt.

   System nach Anspruch 1, dadurch gekennzeichnet, daß die Prioritats-Verknüpfungsschaltung folgende Elemente umfaßt:

   a) Einrichtungen zur Aufnahme eines Prioritätssignals von zumindest einer Einheit mit höherer Priorität, mit der Ausnahme, daß die betreffende eine Einheit näher bei dem

   ■ .genannten ersten Ende der Busleitung liegt, wobei die betreffende eine Einheit, die näher an dem genannten ersten Ende der Busleitung angeschlossen, ist, das Prioritätssignal von einer Prioritätssignalquelle aufnimmt,

   b) Einrichtungen, die durch das genannte Prioritätssignal gesteuert eine Anzeige darüber liefern, daß die Prioritätssignal-Aufnahmeeinheit die Einheit mit der höchsten Priorität ist, die eine Information über die genannte Busleitung übertragen kann,

   c) Einrichtungen, die asynchron anzeigen, daß die betreffende Prioritätssignal-Aufnahmeeinheit ein Anforderungssignal erzeugt hat, welches anzeigt, daß diese Einheit eine Informationsübertragung über die genannte Busleitung verlangt,

   d) Einrichtungen, die durch das genannte Anforderungssignal gesteuert die Aufnahme des betreffenden Prioritätssignals durch Einheiten sperren, die eine niedrigere Priorität besitzen als die Prioritätssignal-Aufnahmeeinheit, und

   e) Einrichtungen, die durch das genannte Anforderungssignal und durch das genannte Prioritätssignal gesteuert unabhängig von der Operation oder Erzeugung irgendeines anderen Signals durch irgendeine der genannten Einheiten eine Information über die genannte Busleitung zu einer anderen Einheit hin übertragen.

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   10. System nach Anspruch 9, dadurch gekennzeichnet, daß die genannten Einrichtungen zur Informationsübertragung folgende Elemente umfassen:

   a) eine Einrichtung, die auf das Anforderungssignal hin ein Zuteilungssignal erzeugt,

   b) eine Einrichtung zur Abgabe des Zuteilungssignals über die genannte Busleitung zum Zwecke der Aufnahme durch die genannten anderen Einheiten und

   c) eine Einrichtung, die auf das genannte Zuteilungssignal anspricht und die jegliche andere Einheit an der Übertragung einer Information über die genannte Busleitung während der Zeitspanne hindert, während der die das Zuteilungssignal erzeugende Einheit eine Information über die betreffende Busleitung überträgt.

   11. System nach Anspruch 10, dadurch gekennzeichnet, daß die Einrichtungen zur Übertragung einer Information folgende Elemente umfassen:

   a) eine Einrichtung, die durch das genannte Zuteilungssignal gesteuert ein Abtastsignal erzeugt, und

   b) eine Einrichtung, die durch das Abtastsignal gesteuert die Information über die genannte Busleitung überträgt.

   12. System nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet,

   a) daß Einrichtungen zur Adressierung derjenigen Einheit vorgesehen sind, die die Information aufzunehmen hat,

   b) daß in der zu adressierenden Einheit Einrichtungen enthalten sind, die auf die Aufnahme der Adresse der be- ■ treffenden Einheit, die die Information aufzunehmen hat, ein Antwortsignal erzeugen, und

   c) daß Einrichtungen vorgesehen sind, die auf die Beendigung der Informationsübertragung hin die Sperreinrichtungen

   derart unwirksam machen, daß eine weitere Informationsübertragung von einer der genannten Einheiten ermöglicht ist.

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   13. System nach Anspruch 1, dadurch gekennzeichnet, daß die Prioritäts-Verknüpfungsschaltung folgende Elemente umfaßt:

   a) eine erste bistabile Einrichtung, die eine asynchrone Anzeige darüber liefert, daß eine charakteristische Einheit bereit is t, eine Information über die genannte Busleitung zu übertragen,

   b) eine zweite bistabile Einrichtung, die durch die genannte erste bistabile Einrichtung gesteuert auf der Busleitung ein erstes Signal erzeugt, welches der jeweiligen Einheit anzeigt, daß die charakteristische Einheit bereit ist, eine Information über die Busleitung zu übertragen,

   c) eine Einrichtung zur Aufnahme des ersten Signals von der Busleitung her,

   d) eine Einrichtung, die durch das aufgenommene erste Signal gesteuert die genannte zweite bistabile Einrichtung bezüglich der Erzeugung des genannten ersten Signales sperrt,

   e) eine Einrichtung zur Anzeige, ob irgendeine Einheit mit einer Priorität, die höher ist als die der charakteristischen Einheit, bereit ist, eine Information über die genannte Busleitung zu übertragen,

   f) eine dritte bistabile Einrichtung, die in Abhängigkeit von dem durch die genannte zweite bistabile Einrichtung erzeugten ersten Signal und in Abhängigkeit von einer Anzeige darüber, daß keine weitere Einheit höherer Priorität bereit ist, eine Information über die genannte Busleitung zu übertragen, auf der Busleitung ein zweites Signal erzeugt, und

   g) eine Einrichtung, die auf die Aufnahme des genannten zweiten Signales von der Busleitung her ein Abtastsignal erzeugt, durch das die Informationsübertragung von der charakteristischen Einheit her freigegeben wird.

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   14. System nach Anspruch 1, dadurch gekennzeichnet,

   a) daß in jeder Einheit Einrichtungen enthalten sind, die einen Transferzyklus für eine Übertragungs-Anforderungseinheit asynchron erzeugen, wobei dies unabhängig von der Operation jeder der übrigen Einheiten für den Fall erfolgt, daß die anfordernde Einheit die einen Transferzyklus anfordernde Einheit mit der höchsten Priorität ist,

   b) daß in der anfordernden Einheit mit der höchsten Priorität Einrichtungen enthalten sind, die die Informationsübertragung während des erzeugten Transferzyklusses zu einer anderen der betreffenden Einheiten hin (Aufnahmeeinheit) ermöglichen,

   c) daß in jeder Einheit oder in den meisten Einheiten Einrichtungen zur Quittierung der Aufnahme der Information von der anfordernden Einheit höchster Priorität (Übertragungseinheit) vorgesehen sind, und

   d) daß diese Einrichtungen folgende Elemente umfassen:

   e) eine Einrichtung, die ein erstes Signal in dem Fall erzeugt, daß die Aufnahmeeinheit eine Anzeige darüber erhält, daß sie die Einheit ist, zu der die Übertragungseinheit die Information hin überträgt,

   f) eine Einrichtung, die ein zweites Signal in dem Fall erzeugt, daß die Aufnahmeeinheit nicht belegt ist,

   g) eine Einrichtung, die ein positives Quittungssignal

   auf das Vorhandensein des ersten Signals und des zweiten Signals hin erzeugt, und

   h) eine Einrichtung, die ein negatives Quittungssignal auf das Vorhandensein des genannten ersten Signals und bei Fehlen des genannten zweiten Signals erzeugt.

   15. System nach Anspruch 14, dadurch gekennzeichnet,

   a) daß eine Vielzahl von Einrichtungen vorgesehen ist,

   b) daß Verbindungseinrichtungen vorgesehen sind, die die betreffenden Einrichtungen mit der Aufnahmeeinheit derart

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   verbinden, daß ein Informationstransfer mit einer der betreffenden Einrichtungen über die Busleitung mittels der Aufnahmeeinheit ermöglicht ist,

   c) daß in der betreffenden Aufnahmeeinheit eine Anzeigeeinrichtung enthalten ist, die für die jeweils angeschlossenen Einrichtungen eine Anzeige darüber liefert, ob die betreffenden Einrichtungen bereit sind, eine Information von der Busleitung her aufzunehmen,

   d) daß in der betreffenden Übertragungseinheit eine Einrichtung vorgesehen ist, die einen Informationstransfer zu der betreffenden einen Einrichtung hin freigibt, die an der Aufnahmeeinheit angeschlossen ist, und

   e) daß in der Aufnahmeeinheit eine Einrichtung enthalten ist, die ein positives Quittungssignal lediglich in dem Fall erzeugt, daß die betreffende Aufnahme Einrichtung nicht belegt ist.

   16. Sys€em nach Anspruch 15, dadurch gekennzeichnet,

   a) daß Einrichtungen vorgesehen sind, die ein Element bereitstellen, das von jeder der mit der betreffenden Aufnahmeeinheit verbundenen Einrichtungen verwendbar ist,

   b) daß Anzeigeeinrichtungen vorgesehen sind, die eine Anzeige darüber liefern, ob die betreffende eine Einrichtung das betreffende Element benutzt, und

   c) daß in der betreffenden Aufnahmeeinheit Einrichtungen enthalten sind, die ein quasi-negatives Quittungssignal in dem Fall erzeugen, daß das genannte Element von einer der genannten Einrichtungen benutzt wird und daß das positive Quittungssignal im übrigen erzeugt worden ist.

   17. System nach Anspruch 16, dadurch gekennzeichnet, daß das quasi-negative Quittungssignal eine Anzeige an die Übertragungseinheit darüber liefert, daß die Aufnahmeeinheit möglicherweise bereit ist, während des nächsten erzeugten

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   Transferzyklusses eine Information aufzunehmen.

   18. System nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet,

   a) daß in jeder Aufnahmeeinheit eine Anzeigeeinrichtung enthalten ist, die eine Anzeige bezüglich des physikalischen und elektrischen Anschlusses oder bezüglich des Fehlens eines solchen Anschlusses von der jeweiligen Einrichtung liefert, die an der Aufnahmeeinheit angeschlossen ist öder die möglicherweise an die betreffende Aufnahmeeinheit anschließbar ist, und

   b) daß in der Aufnahmeeinheit eine Einrichtung vorgesehen ist, die ein negatives Quittungssignal in Abhängigkeit von einer möglichen Informationsübertragung von der Übertragungseinheit zu einer Einrichtung hin erzeugt, die nicht an der Aufnahmeeinheit angeschlossen ist, was durch die genannte Anzeigeeinrichtung angezeigt wird.

   19· System nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet,

   a) daß in der genannten Aufnahmeeinheit eine Anzeigeeinrichtung enthalten ist, die eine Anzeige darüber liefert, ob die von der Übertragungseinheit übertragene Information die richtige Parität besitzt, und

   b) daß in der Aufnahmeeinheit eine Einrichtung enthalten ist, die ein positives Quittungssignal in dem Fall erzeugt, daß die Parität richtig ist und daß das betreffende positive Quittungssignal auch im übrigen erzeugt würde,

   20. System nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet,

   a) daß Anzeigeeinrichtungen vorgesehen sind, die eine Anzeige darüber liefern, daß die Aufnahmeeinheit lediglich mit einem positiven Quittungssignal einer bestimmten Einheit der genannten Einheiten antworten

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   wird, und

   b) daß in der Aufnahmeeinheit eine Einrichtung vorgesehen ist, die mit Ausnahme der genannten bestimmten Einheit für jede übrige Einheit ein negatives Quittungssignal erzeugt, welche Einheit versucht, eine Information zu der Aufnahmeeinheit hin zu übertragen.

   21. System nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet,

   a) daß Detektoreinrichtungen vorgesehen sind, die eine Feststellung darüber zu treffen gestatten, daß weder ein positives Quittungssignal noch ein negatives Quittungssignal auf einen Versuch hin erzeugt worden 1st , eine Information zu der Aufnahmeeinheit hin zu übertragen, und

   b) daß Einrichtungen vorgesehen sind, die ein negatives Quittungssignal nach einer bestimmten Zeitspanne auf die versuchte Informationsübertragung hin in dem Fall erzeugen, daß die Detektoreinrichtung eine Anzeige darüber liefert, daß weder ein positives Quittungssignal noch ein negatives Quittungssignal während der genannten bestimmten Zeitspanne erzeugt wurde.

   22. System nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet,

   a) daß in der Übertragungseinheit eine Anzeigeeinrichtung enthalten ist, die eine Anzeige darüber liefert, daß eine Informationsübertragung von der Aufnahmeeinheit her angefordert worden ist, und

   b) daß in der Übertragungseinheit eine Einrichtung enthalten ist, die durch die zuletzt genannte Anzeigeeinrichtung gesteuert ein negatives Quittungssignal für irgendeine der genannten Einheiten - mit Ausnahme der Aufnahmeeinheit - erzeugt, die versuchen, eine Information zu der Übertragungseinheit hin zu übertragen.

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   23· System nach einem der Ansprüche 14 bis 22, dadurch gekennzeichnet,

   a) daß in jeder der Einheiten eine Anzeigeeinrichtung vorgesehen ist, die die Unterbrechungsebene der betreffenden Einheit anzeigt,

   b) daß eine der genannten Einheiten eine Zentraleinheit ist, die eine Anzeigeeinrichtung enthalt, welche die Ebene der Unterbrechbarkeit einer in der Zentraleinheit gerade ablaufenden Operation anzeigt, und

   c) daß in der Zentraleinheit eine Einrichtung vorgesehen ist, die ein positives Quittungssignal für die Übertragungseinheit in dem Fall erzeugt, daß die Unterbrechungsebene der Übertragungseinheit bedeutsamer ist als die Unterbrechbarkeitsebene der Zentraleinheit.

   24. System nach Anspruch 23, dadurch gekennzeichnet, daß die genannten Einheiten neben der Zentraleinheit zumindest eine Speichersteuerwerkeinheit und zumindest eine periphere Steuerwerkeinheit enthalten.

   25. System nach Anspruch 14, dadurch gekennzeichnet, daß die Quittungseinrichtungen folgende Elemente enthalten:

   a) eine Einrichtung zur Erzeugung eines dritten Signales für den Fall, daß eine bezeichnete Einrichtung einer Vielzahl von an der Aufnahmeeinheit angeschlossenen Einrichtungen nicht belegt ist,

   b) eine Einrichtung zur Erzeugung eines positiven Quittungssignals in Abhängigkeit von dem ersten Signal, dem zweiten Signal und dem dritten Signal, und

   c) eine Einrichtung zur Erzeugung eines negativen Quittungssignals in Abhängigkeit vom Fehlen des zweiten Signals oder des dritten Signals.

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   26. System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß irgendeine Einheit als Mastereinheit eine Information zu irgendeiner anderen Einheit als einer Tochtereinheit hin zu übertragen vermag.

   27. System nach Anspruch 23 oder 24, dadurch gekennzeichnet, daß die in der Zentraleinheit enthaltenen Einrichtungen zur Erzeugung eines Quittungssignals folgende Elemente umfassen:

   a) eine Einrichtung zur Erzeugung eines positiven Quittungssignals auf die Aufnahme der Adresse der Zentraleinheit und auf die Aufnahme einer Unterbrechungsebene, die eine stärkere Bedienungsanforderung angibt als die Unterbrechbarkeitsebene der Zentraleinheit, und

   b) eine Einrichtung zur Erzeugung eines negativen Quittungssignals in Abhängigkeit von der Aufnahme einer Unterbrechungsebene, die nicht eine stärkere Bedienungsforderung angibt als die Unterbrechbarkeitsebene.

   28." System nach Anspruch 1, dadurch gekennzeichnet,

   a) daß in einer ersten Einheit der genannten Einheiten eine Aufnahmeeinrichtung vorgesehen ist, die ein Verriegelungssignal von einer zweiten Einheit oder von irgendeiner anderen Einheit aufzunehmen vermag, wobei das Verriegelungssignal anzeigt, daß die betreffende zweite oder andere Einheit, von der dieses Verriegelungssignal abgegeben worden ist, wünscht, ununterbrochen einen Zugriff zu einer Hilfsquelle der genannten ersten Einheit hin zu erhalten,

   b) daß in der genannten ersten Einheit eine Speichereinrichtung enthalten ist, die eine Anzeige darüber zu speichern gestattet, daß das Verriegelungssignal aufgenommen worden ist, und

   c) daß eine Einrichtung vorgesehen ist, die durch die Anzeige in der Speichereinrichtung gesteuert einen Zugriff für eine dritte Einheit oder für irgendeine

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   andere Einheit zurückweist, die wünscht, einen Zugriff zu der betreffenden Hilfsquelle zu erhalten und von der die genannte erste Einheit das Verriegelungssignal erhält.

   29. System nach Anspruch 28, dadurch gekennzeichnet, daß eine Einrichtung vorgesehen ist, die unabhängig von jeglicher Anzeige in der Speichereinrichtung einen Zugriff zu der genannten Hilfsquelle durch die genannte Einheit ermöglicht, die einen Zugriff zu der betreffenden Hilfsquelle zu erhalten wünscht und von der die genannte erste Einheit das ■Verriegelungssignal nicht erhält.

   30. System nach Anspruch 28 oder 29, dadurch gekennzeichnet,

   a) daß in der genannten ersten Einheit eine Aufnahmeeinrichtung für die Aufnahme eines Entriegelungssignals vorgesehen ist und

   b) daß in der genannten ersten Einheit eine Einrichtung enthalten ist, die auf das Entriegelungssignal hin die Anzeige in der genannten Speichereinrichtung unwirksam macht.

   31. System nach einem der Ansprüche 28 bis 30, dadurch gekennzeichnet, daß eine Einrichtung vorgesehen ist, die eine Informationsübertragung zwischen jeweils zwei Einheiten mit Ausnahme der genannten ersten Einheit und der genannten zweiten Einheit während der Zeitspanne ermöglicht, während der die Speichereinrichtung die genannte Anzeige bereitstellt.

   32. System nach einem der Ansprüche 28 bis 31, dadurch gekennzeichnet, daß eine Prüfeinrichtung vorgesehen ist, durch die überprüft wird, ob die genannte Anzeige bereits durch die Speichereinrichtung bereitgestellt wird, bevor diese Anzeige durch die betreffende Speichereinrichtung auf das

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   Auftreten des Verriegelungssignals von der genannten zweiten Einheit erzeugt wird.

   33. System nach einem der Ansprüche 28 bis 32, dadurch gekennzeichnet, daß die genannte erste Einheit eine Speichereinheit ist.

   34. System nach Anspruch 33, dadurch gekennzeichnet, daß die zweite Einheit und die dritte Einheit Zentraleinheiten sind.

   35. System nach einem der Ansprüche 28 bis 34, dadurch gekennzeichnet, daß die Speichereinrichtung in der ersten Einheit folgende Elemente umfaßt:

   a) eine bistabile Einrichtung, die an der Aufnahmeeinrichtung angeschlossen ist und die durch Erzeugung eines ersten Signales auf das genannte Verriegelungssignal hin eine Anzeige darüber liefert, daß zu der betreffenden Hilfsquelle ein Zugriff von einer der Einheiten her erfolgt ist, von der das genannte Verriegelungssignal aufgenommen worden ist, wobei diese Einrichtung bei Fehlen des genannten ersten Signales eine Anzeige darüber liefert, daß zu der Hilfsquelle kein Zugriff von einer anderen Einheit her erfolgt ist, von der ein Verriegelungssignal aufgenommen worden ist, und

   b) eine Einrichtung, die in Abhängigkeit von dem genannten ersten Signal den Zugriff zu der betreffenden Hilfsquelle durch eine andere Einheit sperrt, von der das genannte Verriegelungssignal aufgenommen worden ist.

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