JPS5846727B2 - チヨクセツメモリ アクセスセイギヨホウシキ - Google Patents
チヨクセツメモリ アクセスセイギヨホウシキInfo
- Publication number
- JPS5846727B2 JPS5846727B2 JP2124275A JP2124275A JPS5846727B2 JP S5846727 B2 JPS5846727 B2 JP S5846727B2 JP 2124275 A JP2124275 A JP 2124275A JP 2124275 A JP2124275 A JP 2124275A JP S5846727 B2 JPS5846727 B2 JP S5846727B2
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- JP
- Japan
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- memory
- byte
- word
- channel
- input
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Description
【発明の詳細な説明】
本発明は、直接メモリ・アクセス制御方式、特にデータ
・バス線に中央処理装置部、入出力制御ポート部、メモ
リなどを接続し、入出力制御ポート部が上記メモリを直
接アクセスできるデータ処理装置において、直接メモリ
・アクセス制御装置をもうけ、該制御装置の管理のもと
で直接メモリ・アクセスを行なうようにし、さらにバイ
ト単位の転送制御を行ない得るようにした直接メモリ・
アクセス制御方式に関するものである。
・バス線に中央処理装置部、入出力制御ポート部、メモ
リなどを接続し、入出力制御ポート部が上記メモリを直
接アクセスできるデータ処理装置において、直接メモリ
・アクセス制御装置をもうけ、該制御装置の管理のもと
で直接メモリ・アクセスを行なうようにし、さらにバイ
ト単位の転送制御を行ない得るようにした直接メモリ・
アクセス制御方式に関するものである。
一般にワン・チップ・コンピュータにおいては、ＣＰＵ
チップのみで使用されることは少なく、周辺用チップと
組合わせて使用される。
チップのみで使用されることは少なく、周辺用チップと
組合わせて使用される。
このため、通常データ・バス線に対して、ＣＰＵチップ
を中心に１つまたは複数の入出力制御ポート部チップ、
メモリチップなどを接続せしめるようになされる。
を中心に１つまたは複数の入出力制御ポート部チップ、
メモリチップなどを接続せしめるようになされる。
そして上記入出力制御ポート部はメモリを直接アクセス
する機能（以下簡単のためＤＭＡと略す）をもつように
されるものとそうでないものとが用いられ、また入出力
デバイスとの間で１バイト分のバス幅をもつものと１語
分即ち２バイト分のバス幅をもつものとが存在する。
する機能（以下簡単のためＤＭＡと略す）をもつように
されるものとそうでないものとが用いられ、また入出力
デバイスとの間で１バイト分のバス幅をもつものと１語
分即ち２バイト分のバス幅をもつものとが存在する。
この場合入出力制御ポート部のチップ構成をその必要と
する機能毎に異なった種類にすることは得策ではなく、
各入出力制御ポート部を同一構成にすることが望まれる
。
する機能毎に異なった種類にすることは得策ではなく、
各入出力制御ポート部を同一構成にすることが望まれる
。
このために、ＤＭＡ制御を行なうＤＭＡ制御装置を用意
してＤＭＡ制御を代行せしめるようにし、また２バイト
分のバス幅を必要とする場合には２個の入出力制御ポー
ト部を対応せしめるようにされる。
してＤＭＡ制御を代行せしめるようにし、また２バイト
分のバス幅を必要とする場合には２個の入出力制御ポー
ト部を対応せしめるようにされる。
本発明は、上記の如きシステムにおいて、ＤＭＡ制御装
置にＤＭＡ制御の代行を行なわせるようにすると共に語
単位でのデータ転送と上位バイトあるいは下位バイトの
いずれかを指定したバイト単位でのデータ転送とを自由
に行なわせ得るようにすることを目的としている。
置にＤＭＡ制御の代行を行なわせるようにすると共に語
単位でのデータ転送と上位バイトあるいは下位バイトの
いずれかを指定したバイト単位でのデータ転送とを自由
に行なわせ得るようにすることを目的としている。
そしてそのため、本発明の直接メモリ・アクセス制御方
式はデータ・バス線に少なくとも中央処理装置部と１つ
または複数の入出力制御ポート部とワード指定・バイト
指定可能なメモリとが接続され、上記入出力制御ポート
部が上記メモリを直接アクセスできるデータ処理装置に
おいて、上記メモリと上記データ・バス線との間にバス
切換装置をもうけると共に、上記メモリに対する直接ア
クセスを制御するメモリ直接アクセス制御装置を上記デ
ータ・バス線に接続せしめ、該メモリ直接アクセス制御
装置か上記バス切換装置および上記メモリに対してワー
ド／バイト指定信号とバイト指定時におけるバイト位置
指定情報とを通知せしめることにより、バイト指定時に
１ワード中の上位バイト情報と下位バイト情報との選択
制御を行なわせるようにしたことを特徴としている。
式はデータ・バス線に少なくとも中央処理装置部と１つ
または複数の入出力制御ポート部とワード指定・バイト
指定可能なメモリとが接続され、上記入出力制御ポート
部が上記メモリを直接アクセスできるデータ処理装置に
おいて、上記メモリと上記データ・バス線との間にバス
切換装置をもうけると共に、上記メモリに対する直接ア
クセスを制御するメモリ直接アクセス制御装置を上記デ
ータ・バス線に接続せしめ、該メモリ直接アクセス制御
装置か上記バス切換装置および上記メモリに対してワー
ド／バイト指定信号とバイト指定時におけるバイト位置
指定情報とを通知せしめることにより、バイト指定時に
１ワード中の上位バイト情報と下位バイト情報との選択
制御を行なわせるようにしたことを特徴としている。
以下図面を参照しつつ説明する。
第１図は本発明の直接メモリ・アクセス制御方式の一実
施例構成、第２図はメモリ直接アクセス制御装置の構成
を概念的に表わした一実施例、第３図は第２図に示すワ
ード・カウンタ・レジスタのビット構成を表わす。
施例構成、第２図はメモリ直接アクセス制御装置の構成
を概念的に表わした一実施例、第３図は第２図に示すワ
ード・カウンタ・レジスタのビット構成を表わす。
第１図において、１は中央処理装置（ＣＰＵチップ）、
２はメモリ（メモリ・チップ）、３ないし７はＤＭＡ制
御機能を必要とする入出力制御ポート部（ポート部チッ
プ）、８ないし１０はスレーブ・デバイスとしてのみ働
らく入出力制御ポート部（ポート部チップ）、１１はメ
モリ直接アクセス制御装置で入出力制御ポート部３ない
し７からの要求によりＤＭＡ制御を代行するもの、１２
はバス切換装置、１３は情報バス線、１４はメモリバス
線を表わしている。
２はメモリ（メモリ・チップ）、３ないし７はＤＭＡ制
御機能を必要とする入出力制御ポート部（ポート部チッ
プ）、８ないし１０はスレーブ・デバイスとしてのみ働
らく入出力制御ポート部（ポート部チップ）、１１はメ
モリ直接アクセス制御装置で入出力制御ポート部３ない
し７からの要求によりＤＭＡ制御を代行するもの、１２
はバス切換装置、１３は情報バス線、１４はメモリバス
線を表わしている。
各入出力制御ポート３ないし１０は夫々図示しない入出
力デバイスに接続されており、該入出力デバイスとメモ
リ２との間のデータ転送制御を行なう。
力デバイスに接続されており、該入出力デバイスとメモ
リ２との間のデータ転送制御を行なう。
各人出力制御ポートは同一構成をもち、例えば８ビット
単位（１バイト単位）のデータ転送を行なうようにされ
、４＝０入出力制御ポ一ト部３は＃Ｏチャネルを構威し
、＋−１人出力制御ポート部４は＃１チャネルを構成し
、＃２２人出力制御ボ一部５は＋２チヤネルを構成し、
Φ３ｕおよび一＃−３１入出力制御ポート部６，７は一
緒になって２バイト分のバス幅をもつ４ｆ−３チヤネル
を構威し、＃４４人出力制御ボ一部８は寺４チャネルを
構成し、Φ５ｕおよび−４１−５１入出力制御ポ一ト部
９゜１０は一緒になって２バイト分のバス幅をもつ寺５
チャネルを構成している。
単位（１バイト単位）のデータ転送を行なうようにされ
、４＝０入出力制御ポ一ト部３は＃Ｏチャネルを構威し
、＋−１人出力制御ポート部４は＃１チャネルを構成し
、＃２２人出力制御ボ一部５は＋２チヤネルを構成し、
Φ３ｕおよび一＃−３１入出力制御ポート部６，７は一
緒になって２バイト分のバス幅をもつ４ｆ−３チヤネル
を構威し、＃４４人出力制御ボ一部８は寺４チャネルを
構成し、Φ５ｕおよび−４１−５１入出力制御ポ一ト部
９゜１０は一緒になって２バイト分のバス幅をもつ寺５
チャネルを構成している。
そして＋０チヤネルないし＝＃＝３チャネルはＤＭＡ制
御装置１１の管理のもとてメモリ２を直接アクセスし得
るようにされる。
御装置１１の管理のもとてメモリ２を直接アクセスし得
るようにされる。
バス切換装置１２は、語単位転送の場合、メモリ・バス
線１４における上位バイト線Ｕおよび下位バイト線りを
夫々情報バス線１４における上位バイト線Ｕおよび下位
バイト線ｌに接続するようにされる。
線１４における上位バイト線Ｕおよび下位バイト線りを
夫々情報バス線１４における上位バイト線Ｕおよび下位
バイト線ｌに接続するようにされる。
そしてバイト単位転送の場合、メモリ・バス線１４にお
ける上位バイト線Ｕおよび下位バイト線りを情報バス線
ｌに切換接続するようにされる。
ける上位バイト線Ｕおよび下位バイト線りを情報バス線
ｌに切換接続するようにされる。
ＤＭＡ制御装置１１がメモリ２をアクセスする場合、上
述の如く語単位のデータ転送とバイト単位のデータ転送
とがあり、この制御のためにＤＭＡ制御装置１１がバス
切換装置１２およびメモリ２に対して指示を与えること
が必要となる。
述の如く語単位のデータ転送とバイト単位のデータ転送
とがあり、この制御のためにＤＭＡ制御装置１１がバス
切換装置１２およびメモリ２に対して指示を与えること
が必要となる。
第２図は上記制御を行なうＤＭＡ制御装置１１の構成を
表わし、メモリ・アドレス・レジスタ（ＭＡＲ）１５、
各チャネル＃ＯないしΦ３に対応してもうけられるワー
ド・カウント・レジスタ（＝＃＝ＯＷＣＡないし＋３Ｗ
ＣＲ）１６ないし１９、各チャネルからのＤＭＡ制御要
求を検索するサブチャネル・カウンタ（ＳＣ）２０、Ｄ
ＭＡ制御部２１などをそなえている。
表わし、メモリ・アドレス・レジスタ（ＭＡＲ）１５、
各チャネル＃ＯないしΦ３に対応してもうけられるワー
ド・カウント・レジスタ（＝＃＝ＯＷＣＡないし＋３Ｗ
ＣＲ）１６ないし１９、各チャネルからのＤＭＡ制御要
求を検索するサブチャネル・カウンタ（ＳＣ）２０、Ｄ
ＭＡ制御部２１などをそなえている。
メモリ・アドレス・レジスタ１５はメモリ２に対するア
ドレス情報を格納するレジスタで例えば１６ビツトから
なり、６５に番地まで指定可能である。
ドレス情報を格納するレジスタで例えば１６ビツトから
なり、６５に番地まで指定可能である。
ワード・カウント・レジスタ（ＷＣＦｔ）は各チャネル
に対応してもうけられ、転送ワード／バイト数の指定な
どを行なうレジスタで１６ビツトからなり、第３図図示
の如く上位４ビツトはモード指定部、残るＪ２ビットは
ワード／バイト数指定部を構成上でいる。
に対応してもうけられ、転送ワード／バイト数の指定な
どを行なうレジスタで１６ビツトからなり、第３図図示
の如く上位４ビツトはモード指定部、残るＪ２ビットは
ワード／バイト数指定部を構成上でいる。
サブチャネル・カウンタ（ＳＣ）２０は通常周期的にそ
の内容が＋０チヤネルないし＋３チヤネルに対応してＪ
ｏｏｌ。
の内容が＋０チヤネルないし＋３チヤネルに対応してＪ
ｏｏｌ。
「０１」 、「１０」 、「１１」 、「ＯＯ」・・・
・・・と更新されるカウンタで、例えば内容が「００」
を示すとき＃０チャネルからのＤＭＡ要求信号を検索し
、「Ｏｌ」を示すとき＃１チャネルからのＤＭＡ要求信
号を検索するようにされる。
・・・と更新されるカウンタで、例えば内容が「００」
を示すとき＃０チャネルからのＤＭＡ要求信号を検索し
、「Ｏｌ」を示すとき＃１チャネルからのＤＭＡ要求信
号を検索するようにされる。
そして例えば＋０チヤネルからのＤＭＡ要求が受付けら
れたときには当該＋Ｏチャネルに対するＤＭＡ処理を行
なう。
れたときには当該＋Ｏチャネルに対するＤＭＡ処理を行
なう。
以下ワード・カウント・レジスタＷＣＲのビット構成の
意味を説明しつつ、ＤＭＡ制御装置１１の機能を説明す
る。
意味を説明しつつ、ＤＭＡ制御装置１１の機能を説明す
る。
■）リード／ライト指定部・・・・・・ＤＭＡ制御時に
メモリからデータを入出力デバイス側に転送する（メモ
リをリードする）のか、メモリに対してデータを書込む
（メモリにライトする）のかを指定する。
メモリからデータを入出力デバイス側に転送する（メモ
リをリードする）のか、メモリに対してデータを書込む
（メモリにライトする）のかを指定する。
２）サブチャネル・カウンタ動作指示部・・・・・・該
指示部は、各チャネルの処理をバースト・モードで行な
うか、マルチブレクス・モードで行なうかを指示するも
のである。
指示部は、各チャネルの処理をバースト・モードで行な
うか、マルチブレクス・モードで行なうかを指示するも
のである。
即ち合金チャネルの該指示部が論理「０」にあるときに
は、マルチプレクス・モードで動作され、各チャネルは
サブチャネル・カウンタの歩進につれて、＋０チヤネル
からのＤＭＡ要求信号の有無、Φ１チャネルからのＤＭ
Ａ要求信号の有無、第２チヤネルからのＤＭＡ要求信号
の有無、第３チヤネルからのＤＭＡ要求信号の有無、第
２チヤネルからのＤＭＡ要求信号の有無と繰返し検索さ
れ、もし要求があれば夫々１バイトずつあるいは１ワー
ドずつの処理を時分割的に行なってゆく。
は、マルチプレクス・モードで動作され、各チャネルは
サブチャネル・カウンタの歩進につれて、＋０チヤネル
からのＤＭＡ要求信号の有無、Φ１チャネルからのＤＭ
Ａ要求信号の有無、第２チヤネルからのＤＭＡ要求信号
の有無、第３チヤネルからのＤＭＡ要求信号の有無、第
２チヤネルからのＤＭＡ要求信号の有無と繰返し検索さ
れ、もし要求があれば夫々１バイトずつあるいは１ワー
ドずつの処理を時分割的に行なってゆく。
一方あるチャネルの該指示部に論理Ｉｌｌが立つと、当
該チャネルがサブチャネル・カウンタによって指示され
たときから、データの転送は当該チャネルについて連続
的に行なわれる。
該チャネルがサブチャネル・カウンタによって指示され
たときから、データの転送は当該チャネルについて連続
的に行なわれる。
即ちバースト・モードで転送が行なわれる。
その間サブチャネル・カウンタの内容は、当該指示部が
論理「Ｏ」に戻るまでそのまま保持される。
論理「Ｏ」に戻るまでそのまま保持される。
そして上記バースト・モードでの転送が終了し、当該指
示部が論理「０」に戻るとサブチャネル・カウンタの内
容は歩進される。
示部が論理「０」に戻るとサブチャネル・カウンタの内
容は歩進される。
３）ワード／バイト指定部・・・・・・上述した如く、
ＤＭＡ制御には語単位の転送とバイト単位の転送とが存
在するが、該転送のいずれであるかを指定する。
ＤＭＡ制御には語単位の転送とバイト単位の転送とが存
在するが、該転送のいずれであるかを指定する。
４）ＭＡＲ１６指定部・・・・・・バイト転送によるＤ
ＭＡが指定されたとき、１語中の転送すべきバイトの位
置、即ち上位バイト側を転送するのか下位バイト側を転
送するのかを指定する。
ＭＡが指定されたとき、１語中の転送すべきバイトの位
置、即ち上位バイト側を転送するのか下位バイト側を転
送するのかを指定する。
バイト転送毎に該ＭＡＲ１，６指定部に＋１され、桁上
りが生じたときにはメモリ・アドレス・レジスタ１５に
おけるビット＋１５に＋１される。
りが生じたときにはメモリ・アドレス・レジスタ１５に
おけるビット＋１５に＋１される。
即ち、バイト転送時におけるメモリ・アクセスのための
アドレス情報は一般にメモリ・アドレス・レジスタ１５
の内容と該ＭＡＲ１６ビツトと共に「＋Ｎ番地の下位バ
イト」、「４＋Ｎ番地の上位バイト」、「＋Ｎ＋１番地
の下位バイト」、「−＃−Ｎ＋１番地の上位バイト」、
・・・・・・となって行く。
アドレス情報は一般にメモリ・アドレス・レジスタ１５
の内容と該ＭＡＲ１６ビツトと共に「＋Ｎ番地の下位バ
イト」、「４＋Ｎ番地の上位バイト」、「＋Ｎ＋１番地
の下位バイト」、「−＃−Ｎ＋１番地の上位バイト」、
・・・・・・となって行く。
＠、例えば４バイト１ワードの計算機にあってはＭＡＲ
指定部は２ビツト必要になる。
指定部は２ビツト必要になる。
５）ワード／バイト数指定部・・・・・・ワード・カウ
ント・レジスタの下位１２ビツトで構成され、４０９６
語または４０９６バイトまでの転送数を指定する。
ント・レジスタの下位１２ビツトで構成され、４０９６
語または４０９６バイトまでの転送数を指定する。
そして語単位の転送またはバイト単位の転送によって１
語または１バイトが転送されるたびに、該数指定部の内
容はマイナス１される。
語または１バイトが転送されるたびに、該数指定部の内
容はマイナス１される。
この状態をつづけ結果がオール零となると、ＤＭＡ制御
による転送が終了したことを示し、ＤＭＡ要求を行なっ
たチャネルに対して通知するようにされる。
による転送が終了したことを示し、ＤＭＡ要求を行なっ
たチャネルに対して通知するようにされる。
ＤＭＡ制御装置１１は、上述の如きレジスタやカウンタ
の内容にもとづいてＤＭＡ要求の受付け、ＤＭＡにもと
づくデータの転送を行なうようにされるが、該転送のた
めにメモリ２およびバス切換装置１２に対して語単位転
送かバイト単位転送かを指示しバイト単位転送の場合現
に行なわれる転送が上位バイト側であるか下位バイト側
であるかを指示してやらねばならない。
の内容にもとづいてＤＭＡ要求の受付け、ＤＭＡにもと
づくデータの転送を行なうようにされるが、該転送のた
めにメモリ２およびバス切換装置１２に対して語単位転
送かバイト単位転送かを指示しバイト単位転送の場合現
に行なわれる転送が上位バイト側であるか下位バイト側
であるかを指示してやらねばならない。
このため、第１図図示の如＜ＤＭＡ制御装置１１はメモ
リ２およびバス切換装置１２に対してワード・カウント
・レジスタＷＣＲ内の「ワード／バイト指定部」の内容
と［ＭＡＲ１６指定部」の内容とを与えてやるようにさ
れる。
リ２およびバス切換装置１２に対してワード・カウント
・レジスタＷＣＲ内の「ワード／バイト指定部」の内容
と［ＭＡＲ１６指定部」の内容とを与えてやるようにさ
れる。
なお、メモリ・アドレス・レジスタ１５の内容および「
リード／ライト指定部」の内容を通知する必要があるが
、これらの内容は中央処理装置１がアクセスする場合と
同様に情報バス線１３を介して行なわれる。
リード／ライト指定部」の内容を通知する必要があるが
、これらの内容は中央処理装置１がアクセスする場合と
同様に情報バス線１３を介して行なわれる。
語単位転送の場合、メモリ・アドレス・レジスタ１５の
内容で指定された番地がアクセスされ、メモリ２の当該
番地に対してライトまたはリードされる。
内容で指定された番地がアクセスされ、メモリ２の当該
番地に対してライトまたはリードされる。
即ち、この場合バス切換装置１２はバス相互の間をｕ、
：Ｕ、 Ｚ；Ｌの如く接続する。
：Ｕ、 Ｚ；Ｌの如く接続する。
これに対しバイト単位転送の場合、メモリ２はメモリ・
アドレス・レジスタ１５の内容と「ＭＡＲ１６」の内容
とにもとづいてアクセスされる。
アドレス・レジスタ１５の内容と「ＭＡＲ１６」の内容
とにもとづいてアクセスされる。
そして「ＭＡＲ１６」の内容が「０」を示すとき、メモ
リ・アドレス・レジスタ１５で指定された番地における
下位バイト側をアクセスするようにされ、バス切換装置
１２ではバス相互の間をＺこＬの如く接続される。
リ・アドレス・レジスタ１５で指定された番地における
下位バイト側をアクセスするようにされ、バス切換装置
１２ではバス相互の間をＺこＬの如く接続される。
また「ＭＡＲ１６Ｊの内容が国を示すとき、メモリ・ア
ドレス・レジスタ１５で指定さイまた番地における上位
バイト側をアクセスするようにされ、バス切換装置１２
ではバス相互の間をｌこＵの如く接続される。
ドレス・レジスタ１５で指定さイまた番地における上位
バイト側をアクセスするようにされ、バス切換装置１２
ではバス相互の間をｌこＵの如く接続される。
以上説明した如く、本発明によればＤＭＡ制御をＤＭＡ
制御装置１１にゆだねることにより、各入出力制御ポー
ト３ないし１０を同一構成にすることができる。
制御装置１１にゆだねることにより、各入出力制御ポー
ト３ないし１０を同一構成にすることができる。
そしてＤＭＡ制御装置１１はワード／バイト指定部の内
容および「ＭＡＲ１６指定部」の内容を通知するだけで
足りる。
容および「ＭＡＲ１６指定部」の内容を通知するだけで
足りる。
第１図は本発明の直接メモリ・アクセス制御方式の一失
症例構成、第２図はメモリ直接アクセス制御装置の構成
を概念的に表わした一実施例、第３図は第２図に示すワ
ード・カウント・レジスタのビット構成を示す。 図中、１は中央処理装置、２はメモリ、３ないし１０は
入出力制御ポート部、１１はメモリ直接アクセス制御装
置、１２はバス切換装置、１３は情報バス線、１４はメ
モリ・バス線を表わす。
症例構成、第２図はメモリ直接アクセス制御装置の構成
を概念的に表わした一実施例、第３図は第２図に示すワ
ード・カウント・レジスタのビット構成を示す。 図中、１は中央処理装置、２はメモリ、３ないし１０は
入出力制御ポート部、１１はメモリ直接アクセス制御装
置、１２はバス切換装置、１３は情報バス線、１４はメ
モリ・バス線を表わす。
Claims (1)
- １ データ・バス線に少なくとも中央処理装置部と１つ
または複数の入出力制御ポート部とワード指定・バイト
指定用能なメモリとが接続され、上記入出力制御ポート
部が上記メモリを直接アクセるできるデータ処理装置に
おいて、上記メモリと上記データ・バス線との間にバス
切換装置をもうけると共に、上記メモリに対する直接ア
クセスを制御するメモリ直接アクセス制御装置を上記デ
ータ・バス線に接続せしめ、該メモリ直接アクセス制御
装置が上記バス切換装置および上記メモリに対してワー
ド／バイト指定信号とバイト指定時におけるバイト位置
指定情報とを通知せしめることによ０、バイト指定時に
１ワード中の上位バイト情報と下位バイト情報との選択
制御を行なわせるようにしたことを特徴とする直接メモ
リ・アクセス制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124275A JPS5846727B2 (ja) | 1975-02-20 | 1975-02-20 | チヨクセツメモリ アクセスセイギヨホウシキ |
| US05/962,647 US4271466A (en) | 1975-02-20 | 1978-11-21 | Direct memory access control system with byte/word control of data bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124275A JPS5846727B2 (ja) | 1975-02-20 | 1975-02-20 | チヨクセツメモリ アクセスセイギヨホウシキ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5195740A JPS5195740A (en) | 1976-08-21 |
| JPS5846727B2 true JPS5846727B2 (ja) | 1983-10-18 |
Family
ID=12049572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124275A Expired JPS5846727B2 (ja) | 1975-02-20 | 1975-02-20 | チヨクセツメモリ アクセスセイギヨホウシキ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846727B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2021823B (en) * | 1978-05-30 | 1983-04-27 | Intel Corp | Data transfer system |
| JPS5957321A (ja) * | 1982-09-27 | 1984-04-02 | Ricoh Co Ltd | Ｄｍａアクセス制御方式 |
| JPS5990131A (ja) * | 1982-11-12 | 1984-05-24 | Nec Corp | ダイレクトメモリアクセス転送装置 |
| JPS61166663A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | デ−タ転送制御方式 |
-
1975
- 1975-02-20 JP JP2124275A patent/JPS5846727B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5195740A (en) | 1976-08-21 |
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