JPS6319856Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は主メモリへの書込をスワツプ方式で制
御するバツフアメモリ手段を備えた処理装置を２
つ以上含む多重処理装置構成の情報処理システム
において各処理装置の主メモリへのアクセスを軽
減するように制御するシステム制御装置に関す
る。

バツフアメモリ手段を備えた処理装置において
主メモリに対する書込をスワツプ方式、即ち処理
装置からの主メモリに対する書込に際してはバツ
フアメモリ中に対応するアドレスの情報が有効な
情報として存在すればバツフアメモリの対応する
ブロツクのみを書きかえ、主メモリは更新せずに
バツフアメモリと主メモリとの情報の対応がくず
れたことを示す書込ビツトをバツフアメモリのデ
イレクタリにセツトしそのブロツクのバツフアメ
モリ上での割当てを変更する際に書込ビツトがセ
ツトされていれば該当ブロツクの情報を主メモリ
に書き込んだ後に新たな情報をバツフアメモリに
ロードするというバツフアメモリ制御方式を採用
した場合、直接主メモリに書込を行う方式に比べ
性能的に優れているが、この方式を用いた処理装
置を有する多重処理装置構成の情報処理システム
においては従来書込ビツトのセツトされているバ
ツフアメモリのブロツクについてはバツフアメモ
リの内容と主メモリの内容が一致しないため、書
込により更新された該ブロツクに対応するアドレ
スに対し他処理装置からアクセス要求があるとバ
ツフアメモリ中の該書き込まれたブロツクの情報
を一旦主メモリにロードし、書込ビツトをリセツ
トした後他処理装置が該情報にアクセスするとい
う方法をとつていた。そのため他処理装置からの
該アクセス要求はバツフアメモリ中の対応ブロツ
クを主メモリにロードする迄待たねばならずしか
もブロツクサイズは通常主メモリへの書込データ
幅より大きいため２ないし４もの主メモリサイク
ルを必要とし、更に一つのリクエストで２回主メ
モリにアクセスするため該アクセスは長い間待た
されることになり、該アクセス時間が増大する上
に他処理装置の該主メモリへのアクセス要求も待
たされることになり、システムの性能が低下する
という問題があつた。更にスワツプ方式で制御す
るバツフアメモリ手段を有する処理装置において
書込対象アドレスに対応するブロツクがバツフア
メモリ中に存在しない場合、直接主メモリを更新
する方法とバツフアメモリ中に一旦目的の情報を
主メモリより読み出し、バツフアメモリに登録し
た後に書込を行い、書込ビツトをセツトする方法
の２つの方法があるが、後者の方法が通常多く用
いられており後者の方法を用いたバツフアメモリ
手段を有する複数個の処理装置からなる多重処理
装置構成のシステムにおいては、主メモリの同一
エリヤに対する書込が複数個の前記バツフアメモ
リ手段を有する処理装置で交互に行われる場合、
バツフアメモリへの主メモリからの読み出し、読
み出したブロツクへの書込、他処理装置からの該
ブロツクへのアクセスによる主メモリへの格納と
いう動作を複数の処理装置が交互に行うスラツシ
ング動作によりシステムの性能の低下が著しくな
る。一方、主メモリに対する書込をスワツプ方式
で制御するバツフアメモリ手段を有する処理装置
が複数個存在する情報処理システムにおいては、
一つのバツフアメモリ手段中に書込ビツトがセツ
トされて存在するブロツクに対応するアドレスの
情報については他処理装置のバツフアメモリ手段
中に同時に存在しない様制御されねばならない
が、書き込まれたブロツクの情報を異なる処理装
置のバツフアメモリ手段間で転送を行つても、そ
の情報が消滅せずに１カ所でのみ存在することを
保証すれば論理矛盾は発生しない。

本考案の主な目的は主メモリに対する書込をス
ワツプ方式で制御するバツフアメモリ手段を有す
る複数個の処理装置を備えた多重処理装置構成の
情報処理システムにおいて、該バツフアメモリ手
段中に書込ビツトがセツトされて存在するブロツ
クの情報の読出手段及び該ブロツクの情報を無効
にする手段をシステム制御装置に設けることによ
り、該ブロツクに対応するアドレスへの他処理装
置からのバツフアメモリ手段内に有効な情報とし
て存在しないアドレスに対する該処理装置内の書
込要求処理に起因する主メモリへの読出アクセス
の処理を主メモリへのアクセスを伴なわずに、バ
ツフアメモリ手段中の該書き込まれたブロツクの
情報を前記手段により読み出し主メモリからの応
答として要求元処理装置に返送することにより該
アクセスのアクセス時間を短縮するとともに、他
処理装置の該主メモリへのアクセスの待ち時間を
減らし、システムの性能を向上させるシステム制
御装置を提供することにある。

本考案の他の目的はスワツプ方式で制御するバ
ツフアメモリを有する複数個の処理の処理装置を
備えた多重処理装置構成の情報処理システムにお
いて、該複数個の処理装置が主メモリの同一アド
レスに交互に書込を行う場合に発生するスラツシ
ング動作による性能の低下を押さえるシステム制
御装置を提供することにある。

本考案の要旨とする所はスワツプ方式で制御さ
れるバツフアメモリ手段を含んでいる複数の処理
装置と、この複数の処理装置の各々が独立してア
クセス可能な主メモリとの間に接続され前記複数
のうちの任意の１つの処理装置からのアクセス要
求に応答して前記主メモリおよび前記バツフアメ
モリ手段を制御するシステム制御装置であつて、
前記バツフアメモリ手段に含まれる複数のブロツ
クに対応して設けられこのブロツクに書込があつ
たか否かを記憶する書込状態記憶手段と、前記バ
ツフアメモリ手段を備えた処理装置からの読出ア
クセス要求が該バツフアメモリ手段に有効な情報
として存在しないブロツクに対する該処理装置内
の書込要求処理に起因するものであることを識別
するアクセス識別手段と、アクセス要求元の処理
装置から送出されるアドレス情報で指示されるデ
ータがアクセス要求元でない処理装置のバツフア
メモリ手段に格納されておりかつ前記書込状態記
憶手段に書込があることを記憶している場合にア
クセス要求に応答して書込検知番号を出力する書
込検知手段と、 前記アクセス識別手段により前記処理装置内の
書込要求処理に伴う読出アクセス要求の処理であ
ることが識別され、前記書込検知手段から書込検
知信号が出力されたときに前記アドレス情報で指
示されるデータを含むブロツクを前記アクセス要
求元でない処理装置のバツフアメモリ手段から読
出す読出手段と、前記読出手段により読み出され
た前記ブロツクを前記主メモリを経由することな
く前記アクセス要求元の処理装置のバツフアメモ
リ手段に送出し書き込む手段と、 該ブロツクがアクセス要求元処理装置に書替え
られて存在することを表示するよう前記書込状態
記憶手段を修正する手段と、アクセス要求元でな
い処理装置中に存在していた該ブロツクの情報を
無効にする手段とを特徴とするシステム制御装置
にある。

次に本考案の一実施例について図面を参照して
説明する。第１図は処理装置、主メモリおよびシ
ステム制御装置の相互関係を示す概略図で、中央
処理装置（以下CPUと略す）２及び３、CPU２
及び３の各々に設けられスワツプ方式により
CPUの主メモリ（以下MMと略す）への書込を
制御するバツフアメモリ手段（以下BMと略す）
８及び９、チヤネル装置（以下CHと略す）４、
MM５及び６、システム制御装置（以下SCUと
略す）１とSCU１に設けられBM８及び９に保持
される情報のアドレス情報、有効性表示ビツト
（以下Ｖビツトと略す）及び該BM中のブロツク
が書込によりMMの内容と異る事を示す書込ビツ
ト（以下Ｗビツトと略す）をBM８，９のブロツ
ク対応に保持するセントラルデイレクタリ（以下
CDと略す）７とからなる多重処理装置構成の情
報処理システムを示している。SCU１はCPU２，
３及びCH４のMM５，６へのアクセスを制御す
る情報転送通路であり、SCU１とCPU２，３、
CH４及びMM５，６との間の情報転送用データ
線の幅は各々４バイトである。SCU１，CPU２，
３、CH４及びMM５，６は同一のクロツクで同
期して動作し、装置間の情報転送はSCU１を介
して１マシンサイクルで４バイトの情報の授受が
行なわれる。情報の転送モードは１回の処理で４
バイトのみ転送する４バイト転送と、連続した２
マシンサイクルで８バイトの転送を行う８バイト
転送と、連続した４マシンサイクルで16バイトの
転送を行う16バイト転送とがあり、転送要求時に
各装置が指定する。

SCU１に対するCPU２，３及びCH４からのリ
クエストはSCU１への各装置の接続ポートによ
り受付の優先順位が定められており、CH４が最
も高くCPU２が最も低い。SCU１リクエストの
受付けが可能な時にCPU２，３及びCH４からリ
クエストがあると、リクエストのアドレスの最上
位ビツトにより指定されるアクセスすべきMMが
リクエストを受付けられる状態にあるかどうかを
調べ、リクエストの受付が可能なMMに対するリ
クエストのうち前記優先順位の判定基準により最
も優先順位の高いものを受け付ける。

SCU１が受け付けたリクエストは同一ブロツ
ク中にMM５又は６に送出される。リクエストに
対するMM５又は６からの応答はリクエストによ
り指定された動作を終了後SCU１に対する応答
要求の送出により行なわれる。SCU１はリクエ
ストの受付と同様にSCU１が他MMからの応答
処理中でなければ、MMのSCU１に接続される
ポートによる優先順位の判定により応答要求を受
け付け、リクエスト送出装置に応答情報を転送す
る。SCU１はリクエストの受付及びMMへのア
クセスとMMからの応答の処理装置への転送処理
は独立に並行して処理することが出来る。

BM８及び９はセツトアソシアテイブ方式で、
128セツト、４コンパートメントブロツクサイズ
16バイトである。

第２図−ＡはSCU１に接続されるCPU２，３
及びCH４からリクエスト信号送出と同時にSCU
１に送出され、アクセスの内容を指定するコマン
ドの様式及びコマンドコードの各ビツトの意味を
示す図である。コマンドは１バイトのコマンドコ
ードと３バイトのアドレス部から成つている。コ
マンドコードのビツト２はBM中のＷビツト及び
Ｖビツトがセツトされたブロツクの情報をBMの
リプレイスによりMMにロードする場合に送出さ
れ、CD７の対応エントリのＶビツトリセツトを
指示する。ビツト３はＷビツトのセツト指示であ
る。ビツト４，５は転送要求バイト数を示し、
BMへの登録を行なうMMの読出アクセス又は
BM中のＷビツトがセツトされたブロツクの情報
のMMへの書込アクセスでは16バイト転送が使用
されCH４の要求及びCPU２又は３のアクセス要
求でBMを介さないBMバイパスのアクセス要求
の場合は４又は８バイト転送となる。ビツト６，
７はCD７を更新する場合対応するCPUの４つの
コンパートメントのうちいずれを更新するかを指
定するビツトである。

第２図−ＢはCPU２，３又はCH４が送出する
コマンドコードの具体例とその意味を示すもので
ある。MRBコマンドはCPU２，３からの通常の
読出要求であり、BM８，９へのMMからの情報
の読出を要求する。MRコマンドはCH４の読出
要求又はCPU２，３のBMバイパス時の読出要求
である。MRWコマンドはCPU２，３内でBMに
登録されていないブロツクに対し書込要求があつ
た場合、CPUは先ず対応するアドレスの情報を
MMから読み出しBMに登録後書込を行うが、そ
の時にCPUから送出されるコマンドで読み出し
た情報は直ちにCPU内で書込が行なわれ更新さ
れる。MWBコマンドはBMのリプレイスを行う
際にＷビツトのセツトされたブロツクがリプレイ
スの対象となつたとき該ブロツクのMMへの書込
のために送出するコマンドである。MWコマンド
はCH４もしくはCPU２，３のBMバイパスの書
込時に用いられる。SWコマンドはSCU１に対す
るコマンドで、MM５，６へのアクセスは発生し
ない。このコマンドはCPU２，３が自身のBM中
のＶビツトがセツトされＷビツトのセツトされて
いないブロツクに対し書込を行う場合SCU１の
CD７を更新するとともに他CPUのBM中にも有
効な情報として存在する場合それを無効にするた
めSCU１に書込の発生を通知するものである。

第３図は本考案によるシステム制御装置の一実
施例を示す図でSCU１を示している。第３図を
参照しながらSCU１の処理を説明するとCPU２，
３、CH４からのリクエスト信号は信号線１０
０，１０２，１０４を通してリクエスト制御回路
１０に送られる。リクエスト制御回路１０はデー
タ線５１，５７，６３によりリクエストを送出し
た装置から送出されたコマンドを調べ、SWコマ
ンドを送出している装置のリクエスト、あるいは
SWコマンド以外のコマンドの場合はMM５及び
６から信号線１２１，１２４をそれぞれ通して送
られてくるビジー信号により、コマンドのアドレ
ス部の最上位ビツトで指定されるMMがビジーで
ないリクエストのうちポートにより決められる優
先順位の高いリクエストを受け付け、リクエスト
受付信号を信号線１０１又は１０３又は１０５を
通してリクエストを受け付けた装置に送出する。
次に信号線１２０又は１２３を通して指定された
MMにアクセス要求の受付指示及び応答を返すべ
き処理装置を指定するためのステアリング情報を
送出するとともに信号線１０９を通してリクエス
トを受け付けた処理装置からのデータ線を選択す
る様に切替回路１２に指示し、更にその出力を信
号線１１０ケーブル駆動回路２４，２５及びデー
タ線６７，７１を通してMMに送出する事により
処理装置からのコマンドをMMへ転送する。又リ
クエスト制御回路１０は信号線１４１を通してア
ドレスレジスタ１８にコマンドのアドレス部のセ
ツトを指示する。受け付けたコマンドがMRB又
はMR又はMRW又はSWの場合データ線５１，
５７，６３を通して処理装置から送られる情報は
コマンド４バイトのみであるが書込アクセスの場
合は更に４又は８又は16バイトの情報が後続する
クロツクに連続して送られてくるので、MMへの
送出を続けて行う。これらの動作が完了するとリ
クエスト制御回路１０は次のリクエストの受付を
開始する一方、リクエストを受け付けた次のクロ
ツクでアドレスレジスタ１８によりCD７のアク
セスを行う。

第４図は第３図に示すセントラルデイレクトリ
とその周辺回路を示す図である。CD７はCPU２
のBM８のデイレクタリに対応するデイレクタリ
４０とCPU３のBM９のデイレクタリに対応する
デイレクタリ４１とから成りCPU２からのリク
エストを処理する場合はCPU２の対応部４０の
更新及びCPU３との対応部４１とアクセスアド
レスの一致チエツクが、CPU３からのリクエス
トを処理する場合はデイレクタリ４１の更新及び
デイレクタリ４０とアクセスアドレスとのチエツ
クが行なわれ、CH４からのリクエストを処理す
る場合はデイレクタリ４０及び４１とアクセスア
ドレスとの一致チエツクが行なわれる。デイレク
タリ４０及び４１の４つのコンパートメントのう
ちいずれを更新するかはCPU２，３からのコマ
ンド中に指定される。アドレスレジスタ１８はリ
クエストを受け付けた次のクロツクにコマンドの
アドレス部がセツトされ、該アドレスレジスタ１
８の内容によりCD７のアクセスを行う。CD７は
アドレスの上位ビツトを保持する部分とＶビツト
及びＷビツトから一つのコンパートメントが構成
される。比較器４２，４３，４４，４５，４６，
４７，４８，４９はリクエストのアドレスとデイ
レクタリ中のアドレスとの一致を検出するもので
一致信号は更にＶビツト、ＷビツトとのANDが
とられＶビツト及びＷビツトがセツトされたブロ
ツクがあるという報告信号１８０…２０３及びＶ
ビツトがセツトされたブロツクがあるという報告
信号線１７９…２０２によりリクエスト制御回路
１０に報告される。

第３図に戻つて更に説明を続ける。リクエスト
制御回路１０が受付けたコマンドがCPU２から
のMRWコマンドの場合を例に説明すると、リク
エスト制御回路１０はコマンドで指定されたデイ
レクタリ４０のエントリにアドレス及びＶビツト
Ｗビツトをセツトし、次にCPU３に対応するデ
イレクタリ４１のチエツクを行う。CPU２がア
クセスしようとするアドレスに対応するブロツク
がCPU３のBM９中にＶビツトがセツトされて存
在すると、CPU３に対しＶビツトのリセツトを
信号線１２７を通して指示するとともにアドレス
情報を信号線１４７を通して送出し、CD７の対
応するエントリのＶビツトをリセツトする。

又デイレクタリ４１のチエツクの結果CPU３
のBM中にアクセスしようとするアドレスに対応
するブロツクにＶビツト及びＷビツトがセツトさ
れていることが判明するとアクセス要求を送出し
たMMに対し信号線１２０又は１２３を通して、
前のクロツクで送出したアクセス要求のキヤンセ
ルを指示し、更にCPU及びCHからの新たなリク
エストの受付を停止する。次に前述の様にCPU
３に対し読出要求Ｖビツトのリセツト指示及び読
出情報の送出先を示すステアリング情報を信号線
１２７を通して送出するとともにアドレス情報を
信号線１４７を通して送出し、信号線１２８を通
して送られる該要求の受付信号を待つ。受付信号
を受信するとデイレクタリ４１の対応するブロツ
クのＶビツトをリセツトし次のリクエストの受付
処理を開始する。CPU３はBM９の対応する情報
を読出データ線５９を通して送出するとともに信
号線１３８を通して、リプライ制御回路１１に転
送要求を送出する。リプライ制御回路１１はリプ
ライ情報の転送動作中でなければ他のリプライ情
報の転送要求との優先順位の判定の後該リクエス
トを受け付け、信号線１３７を通して受付を報告
するとともに、信号線１３９を通して切替回路２
０にデータ線５９の選択を指示し、更に信号線１
３８により指定される情報の送出先CPU２にデ
ータ線１４０、ケーブル駆動回路２３データ線５
０を通して情報を送出する。転送動作は信号線１
３８を通してCPU３から送られるバイト数指定
により16バイト即ち４クロツク後に終了する。Ｖ
ビツト及びＷビツトのセツトされたブロツクが無
い場合はMMからの読出情報を同様にしてCPU
２に転送する。CPU３からのリクエストについ
ても同様な方法で処理され、従がつてCPU２又
は３のBM８又は９中にＶビツト及びＷビツトが
セツトされて存在するブロツクに対する他CPU
の書込に起因する読出アクセスが高速に処理され
る。

本考案は以上説明した様に、CPUのBMの情報
を読出手段をシステム制御装置に設けることによ
り、Ｖビツト及びＷビツトがセツトされたブロツ
クに対する他CPUからの書込に起因する読出ア
クセスは主メモリのアクセスを伴なわずに実行さ
れるためアクセス時間が短縮され、又主メモリの
占有時間が減るためシステムの性能が向上し、又
複数の処理装置が同一アドレスに交互に書込を行
う場合に発生するスラツシング動作の影響を軽減
する効果がある。なお、上述ではアクセス要求が
書込のときについて説明したが、アクセス要求が
読出であつても同様の構成、効果が得られるもの
でありアクセス要求元でない処理装置のバツフア
メモリ手段に書込があつて格納されている情報を
アクセス要求元の処理装置のバツフアメモリ手段
に引き込むものであり、これを読出時に行なつて
も書込アクセス時に行なつてもよい。

【図面の簡単な説明】

第１図は処理装置、主メモリおよびシステム制
御装置の相互関係を示す概略図、第２図−Ａは処
理装置からシステム制御装置に送出されるコマン
ドの様式及び各ビツトの意味を示す図、第２図−
Ｂは該コマンドの具体例を示す図、第３図は本考
案によるシステム制御装置の一実施例を示す図、
第４図は第３図に示すセントラルデイレクトリと
その周辺回路とを示す図である。 １……システム制御装置（略称SCU）、２及び
３……中央処理装置（略称CPU）４……チヤネ
ル装置（略称CH）、５及び６……主メモリ（略
称MM）、７……セントラルデイレクタリ（略称
CD）、８及び９……バツフアメモリ手段（略称
BM）１０……リクエスト制御回路、１１……リ
プライ制御回路。

Claims (1)

1. 【実用新案登録請求の範囲】 スワツプ方式で制御されるバツフアメモリ手段
   を含んでいる複数の処理装置と、この複数の処理
   装置の各々が独立してアクセス可能な主メモリと
   の間に接続され前記複数のうちの任意の１つの処
   理装置からのアクセス要求に応答して前記主メモ
   リおよび前記バツフアメモリ手段を制御するシス
   テム制御装置であつて、前記バツフアメモリ手段
   に含まれる複数のブロツクに対応して設けられこ
   のブロツクに書込があつたか否かを記憶する書込
   状態記憶手段と、 前記バツフアメモリ手段を備えた処理装置から
   の読出アクセス要求が該バツフアメモリ手段に有
   効な情報として存在しないブロツクに対する該処
   理装置内の書込要求処理に起因するものであるこ
   とを識別するアクセス識別手段と、 アクセス要求元の処理装置から送出されるアド
   レス情報で指示されるデータがアクセス要求元で
   ない処理装置のバツフアメモリ手段に格納されて
   おりかつ前記書込状態記憶手段に書込があること
   を記憶している場合にアクセス要求に応答して書
   込検知信号を出力する書込検知手段と、 前記アクセス識別手段により前記処理装置内の
   書込要求処理に伴う読出アクセス要求の処理であ
   ることが識別され、前記書込検知手段から書込検
   知信号が出力されたときに前記アドレス情報で指
   示されるデータを含むブロツクを前記アクセス要
   求元でない処理装置のバツフアメモリ手段から読
   出す読出手段と、前記読出手段により読み出され
   た前記ブロツクを前記主メモリを経由することな
   く前記アクセス要求元の処理装置のバツフアメモ
   リ手段に送出し書き込む手段と、 該ブロツクがアクセス要求元処理装置に書替え
   られて存在することを表示するよう前記書込状態
   記憶手段を修正する手段と、アクセス要求元でな
   い処理装置中に存在していた該ブロツクの情報を
   無効にする手段とを含むことを特徴とするシステ
   ム制御装置。