KR920004060B1

KR920004060B1 - 디지탈 데이타 프로세싱 시스템용 버스 아답터 장치

Info

Publication number: KR920004060B1
Application number: KR1019880007837A
Authority: KR
Inventors: 마스카스 배리; 립콘 젯세
Original assignee: 디지탈 이큅먼트 코포레이션; 마리에타 엠. 에디에트
Priority date: 1987-06-29
Filing date: 1988-06-28
Publication date: 1992-05-23
Also published as: ATE131641T1; CA1303229C; EP0297931A3; DE3854770T2; CN1031287A; AU603433B2; EP0297931A2; CN1016653B; DE3854770D1; JPS6488670A; AU1448188A; MX169110B; KR890000980A; BR8803068A; EP0297931B1

Abstract

내용 없음.

Description

디지탈 데이타 프로세싱 시스템용 버스 아답터 장치

제 1 도는 멀티프로세싱 시스템을 형성하기 위해 상호 접속된 다수의 개별 디지탈 데이타 프로세싱 서브시스템을 포함하는, 본 발명을 포함하는 디지탈 데이타 프로세싱 시스템의 블록도.

제 2a 도는 제 1 도에 도시한 시스템내의 개별 서브시스템의 국부 버스 상호 접속 소자들을 통해 정보가 전송되는 것을 이해하는데 유용한 도면.

제 2b 도는 제 1 도에 도시한 시스템내의 시스템 버스상호 접속 서브시스템을 통해 정보가 전송되는 것을 이해하는데 유용한 도면.

제 3 도는 제 2 도에 도시한 국부 버스와 시스템 버스간에 정보를 전송하기 위해 사용된 버스 아답터의 기능 블록도.

제 4a 도 내지 제 4d-5 도는 제 3 도에 도시한 버스 아답터의 동작을 이해하는데 유용한 여러 가지 데이타 구조들을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

10A, 10B, 10C, 10D, 10E, 10F : 서브 시스템

11 : 시스템 버스 12 : 프로세서

13 : 중앙 프로세서 유니트 14 : 부동 소수점 가속기 프로세서

15 : 국부 버스 16 : 콘솔

17 : 메모리 18 : 서브시스템 제어 회로

20, 20B : 입/출력 유니트 21 : 버스 아답터

22 : 메모리 제어기 23 : 어레이

72, 81, 82, 90 : 트랜시버 74 : 마스터 제어 회로

75 : 어드레스 기억 및 디코드회로 76 : 데이타 버퍼

77 : 제어 및 상태 레지스터 78 : 인터프로세서 통신 레지스터

80 : 맵 캐쉬 84 : 슬레이브 국부 버스 제어회로

85 : 판독 데이타 버퍼 86 : 기입 데이타 버퍼 A

87 : 기입 데이타 버퍼 B 91 : 어드레스 기억 및 번역 회로

92 : 슬레이브 시스템 버스 제어 회로 93 : 시스템 버스 중재 회로

120 : 맵 기준 레지스터 121 : 시스템 구성 레지스터

130 : 에러 레지스터 131 : 마스터 에러 레지스터

132 : 슬레이브 에러 레지스터

본 발명은 주로 디지탈 데이타 프로세싱 시스템에 관한 것으로, 특히 이러한 시스템내의 버스들 간에 통신(Communication)을 용이하게 하기 위한 버스 통신 아답터에 관한 것이다.

전형적인 디지탈 데이타 프로세싱(즉, 컴퓨터) 시스템은 3개의 기본 요소들, 즉 프로세서 요소, 메모리 요소, 및 입/출력 요소를 포함한다. 메로리 요소는 어드레스 가능한 기억 위치내에 정보를 기억한다. 이 정보는 데이타를 프로세싱하기 위한 데이타와 명령어(instruction)를 포함한다. 프로세서 요소는 한개 이상의 디지탈 데이타 프로세싱 유니트 또는 "프로세서"를 포함하는데, 각각의 프로세싱 유니트 또는 프로세서는 메모리 요소로 부터 이 프로세싱 유니트 또는 프로세서 정보가 전송되게 하거나 페취(fetch)되게 하고, 인입(incoming) 정보를 명령어 또는 데이타로서 해석하며, 명령어에 따라 데이타를 프로세서한다. 그 다음, 이 결과가 메모리 요소내의 어드레스된 위치내에 기억된다.

또한, 입/출력 요소는 정보를 시스템내로 전송하거나 이 시스템으로부터 프로세서된 데이타를 얻기 위해서 메모리 요소와 통신한다. 입/출력 요소로 구성된 전형적인 프로세싱 유니트들은 예를들어, 프린터, 텔레타이프 라이터, 및 비디오 디스플레이 터미널을 포함하고, 또한 디스크 또는 테이프 기억 유니트와 같은 2차 정보 기억 장치들도 포함할 수 있다. 통상적으로, 입/출력 요소로 구성된 프로세싱유니트들은 프로세서요소에 의해 이 유니트에 공급된 제어 정보에 따라 동작한다. 제어 정보는 입/출력 유니트에 의해 실행될 동작을 정한다. 입/출력 유니트에 의해 실행된 동작들 중의 최소한 한 동작은 입/출력 유니트와 메모리 요소간의 사용자 정보, 즉 사용자 프로그램에 의해 사용된 정보를 전송하는 것이다.

입/출력 장치로서 작용하는 것 외에도, 디스크 기억유니트, 때로는 테이프 기억 유니트가 메모리 요소의 일부로서 작용할 수도 있다. 특히, 메모리 요소는 전형적으로 주(main) 메모리를 포함하는데, 이것의 내용은 비교적 신속하게 프로세서에 억세스할 수 있지만, 일반적으로, 비교적 고가(high-cost)인 기억장치이다. 전형적으로, 현대식 주 메모리들은 MOS 또는 바이폴라 반도체 기술을 사용하여 구성되며, 1 메가바이트(megabyte) 내지 수십 메가바이트 정도의 기억 분율(fraction)을 제공할 수 있다.

과거에는, 디지탈 데이타 프로세싱 시스템이 전형적으로 부피가 크고 고가이었다. 전형적으로, 시스템들은 한 개이상의 버스에 의해 모두 상호 접속된 한 개의 포로세서, 한 개의 메모리 및 여러개의 입/출력 유니트를 포함하였다. 프로세싱 속도를 증가시키기 위해서, 여러개의 컴퓨터 시스템들은 통상적으로 메모리 유니트와 입/출력 유니트를 할당받은 한개 또는 단지 몇 개의 부수적인 프로세서만을 포함하도록 설계되었다.

그러나, 미니컴퓨터의 출현에 따라서 멀티프로세싱 시스템을 형성하기 위해 클루스터(cluster)내에 효율적으로 접속된 다수의, 즉 10개이상의 프로세서를 포함한 여러 가지의 시스템들이 배타적이지는 않지만 주로 연구목적으로 개발되었다. 클루스터링은 마이크로세서로 계속 되었다. 클루스터된 시스템내에서, 전형적으로 각각의 프로세서는 자체가 미니컴퓨터 또는 마이크로 컴퓨터의 입/출력 버스에 모두 접속된 관련된 국부(local) 메모리 및 대부분의 경우에 한 개 이상의 입/출력 장치들을 포함하는 완전한 디지탈 데이타 프로세싱 시스템으로 되는 서브시스템의 일부로 된다. 여러개의 서브시스템들은 이 여러개의 서브시스템내의 프로세서들이 서로 통신하고, 메모리를 억세스하며, 실제로 다른 서브시스템들의 일부로 될 수 있는 입/출력 유니트들을 상용할 수 있게 하기 위해 고 레벨 통신 메카니즘을 통해 상호 접속된다. 일반적으로, 각각의 프로세서의 입/출력 버스는 버스 아답터를 통해 고 레벨 통신 메카니즘에 접속된다. 이것은 동시에 여러개의 서브시스템내의 입/출력 버스를 통해 데이타를 전송할 수 있게 하는데, 이것은 모든 서브시스템의 입/출력 버스들이 함께 직접 접속된 경우에는 허용될 수 없다. 단지 한 서브시스템내의 프로세서가 다른 서브시스템과 통신할 필요가 있는 경우에는 고레벨 통신 메카니즘을 통해 전송한다. 클루스터된 시스템의 유효동작은, 여러개의 시스템들이 각각의 다른 메모리들과 입/출력 유니트를 할당하게 하는 것이 바람직한 경우에, 전체적으로 각각의 서브시스템과 고레벨통신 메카니즘사이에 유효 통신 메카니즘을 필요로 한다.

본 발명은 다수의 서브시스템들과 이 서스브시스템들간의 통신을 용이하게 하는 고레벨 통신 메카니즘을 포함하는 멀티프로세싱 시스템의 서브시스템 내의 입/출력 버스들간의 통신을 용이하게 하기 위한 새롭고 개량된 아답터를 제공한다.

간단하게 요약하면, 새로운 아답터는 입/출력 버스와 고레벨 통신 메카니즘사이에 서브시스템에 의해 개시된 데이타 전송을 가능하게 하는 마스터부(master section), 다른 서브시스템에 의해 개시된 고레벨 통신 메카니즘과 입/출력 버스간의 데이타 전송을 가능하게 하는 슬레이브부(slave section), 및 서브시스템과 그밖의 다른 서브시스템들이 통신할 수 있게하여 그밖의 다른 서브시스템이 서브시스템과 함께 제어 동작을 실행할 수 있게 하기 위한 인터프로세서 통신 메카니즘을 포함한다.

이하 첨부 도면을 참조하여 본 발명의 장점에 대하여 상세히 설명하겠다.

제 1 도를 참조하면, 본 발명을 포함하는 디지탈 데이타 프로세싱 시스템은 시스템 버스(11)에 의해 상호 접속된 다수의 서브시스템[10A 내지 10F, 일반적으로 참조 번호(10)으로 표시함]을 포함한다. 서브시스템(10)은 거의 유사하므로, 서브시스템(10A)에 대해서만 상세하게 기술하겠다. 서브시스템(10A)는 국부 버스(15)에 의해 상호 접속된 중앙 프로세싱 유니트(13), 부동 소수점(floating point) 가속기 프로세서(14), 및 서브시스템 제어 유니트(18)을 포함하는 프로세서(12)를 포함한다. 국부버스(15)는 프로세서(12)의 입/출력 버스로서 작용하고, 중앙 프로세서 유니트(13)의 입/출력 버스를 효율적으로 구성하여, 중앙 프로세서 유니트(13), 부동 소수점 가속기 프로세서 (14), 및 서브시스템 제어 유니트(18)이 콘솔(console, 16), 메모리(17), 한 개이상의 입/출력 유니트[20A 및 20B, 일반적으로, 참조번호(20)으로 표시됨]을 포함하는 서브시스템의 다른 요소와 통신할 수 있게 한다.

부수적으로, 버스 아답터(21)은 국부 버스(15)와 시스템 버스(11) 사이를 통신할 수 있게 한다. 제 1 도에는 참조 번호(10A 내지 10F)로 표시된 6개의 서브시스템을 포함하는 시스템이 도시되어 있으나, 본 발명에 따라 구성된 시스템은 그 이상 또는 이하의 서브시스템을 포함할 수도 있다는 것을 알 수 있다.

중앙 프로세서 유니트(13)은 서브시스템(10A) 내의 메모리(17) 또는 그밖의 다른 서브시스템(10)내의 대응 메모리들 내의 어드레스가능한 기억 위치내에 기억되는 명령어를 실행한다. 이 명령어는 메모리(17)내의 어드레스가능한 위치에도 기억되는 오퍼런드(operand)를 실행하게 되는 동작을 식별한다. 명령어와 오퍼런드는 필요할때마다 중앙 프로세서 유니트(13)에 의해 페치(fetch)되고, 프로세스된 데이타는 메모리(11)내에 기억시키기 위해 복귀된다. 또한, 중앙 프로세서 유니트(13)은 입/출력 유니트(20) 및 그밖의 다른 서브시스템(10)내의 대응 입/출력 유니트(20)으로 제어 정보를 전송하여 이 입/출력 유니트들이 메모리(17)로의 데이타 전송 또는 메모리(17)로 부터의 데이타 검색(retrieving)과 같은 선택된 동작을 실행할 수 있게 한다. 이러한 데이타는 메모리(11)로 전송될 수 있는 명령어 및 오퍼런드, 또는 기억 또는 디스플레이하기 위해 메모리(11)로부터 검색되는 프로세스된 데이타를 포함한다.

전형적으로, 부동 소수점 프로세서는 선택적인 것으로, 본 발명에 따라 구성된 디지탈 데이타 프로세싱 시스템 또는 프로세서(12)내에는 있을 필요가 없다. 부동 소수점 프로세서(14)는 선택된 형태의 데이타, 즉 부동 소수점 포맷내의 데이타로 명령어를 프로세싱하기에 최적한 회로들을 포함한다. 전형적으로, 중앙 프로세서 유니트(13)은 동일한 데이타를 프로세스할 수 있으나, 이 프로세싱을 실행하기 위해서는 많은 시간을 필요로 한다.

서브시스템 제어회로(18)은 중앙 프로세서 유니트(13)의 제어하에 중재(arbitration) 동작을 실행하므로, 여러개의 입/출력 유니트(20) 및 버스 아답터(21)의 국부 버스(15)에서의 억세스를 조절한다.

어퍼레이터 콘솔(16)은 오퍼레이터의 인터페이스로서 작용한다. 이것은 오퍼레이터가 데이타를 검사 및 저장하고, 중앙 프로세서 유니트(13)의 동작을 정지시키거나 일련의 명령어를 통해 중앙 프로세서 유니트(13)을 정지시키며, 이에 응답하여 중앙 프로세서 유니트(13)의 응답을 결정할 수 있게 한다. 또한, 오퍼레이터는 부트 스트렙(boot strap) 과정을 통해 시스템을 개시시키고, 여러가지 진단(diagnostic) 검사를 전체 데이타 프로세싱 시스템에서 실행할 수 있게 된다.

서브시스템(10)은 디스크 및 테이프 2차 기억 유니트, 텔레타이프라이터, 비디오 디스플레이 터미날, 라인 프린터, 전화기 및 컴퓨터 회로망 인터페이스 유니트 등을 포함하는 여러가지 형태의 입/출력 유니트(20)을 포함한다. 메모리(17)은 메모리 제어기(22)를 포함하는데, 이 제어기는 국부 버스(15) 및 다수의 어레이(23)에 직접 접속된다. 어레이(23)은 정보가 기억되는 다수의 어드레스 가능한 기억 위치를 내장하고 있다. 메모리 제어기(22)는 중앙 프로세서 유니트(13), 입/출력 유니트(20), 또는 버스 아답터(21)로 부터의 전송요구를 국부 버스(15)를 통해 수신한다. 여러가지 형태의 전송 요구가 2개의 카테고리(category)로 분류된 국부 버스(15)를 통해 전송될 수 있다. 한 카테고리에서, 정보는 기억 위치내로 기입되거나 기억 위치내에 기억되고, 다른 카테고리에서, 정보는 기억 위치로 부터 검색되거나 판독되는데, 기억 위치는 전송 요구에 따라 전송된 어드레스에 의해 식별된다.

또한, 제 3 도에 관련하여 더욱 상세하게 후술될 버스 아답터(21)은 국부 버스(15)로부터 전송 요구를 수신하고, 전송 요구중에 전송된 어드레스에 따라서, 시스템 버스(11)을 통해 전송 동작을 개시할 수 있다. 시스템버스(11)을 통하는 전송 동작시에, 정보는 시스템 버스(11)에도 접속되는 다른 서브시스템(10)으로 전송되거나, 이 다른 서브시스템(10)으로부터 요구될 수 있다. 또한, 서브시스템(10)내의 버스 아답터(21)은 시스템 버스(11)을 통해 그밖의 다른 서브시스템(10)으로 부터의 전송 요구를 수신하고, 서브시스템(10)내의 기억 위치로 정보를 전송하기 위한 기입 동작 또는 요구된 정보를 얻기 위한 검색 동작을 실행하며, 시스템 버스를 통해 검색된 정보를 요구 서브시스템(10)으로 전달된다. 시스템 버스(11)를 통한 전송 동작중에, 어드레스도 전송되어, 정보가 기억되거나 정보가 검색되는 기억 위치를 식별한다. 제 3 도에 관련하여 예시적으로 후술하는 바와같이, 어드레스에 의해 식별된 기억 위치는 전송이 개시된 서브시스템을 포함하는 소정의 서브시스템(10)내에 있을 수 있다. 시스템 버스(11)을 통해 버스 아답터(21)에 의해 실행되는 전송 요구는, 중앙 프로세서 유니트(13), 콘솔(16), 및 소정 상황하에서, 다른 서브시스템내의 메모리(17)에 정보를 전송하거나 메모리(17)로 부터 정보를 검색하여 서브시스템(10)들 사이를 효율적으로 통신할 수 있게 하기 위해 한 서브시스템(10)내의 직접 메모리 억세스 모우드에서 동작하는 입/출력 유니트(20)에 의해 개시될 수 있다.

[국부 버스(15)를 통한 동작]

국부 버스(15)는 이하 접속된 여러개의 유니트들 사이에 정보를 나타내는 신호를 전송하기 위한 다수의 라인(제 2a 도에 상세하게 도시됨)들을 포함한다. 제 2a 도를 참조하면, 국부 버스(15)는 L DAT 국부 데이타 및 L ADRS 국부 어드레스 신호를 반송하는 LDAL(31 : 0) 국부 데이타/어드레스 라인(30)을 포함한다. 소정의 유니트가 전송을 개시하여 전송용 버스 마스터(master)로 되는 경우에는, 우선 32 비트 국부어드레스를 나타내는 L ADRE 국부 어드레스 신호들을 LDAL(31 : 0) 국부데이타/어드레스 라인들을 통해 전송하고, 동시에 전송 동작이 판독동작인지 기입 동작인지의 여부를 나타내는 TR TYPE(2 : 1) 전송 형태 명령 신호들을 라인(31)상에 전송한다. L ADRS 국부 어드레스 신호 및 TR TYPE(2 : 0)전송형태 명령 신호들이 정착되기에 충분한 짧은 시간 후에, 버스 마스터는 ADRS STR 어드레스 스트로브(strobe)신호를 라인(32)상에 어써트(assert)한다.

ADRS STR 어드레스 스트로브 신호가 어써트되면, 버스(13)에 접속된 그밖의 다른 유니트들은 모두 L ADRS 국부 어드레스 및 TR TYPE(2 : 0) 전송 형태 명령 신호를 수신하여 디코드시키는데, 이때 L ADRS 국부 어드레스 신호에 의해 식별된 위치를 포함하는 유니트는 전송용 응답 유니트, 또는 슬레이브 유니트로 된다. ADRS STR 어드레스 스트로브 신호가 어써트된 선택된 시간 후에, 버스 마스터는 각각의 라인(30 및 31)로 부터 L ADRS 국부 어드레스 신호와 TR TYPE(2 : 0) 전송형태 명령 신호들을 제거시킨다.

전송된 TR TYPE(2 : 0) 전송 형태 명령 신호들이 기입 동작을 정하는 경우에, 버스 마스터 유니트는 디지탈 데이타의 32 비트 워드를 나타내는 L DAT 국부 데이타 신호들을 LDAL(31 : 0) 국부 데이타/어드레스 라인(30)을 통해 전송시킨 다음, DATA STA 데이타 스트로브 신호를 라인(33)상에 어써트한다. 슬레이브 유니트는 전송된 데이타를 수신하여 기억한다. 데이타가 기억되었을 때, 어드레스된 유니트는 에러가 없이 동작이 완료된 경우에 라인(34)상에 RDY 준비(ready) 신호를 어써트하고, 에러가 기억 동작중에 발생된 경우에 라인(35)상에 ERR 에러 신호를 어써트하거나, 슬레이브 유니트가 사용중에 있어 전송동작을 완료할 수 없는 경우에 라인(35)상에 RETRY 신호를 어써트한다. 부수적으로, 슬레이브 유니트가 메모리(17)인 경우, 즉 L ADRS 국부 어드레스 신호들이 메모리(17)에 배치된 어드레스를 식별하나, L ADRS 국부 어드레스 신호들이 존재하지 않는 메모리(17)내의 기억 위치를 식별하는 경우에, 메모리(17)은 라인(37)상에 NOT LOC MEMORY REF 비-국부 메모리 기준 신호를 어써트한다.

한편, 전송된 TR TYPE(2 : 0) 전송형태 명령 신호들이 판독 동작을 정하는 경우에, 슬레이브 유니트는 어드레스 신호들에 의해 식별된 위치로 부터 데이타를 검색하고, 디지탈 데이타의 32비트 워드를 나타내는 L DAT 국부 데이타 신호로서 이 신호들을 LDAL(31 : 0) 국부 데이타/어드레스 라인/어드레스 라인(30)을 통해 전송하며, 어써트된 RDY 준비 신호를 라인(34)를 통해 전송한다. 응답시에, 마스터 유니트는 데이타를 수신하여 어써트된 DATA STR 데이타 스트로브 신호를 라인(33)을 통해 전송한다. 에러가 검색중에 발생되는 경우나, 슬레이브 유니트가 사용중(busy)이기 때문에 전송을 완료할 수 없는 경우에, 라인(33)상의 DATA STR 데이타 스트로브 신호의 어써트에 응답하여, 슬레이브 유니트는 RDY 준비 신호 대신에 ERR 에러 신호 또는 RETRY 신호를 각각 어써트한다. 부수적으로, 슬레이브 유니트가 메모리(17)인 경우와, L ADRS 국부 어드레스 신호들이 존재하지 않는 메모리(17)내의 기억 위치를 식별하는 경우에, 메모리(17)은 라인(37)상에 NOT LOC MEMORY REF 비-국부 메모리 기준 신호를 어써트한다.

판독 동작 또는 기입 동작시에, 슬레이브 유니트가 RDY 준비 신호, 에러가 전송중에 발생된 경우의 ERR 에러 신호, 또는 슬레이브 유니트가 사용중이어서 전송을 완료할 수 없는 경우의 RETRY 신호를 어써트한 후에, 마스터 유니트는 DATA STR 데이타 스트로브 신호를 네게이트(negate)시킨다. 이때, 슬레이브 유니트는 RDY 준비신호, ERR 에러 신호 또는 RETRY 신호를 네게이트시키고, 그 다음, 마스터 유니트는 전송을 완료하기 위해 ADRS STR 어드레스 스트로브 신호를 네게이트시킨다.

중앙 프로세서 유니트(13)이 아니라 국부 버스(15)에 접속된 유니트들은 버스 마스터를 구성할 수 있어서 국부 버스(15)를 통해 전송을 개시할 수 있다. 입/출력 유니트(20) 및 버스 아답터(21)은 버스 마스터로 될 수 있다. 입/ 출력 유니트(20)은 국부 메모리(17)과 함께 또는 버스 아답터(21)을 통해서 시스템 버스(11)에 접속된 그밖의 다른 서브시스템(10)의 메모리들과 함께, 국부버스(15)를 통해서 판독 동작이나 기입 동작을 개시하기 위한 버스 마스터로 될 수 있다. 부수적으로, 버스 아답터(21)은 메모리(17)에 정보를 전송하거나 메모리(17)로 부터 정보를 전송하기 위해 국부 버스(15)를 통해 판독 동작이나 기압동작을 개시하기 위한 버스 마스터로 될 수 있다. 버스 마스터로 되기 위해서, 입/출력 유니트(20) 및 버스 아답터(21)은 라인(40)상에 DMR 직접 메모리 요구 신호를 어써트한다. 그다음, 서브시스템 제어 회로(18)은 라인(41)상에 DMG 직접 메모리 허가(grant) 신호를 어써트 한다. 제 1 도에 도시한 서브시스템(10)내의 입/출력 유니트(20) 및 버스 아답터(21)을 포함하는 직접 메모리 억세스 전송을 실행하는 각각의 유니트들은 서브시스템 제어 회로(18)에 대한 별개의 DMR직접 메모리 요구 신호 라인(40)을 갖고 있다. 요구 유니트로 부터 어써트된 DMR 직접 메모리 요구 신호의 수신에 응답하여, 서브시스템 제어 회로는 DMG 직접 메모리 허가신호 라인(41)상에 어써트된 신호를 국부 버스(15)를 통해 전송하기 위해 요구 유니트로 전송한다. 1개 이상의 유니트가 요구 유니트인 경우에, 서브시스템 제어 회로(18)은 전송을 행하기 위한 한 요구 유니트를 선택한다. 소정의 유니트는, 어써트된 DMG 직접 메모리 허가 신호를 수신한후에, 상술한 바와같은 국부 버스(15)를 통한 전송을 실행한다.

부수적으로, 국부 버스(15)는 중앙 프로세서 유니트(13)으로 부터의 인터럽트서비스를 개시하기 위해 서브 시스템(10)내의 다수의 유니트에 의해 사용된 다수의 라인들을 포함한다. 메모리(17)은 라인(42)상에 MEMORY ERR 메모리 에러 신호를 어써트시킴으로써 인터럽트서비스를 요구할 수 있다. 입/출력 유니트(20) 및 버스 아답터(21)을 포함하는 그밖의 다른 유니트들은 라인(43)상에 INT REQ 인터럽트 요구 신호를 어써트시킴으로써 인터럽트 서비스를 요구할 수 있다. 어써트된 INT REQ 인터럽트 요구 신호의 수신에 응답하여, 중앙 프로세서 유니트(13)은 본 분야내에 공지되어 있는 시간에 라인(44)상에 어써트된 INT ACK 인터럽트 요구 신호의 수신에 응답하여, 중앙 프로세서 유니트(13)은 본 분야내에 공지되어 있는 시간에 라인(44)상에 어써트된 INT ACK 인터럽트 아크널러지먼트 신호를 전송한다. 라인(44)는 INT REQ 인터럽트 요구 신호를 어써트할 수 있는 유니트들을 통해 데이지-체인(daisy-chain)된다. 유니트가 어써트된 INT ACK 인터럽트 아크널러지먼트 신호를 수신하는 경우와, INT REQ 인터럽트 요구 신호를 어써트시키지 않는 경우에, 유니트는 어써트된 INT ACK 인터럽트 아크널러지먼트 신호를 체인 내의 다음 유니트로 데이지-체인 라인(44)를 통해 보낸다.

한편, 어써트된 INT ACK 인터럽트 아크널러지먼트 신호를 수신하는 유니트가 INT REQ 인터럽트 요구 신호를 어써트 하는 경우에는, INT ACK 인터럽트 아크널러지먼트 신호를 효율적으로 차단시켜서, 이 신호를 체인내의 다음 유니트로 통과시키지 못하게 된다. 이때, 중앙 프로세서 유니트(13)은 인터럽트 아크널러지먼트형 판독 동작을 나타내도록 조절된 TR TYPE(2 : 0) 신호들로 국부 버스(15)를 통해 판독 동작을 실행하고, INT ACK 인터럽트 아크널러지먼트 신호를 차단시키는 유니트는 인터럽트 벡터(vector)를 중앙 프로세서 유니트(13)으로 전송한다. 중앙 프로세서 유니트(13)은 인터럽트 요구를 서비스 하기 위해 사용하는 인터럽트 서비스 루틴(routine)을 식별하기 위해 인터럽트 백터를 사용한다.

[시스템 버스(11)을 통한 동작]

시스템 버스(11)은 또한 이에 접속된 여러개의 서브 시스템들 사이에 정보를 나타내는 신호들을 전송하기 위해 제 2b 도에 상세하게 도시한 다수의 라인들도 포함한다. 제 2b 도를 참조하면, 시스템 버스(11)은 SDAT 시스템 데이타 및 S ADRS 시스템 어드레스 신호들을 전송하는 BDAL(21 : 0) 시스템 데이타/어드레스 라인(50)을 포함한다. 시스템 버스(11)을 통해 정보를 전송하는데 사용한 프로토콜(protocol)은 상술한 바와같은 국부 버스(15)를 통한 정보 전송에 사용한 프로토콜과 유사하다. 서브 시스템, 특히 이것의 버스 아답터(21)이 전송을 개시하여, 전송용 시스템 버스 마스터로 되는 경우에는, 우선 22비트 시스템 어드레스를 나타내는 S ADRS 시스템 어드레스 신호들을 BDAL(21 : 0) 시스템 데이타/어드레스 라인을 통애 전송하고, S ADRS 시스템 어드레스 신호가 정착되기에 충분히 짧은 시간 후에, B SYNC 버스 동기 신호를 라인(51)상에 어써트한다.

B SYNC 버스 동기 신호가 어써트되면, 시스템 버스(11)에 접속된 그밖의 다른 유니트들은 모두 S ADRS 시스템 어드레스를 수신하여 디코드시키는데, S ADRS 시스템 어드레스 신호에 의해 식별된 위치를 내장하는 유니트는 전송용 응답 유니트, 또는 시스템 버스 슬레이브 유니트로 된다. 선택된 시간동안 B SYNC 버스 동기 신호가 어써트되고 난 선택된 시간 후에, 시스템 버스 마스터는 라인(50)로 부터의 S ADRS 시스템 어드레스 신호들을 제거시킨다.

시스템 버스(11)을 통한 동작이 기입 동작으로 되는 경우에, 시스템 버스 마스터를 구성하는 버스 아답터(21)은 디지탈 데이타의 16비트 워드를 나타내는 S DAT 시스템 데이타 신호들을 22중 16 BDAL(21 : 0) 시스템 데이타/어드레스 라인(50)을 통해 전송하고, 그 다음 라인(52)상에 B DOUT 버스데이타 아웃 스트로브 신호를 어써트한다. 그 다음, 시스템 버스 슬레이브 유니트를 구성하는 버스 아답터(21)은 전송된 데이타를 수신하여 기억한다. 데이타 신호들의 아크널러지먼트 수신이 기억된 경우에, 어드레스된 유니트는 라인(54)상에 B RPLY 버스 응답 신호를 어써트한다.

한편, 시스템 버스(11)을 통한 동작이 판독 동작으로 되는 경우에, 시스템 버스 마스터 유니트를 구성하는 버스 아답터(21)은 라인(53)상에 B DIN 버스 데이타 인 신호를 어써트한다. 응답시에, 시스템 버스 슬레이브 유니트를 구성하는 버스 아답터(21)은 S ADRS 시스템 어드레스 신호들에 의해 식별된 위치로 부터 데이타를 검색하고, 디지탈 데이타의 16비트 워드를 나타내는 16 S DAT 시스템 데이타 신호로서 이 신호들을 22중 16 BDAL(21 : 0) 시스템 데이타/어드레스 라인(50)을 통해 전송하며, 라인(54) 상에 B RPLY 버스 응답 신호를 어써트한다.

판독 동작 또는 기입 동작시에, 시스템 버스 슬레이브 유니트가 라인(54)상에 B RPLY 버스 응답 신호를 어써트한 후에, 시스템 버스 마스터는 이미 어써트되어 있는 B DIN 버스 데이타 인 신호 또는 B DOUT 버스 데이타 아웃 신호를 네게이트시킨다. 그 다음, 시스템 버스 슬레이브는 B RPLY 버스 응답 신호를 네게이트시키고, 시스템 버스 마스터는 전송을 완료하기 위해 B SYNC 버스 동기 신호를 네게이트 시킨다.

또한, 시스템 버스(11)은 판독 동작 또는 기입 동작시에 블럭 전송 모우드를 허용하여, 시스템 버스 마스터는 한 시스템 버스 어드레스를 전송하고, 다수의 연속 데이타 워드를 전송 또는 수신한다. 전송 종료시에, 시스템 버스 마스터는 라인(51)상의 B SYNC 버스 동기 신호를 네기이트시키지 않고, 그 대신 제 2 시간 동안 판독 동작에 관련하여 라인(53)상에 B DIN 버스 데이타 인신호를 어써트하거나, 기입 동작에 관련하여 라인(52)상에 B DOUT 버스 데이타 아웃 신호를 어써트하는 경우에는, 제 2 판독 동작 또는 기입동자깅 엔에이블(enable) 된다.

이전의 데이타 워드 전송과 마찬가지로, 라인(52)상의 B DOUT 버스 데이타 아웃 신호의 어써트와 동시에, 시스템 버스 마스터는 S DAT 시스템 데이타 신호들을 디지탈 데이타의 다른 16비트 워드를 나타내는 BDAL(21 : 0)시스템 데이타/어드레스 라인(50)을 통해 전송하고, 라인(53)상의 B DIN 버스 데이타 인 신호의 어써트에 응답하여, 시스템 버스 슬레이브는 S DAT 시스템 데이타 신호들을 디지탈 데이타의 다른 16비트 워드를 나타내는 BDAL(21 : 0) 시스템 데이타 /어드레스 라인(50)상에 결합 시킨다.

제 2 및 후속 전송중에, 시스템 버스 슬레이브에 의해 사용된 어드레스는 이전의 전송 횟수를 반영시키는 수만큼 증가된 최초(original) 시스템 버스 어드레스에 대응한다.

시스템 버스(11)에 접속된 소정의 버스 아답터(21)은 시스템 버스 마스터로 될 수 있다. 시스템 버스(11)에 접속되는 한 서브시스템(10)의 버스 아답터(21)은 버스 중재기로서 동작하는데, 이 중재기는 다른 버스 아답터가 버스 중재 과정을 통해 시스템 버스 마스터로 되게 한다. 시스템 버스 마스터로 되기 위해서, 버스 아답터(21)은 예정 시스템 버스 마스터가 서브시스템 (10)의 메모리(17)과의 직접 메모리 억세스를 요구하는 경우에 라인(55)상에 B DMR 버스 직접 메모리 요구 신호를 어써트 하거나, 예상 시스템 버스 마스터가 버스 아답터(21)이 시스템 버스 중재기로서 동작하는 서브시스템(10)의 중앙프로세서 유니트(13)에 의한 인터럽트 서비스를 요구하는 경우에 라인(56)상에 B INT REQ 버스 인터럽트 요구 신호를 어써트한다.

어써트된 B DMG 버스 직접 메모리 요구 신호에 응답하여, 버스 중재기로서 동작하는 버스 아답터(21)은 시스템 버스(10)에 접속된 그밖의 다른 버스 아답터(21)을 통해 데이지-체인된 라인(57)상에 B DMG 버스 직접 메모리 허가 신호를 어써트한다. B DMG 버스 직접 메모리 요구 신호를 어써트하는 데이지 체인 라인(57)을 따르는 제 1 버스 아답터(21)은 버스 마스터로 된다. 이것은 라인(57) 상의 B DMG 버스 직접 메모리 허가 신호의 연속성을 차단시키고, 버스 마스터쉽(mastership)을 아크널러지하는 버스 중재기로서 동작하는 버스 아답터를 알리기 위해 라인(60)상에 B SACK 버스 선택 아크널러지먼트 신호를 어써트한다.

그 후에, 버스 마스터인 버스 아답터(21)은 상술한 바와같이 시스템 버스(11)을 통해 전송을 실행한다음, 버스 중재기로서 동작하는 버스 아답터(21)이 다른 버스 중재동작을 실행할 수 있게 하기 위해 B SACK 버스 선택 아크널러지먼트 신호를 네게이트시킨다.

이와 마찬가지로, 어써트된 B INT REQ 버스 인터럽트 요구 신호에 응답하여, 버스 중재기로서 동작하는 버스 아답터(21)은 시스템 버스(10)에 접속된 그밖의 다른 버스 아답터(21)을 통해 데이지-체인되는 라인(61)상에 B INT ACK 버스 인터럽스 허가 신호를 어써트한다. B INT REQ 버스 인터럽트 요구 신호를 어써트한는 데이지 체인 라인(61)을 따르는 제 1 버스 아답터(21)은 버스 마스터를 구성한다. 이것은 라인(61)상의 B INT REQ 버스 인터럽트 허가 신호의 연속성을 차단시키고, 버스 마스터쉽을 아크널러지하는 버스 중재기로서 동작하는 버스 아답터를 알리기 위해 라인(60)상에 B SACK 버스 선택 아트널러지먼트 신호를 어써트한다. 그후에, 버스마스터인 버스 아답터(21)은 상술한 바와같이 시스템버스(11)을 통해 전송을 실행한다. 이 경우에, 동작은 인터럽트 벡터를 포함하는 인터럽트 정보를 버스 중재기로서 동작하는 버스 아답터(21)에 전송하기 위한 기입 동작으로 된다. 인터럽트 정보가 전송된 후에, 버스 마스터는 버스 중재기로서 동작하는 버스 아답터(21)이 다른 버스 중재 동작을 실행할 수 있게 하기 위해 B SACK 버스 선택 아크널러지먼트 신호를 네게이트시킨다.

버스 중재기로서 동작하는 버스 아답터(21)이 라인(56)상에 어써트된 B INT REQ 버스 인터럽트 요구 신호와 라인(55)상에 어써트된 B DMR 버스 직접 메모리 요구 신호를 동시에 수신하는 경우에, 아답터는 선정된 우선 순위에 따라서 라인(57 또는 61)상에 한 허가 신호를 어써트한다. 부수적으로, 버스 중재기로서 동작하는 버스 아답터(21)이 버스 마스터로서의 버스(11)을 통한 전송을 요구하는 경우에는, B SACK 버스선택 아크널러지먼트 신호가 어써트되지 않을 때마다 전송을 개시할 수 있다.

[버스 아답터(21)의 구조 및 동작]

1. 개략 설명

이 배경 설명으로써, 지금부터 서브시스템(10, 제 1 도)내의 버스 아답터(21)의 구조 및 동작에 대해 제 3 도를 참조하여 상세하게 기술하겠다. 제 3 도를 참조하면, 버스 아답터(21)은 2개의 전송경로, 즉 마스터 전송경로(70)을 구성하는 경로, 및 슬레이브 전송경로(71)을 구성한는 경로를 포함한다. 마스터 전송경로(70)은 판독전송동작 및 기입 전송 동작용으로 사용된다. 슬레이브 전송경로(71)은 이 버스 아답터(21)을 포함하는 서브시스템의 메모리(17)로 또는 이 메모리(17)로부터 정보를 전송하기 위해 시스템 버스(11)를 통해 이것의 버스아답터(21)을 거쳐 다른 서브시스템(10)에의해 개시되는 전송용으로 사용된다. 마스터 전송경로(70)과 슬레이브 전송 경로(71)은 판독전송 동작 및 기입전송동작용으로 사용된다.

마스터 전송경로(70)은 마스터 제어회로(74)의 제어하에 LDAL 국부 데이타/어드레스 라인(30)과 마스터 DAL데이타/어드레스 라인(73)사이에 신호들을 전송하기 위해 LDAL 국부 데이타/어드레스 라인(30) 및 마스터 DAL데이타/ 어드레스 라인(73)에 접속된 한 셋트의 마스터 국부 버스 트랜시버(transceiver, 72)를 포함한다. 또한, 마스터 DAL데이타/ 어드레스 라인(73)은 어드레스 기억 및 디코드 회로(75), 데이타 버퍼(76), 한 셋트의 제어 및 상태 레지스터(77), 인터프로세서 통신 레지스터(78), 맵 캐쉬(80), 및 한 셋트의 마스터 시스템 버스 트랜시버(81)에 접속된다. 또한, 마스터 제어회로(74)는 국부 버스(15)의 제어라인에 접속되는데, 이 제어회로는 제 2a 도에 도시한 바와같이, LDAL(31 : 0) 국부 데이타/어드레스 라인(30)을 제외한 국부 버스(15)의 모든 라인들을 포함하고 국부 버스(15)의 제어라인상의 제어신호에 응답하여 LDAL국부 데이타/어드레스 라인(30)과 마스터 DAL데이타/어드레스 라인(73) 사이에 정보신호, 즉 LDAT국부 데이타 신호 및 L ADRS국부 어드레스 신호를 전송하는 것을 제어한다.

슬레이브 전송경로(71)은 슬레이브 국부 버스제어회로(84)의 제어하에 LDAL(31 : 0)국부 데이타/어드레스 라인(30)과 슬레이브 DAL데이타/어드레스 라인(83)사이에 신호를 전송하기 위해 LDAL(31 : 0) 국부 데이타/어드레스 라인(30) 및 스레이브 데이타/어드레스 라인(83)에 접속된 한 셋트의 슬레이브 국부 버스 트랜시버(82)를 포함한다.

또한, 슬레이브 DAL데이타/어드레스 라인(83)은 판독 데이타 버퍼(85), "A"기입 데이타 버퍼(86)과 "B"기입데이타 버퍼(87)으로 표시된 2개의 기입 데이타 버퍼, 인터프로세서 통신 레지스터(78) 및 한 셋트의 슬레이브시스템 버스 트랜시버(90)에 접속된다. 슬레이브 제어회로(84)는 국부 버스(15)의 제어라인에 접속되는데, 이 제어회로는 제 2a 도에 도시한 바와 같이 LDAL(31 : 0) 국부 데이타/어드레스 라인(30)을 제외한 국부 버스(15)의 모든 라인들을 포함하고, 마스터 제어회로(74)의 제어하에, LDAL 국부 데이타/어드레스 라인(30)과 마스터 DAL데이타/어드레스 라인(73) 사이에 정보신호, 즉 L DAT국부데이타 신호 및 L ADRS국부 어드레스 신호를 전송하는 것을 제어한다. 부수적으로, 슬레이브 국부 버스제어회로(84)는, 트랜시버(90)을 통해 수신되는 시스템 버스(11)로부터의 S ADRS시스템 어드레스 신호에 응답하여, 국부 어드레스를 나타내는 L ADRS 국부 어드레스 신호를 발생시키기 위해 S ADRS 시스템 어드레스 신호로 표시된 시스템 어드레스로부터 어드레스 번역을 실행하기 위해 어드레스 번역 및 기억회로(91)를 엔에이블시킨다. 이 번역은 후술한 바와 같이 맵 캐쉬(80)내 또는 메모리(17)내에 기억된 어드레스 번역 정보를 사용하여 실행된다.

트랜시버(81 및 90)은 라인(51 내지 54, 제 2b 도)상의 시스템 버스정보 전송제어신호들을 수신하고 발생시키는 슬레이브 시스템 버스제어회로(92)에 의해 제거된다. 이 슬레이브 시스템 버스제어회로(92)는 마스터 제어회로(74)의 제어하에 시스템 버스(11)을 통해 트랜시버(81 및 90)에 또는 이 트랜시버(81 및 90)으로부터 전송되도록 정보전송을 엔에이블시킨다. 부수적으로, 시스템 버스 중재회로(93)은 라인(55 내지 57, 60 및 61)상의 S BUS ARB 시스템 버스 중재신호 및 AUX 보조신호를 수신하고, 마스터 제어회로로부터의 제어신호에 응답하여, 상술한 바와 같이, 시스템 버스(11)을 통해 중재동작을 실행한다. 시스템 버스(11)를 통한 연속중재에 응답하여, 중재회로는 버스 아답터가 시스템 버스(11)을 통해 전송을 실행할 수 있다는 것을 마스터 제어회로에 알리고, 마스터 제어회로는 정보 전송을 개시하기 위해 슬레이브 시스템 버스제어회로를 엔에이블시킨다.

각각의 버스 아답터(21)은 시스템 버스 중재회로가 시스템 버스(11)의 버스 중재기로서 동작하는 버스아답터를 식별하는데 사용되는 AUX보조신호를 수신한다. 한 서브시스템(10)의 버스 아답터(21)에 대한 AUX보조신호는 시스템버스(11)의 중재기로 되도록 이 버스 아답터(21)을 엔에이블시키기 위해 네게이트된다. 다른 서브시스템(10)의 버스 아답터(21)에 대한 AUX보조 신호들은 이 아답터들이 시스템 버스(11)의 버스 중재기로서 동작하지 못하도록 어써트된다.

2. 데이타 구조

A. 국부 버스 어드레스 공간

제 4a 도 내지 제 4d-5 도는 제 3 도에 도시한 버스 아답터(21)의 동작을 이해하는데 도움을 주는 여러개의 데이타 구조를 도시한 것이다. 특히, 제 4a 도는 LDAL(31 : 0) 국부 데이타/어드레스 라인(30)을 통해 전송된 LADRS 국부 어드레스 신호들에 의해 정해진 연속적인 어드레스들에 의해 정해지는 국부 버스 어드레스 공간(100)의 맵을 도시한 것으로, 특히, 버스아답터에 관련된 국부 버스 어드레스 공간부분들이 도시되어 있다. 국부 버스 어드레스 공간(100)은 메모리(17)내의 어드레스 번역 맵(101)의 기준(base)를 나타내는 (제 4d-1 도를 참조하여 후술한) 맵 기준 레지스터(104)의 내용에 의해 지정된 위치에서 메모리(17)내에 물리적으로 기억되는 어드레스 번역맵(101)을 포함한다.

어드레스 번역 맵(101)은 엔트리(entry)가 사용될 수 있는지의 여부를 나타내는 유효 플랙(flag)과 함께 국부 버스 어드레스 공간내의 어드레스의 고-등급(high order)부분을 각각 기억시키는 다수의 엔트리들을 포함한다. 요약하면, S ADRS시스템 어드레스 신호에 의해 식별된 시스템 버스 어드레스를 번역할때, 어드레스 기억 및 번역회로(91)은 어드레스 번역 맴(101)내의 엔트리를 실별하기 위해 S ADRS시스템 어드레스 신호들의 고-등급 부분을 사용한다. 특히, S ADRS시스템 어드레스 신호들에 의해 식별된 시스템 어드레스의 고-등급 부분은 맵 기준레지스터의 내용에 의해 식별된 맵기준으로부터, 어드레스 번역맵(101)내로의 오프셋(offset)을 포함한다. 번역맵(101)내의 식별된 엔트리는 대응하는 국부 어드레스의 고-등급부분을 포함한다. 엔트리의 유효플랙이 엔트리가 어드레스 번역시에 사용될 수 있는 것을 나타내는 경우에, 어드레스 기억 및 번역회로(91)은 완전한 국부 어드레스를 형성하기 위해 S ADRS시스템 어드레스 신호들에 의해 식별된 시스템 버스 어드레스의 저-등급 부분을 어드레스 번역맵(101)로부터 국부어드레스의 고-등급 부분에 연결시킨다.

버스 아답터(21)에 관련된 맵(100)내의 국부 버스 어드레스 공간의 제 2 부분은 제 4c 도 및 제 4d-1 도 내지 제 4d-5 도를 참조하여 상세하게 기술한는 인터프로세서 통신 레지스터(78, 제 3 도), 및 제어 및 상태 레지스터(77)을 식별하는 국부 버스 어드레스 공간부분을 구성하는 부분(102)이다. 중앙 프로세서 유니트(13, 제 1 도)는 국부 버스 어드레스 공간(100)내의 부분(102)내의 적당한 어드레스를 사용하여 국부 버스(15)를 통해, 제 2a 도를 참조하여 기술한 바와 같이, 전송동작을 개시함으로써 인터프로세서 통신 레지스터(78) 또는 제어 및 상태 레지스터(77)내로 정보를 적재하거나 이 레지스터들의 내용을 판독할 수 있다.

마지막으로, 국부 버스 어드레스 공간은 또한 시스템 버스 어드레스부분(103)도 포함한다. 국부 버스 마스터로서 동작하는 국부 버스(15)에 부착된 유니트가 이범위내의 L ADRS 국부 버스 어드레스 신호를 전송하는 경우에, 버스 아답터(21)은 시스템 버스(11)을 통한 전송을 개시한다.기본적으로, 부분(103)내에 있게 되는 것으로 국부 버스 어드레스를 식별하는 국부 버스 어드레스의 고-등급 부분은 시스템 버스(11)을 통한 전송을 실행하기 위해 버스 아답터를 엔에이블시키고, 국부 버스 어드레스의 저-등급 부분은 전송시에 버스 아답터에 의해 사용한 시스템 버스를 구성한다.

제 4a 도에 도시한 맵내의 국부 버스 어드레스 공간의 나머지 부분은 본분야에 공지된 바와 같이 그밖의 다른 정보기억용으로 사용된다.

B. 맵 캐쉬(80)

맵 캐쉬(80)은 다수의 엔트리를 포함하는 내용-어드레스가능 메모리를 포함하는데, 엔트리들중 한엔트리는 제 4b 도에 상세하게 도시되어 있다. 제 4b 도를 참조하면, 맵 캐쉬(80)내의 엔트리는 엔트리의 내용이 어드레스 번역시에 사용될 수 있다는 것을 나타내는 유효 플랙(104), 시스템 버스 어드레스 포인터(pointer)를 수신하는 필드(105), 및 국부 버스 어드레스 포인터를 포함하는 필드(106)을 포함한다. 필드(105)내의 시스템 버스 어드레스 포인터는 필드(106)의 내의 기억된 국부 버스 어드레스 포인터의 고-등급 부분에 대응하는 시스템 버스 어드레스의 고-등급부분을 포함한다. 맵 캐쉬(80)은 버스 아답터(21)에 의해 사용된 어드레스 번역 맵(101, 제 4a 도)의 캐쉬를 구성하고, 필드(105)의 내용은 필드(106)내에 내장된 값을 제공한는 어드레스 번역맵(101)내로의 오프셋 값을 구성한다. 동작시에, 어드레스 기억 및 번역회로(91)은 시스템 버스(11)로부터 수신된 시스템 버스 어드레스의 고-등급 부분을 갖고 있는 맵 캐쉬(80)을 나타내고, 이것이 맵 캐쉬내의 엔트리들중 한 엔트리내의 필드(105)의 내용에 대응하는 경우에, 맵 캐쉬는 엔트리내의 유효 플랙(104)가 셋트되는 경우에 이 엔트리로부터 필드(106)의 내용을 제공한다. 엔트리의 유효 플랙이 셋트되지 않거나 시스템 버스 어드레스의 고-등급 부분이 맵 캐쉬(80)내의 소정의 엔트리내의 필드(105)의 내용에 대응하지 않는 경우에, 마스터 제어회로(74)는 통보를 받게되어, 어드레스 번역맵(101, 제 4a 도)내의 대응엔트리를 얻기위해 버스 아답터(21)을 엔에이블 시키고, 이 엔트리의 유효 플랙이 적당한 상태에 있는 경우에 이것을 번역시에 사용하게 된다.

C. 인터프로세서 통신 레지스터(78)

각각의 버스 아답터(21)내의 인터프로세서 통신레지스터(78)은 인터럽트 요구국부 메모리 억세스에 관련하여 버스 아답터의 동작을 제어하도록 버스 아답터의 중앙 프로세서 유니트(13)및 다른 서브시스템(10)의 중앙 프로세서 유니트(13)을 엔에이블시키고, 또한 시스템내의 다른 서브시스템(10)의 중앙 프로세서유니트들의 연속동작을 제어하도록 버스 아답터(21)이 시스템 버스(11)의 중재를 제어하는 서브시스템(10)을 엔에이블시킨다.

인터프로세서 통신 레지스터(78, 제 2 도)는 마스터 전송경로(70)을 거쳐 국부 버스(15)를 통하는 버스 아답터의 서브시스템(10)내의 중앙 프러세서 유니트(13), 또는 슬레이브 전송경로(71)을 거쳐 시스템 버스(11)을 통하는 시스템내의 소정의 다른 서브시스템(10)내의 중앙 프로세서 유니트(13)에 의해, 억세스될 수 있다. 즉, 기입 또는 판독될 수 있다.

인터프로세서 통신레지스터는 제 3c 도에 상세하게 도시된 다수의 플랙을 포함한다. 제 4c 도를 참조하면 인터프로세서 통신 레지스터는 다른 서브시스템(10)내의 중앙 프로세서 유니트(13)에 의해 셋트될 수 있는 ICR INT REQ인터프로세서 통신 레지스터 인터럽트 요구 플랙(107)을 포함한다. ICR INT EN 인터프로세서 통신 레지스터 인터럽트 엔에이블 플랙(110)이 ICR INT REQ인터프로세서 통신 레지스터 인터럽트 요구 플랙(107)의 셋팅에 응답하여 셋트되는 경우에, 마스터 제어회로(74)는 국부 버스(15)를 통한 인터럽트 동작을 개시한다. ICR INT REQ인터프로세서 통신 레지스터 인터럽트 엔에이블 플랙(110)은 통상적으로 버스 아답터(21)이 접속된 서브시스템(10)내의 중앙 프로세서 유니트(13)에 의해 셋트되거나 리셋트된다.

또한, 인터프로세서 통신 레지스터(78)은 셋트시에 소정의 서브시스템(10)에 대한 시스템 버스(11)과 국부 버스(15)사이의 전송을 실행하도록 슬레이브 부분(71)을 엔에이블시키는 LOC MEMORY EXT ACCEN 국부 메모리 외부 억세스 엔에이블 플랙(111)을 포함한다. NOT LOC MEMORY REF비-국부 메모리 기준 신호가 라인(37)상에 어써트되는 경우와 같은 에러가 전송중에 발생하면, 버스 아답터(21)은 LOC MEMORY ACC ERR 국부 메모리 억세스 에러플랙(112)를 셋트시키게 된다. LOC MEMORY ACC ERR 국부 메모리 억세스 에러플랙(113)가 셋트된 경우에, 버스 아답터(21)은 라인(42, 제 2a 도)상에 MEMORY ERR메모리 에러신호를 어써트한다.

MAP CHCHE INV ALL 맵 캐쉬 전체 무효 플랙(113)은 맵 캐쉬(80)내의 모든 엔트리들내의 유효 플랙((104, 제 4b 도)를 클리어 (clear)시키도록 마스터 제어회로(74)를 엔에이블시킨다. 이것은 통상적으로 버스 아답터가 맵 캐쉬(80)내의 가능한 스테일(stale)엔트리들의 내용들을 사용하지 못하게 하기위해 이 서브시스템 또는 다른 서브시스템이 어드레스 버역맵(101,제 4a 도)의 내용을 변경시킬때 발생한다.

마지막으로, AUX HALT보조 정지 플랙(114)는 셋트시에, 버스 아답터의 AUX보조신호가 중앙 프로세서 유니트(13)을 정지시키기 위해 어써트되는 경우에 라인(45, 제 2a 도)상에 어써트된 HALT신호를 전송하도록 마스터 제어회로(74)를 엔에이블시킨다. AUX HALT보조정지플랙은 중재기로서 동작하는 즉, AUX보조신호가 어써트되지 않는 버스 아답터(21)에 의해 상태가 조절될 수 있다.

D. 제어 및 상태 레지스터(77)

제 4d-1 도 내지 제 4d -5 도에 도시되고 버스 아답터(21)이 접속된 중앙 프로세서 유니트(13)에 의해 어써트될 수 있는 5개의 제어 및 상태 레지스터는 , 버스 아답터(21)의 동작을 제어한다. 제 4d-1 도에 도시한 맵기준 레지스터(120)은, 제 4a 도를 참조하여 상술한 바와 같이, 국부 버스 어드레스 공간내의 어드레스 번역맵(101)의 기준을 지정하는 맵기준 포인터를 포함한다.

제 4d도-2 도에 도시한 시스템 구성 레지스터(121)은 버스 아답터(22)에 의해 사용한 구성정보를 포함한다. 특히, 시스템 구성 레지스터(121)은 2진- 엔코드된 식별번호를 포함하는 시스템 식별 필드(122)를 포함한다. 시스템 구성 레지스터(121)의 내용은 S ADRS시스템 버스 어드레스 신호들에 의해 전해진 어드레스 공간내의 각각의 버스 아답터(21)을 효율적으로 식별하고, 시스템 버스 어드레스 공간내의 시스템 버스(11)에 접속된 다른 버스 아답터로부터 이 아답터를 구별한다.

또한, 시스템 구성 레지스터(121)은 버스 아답터의 중앙 프로세서 유니트(13)에 의해 상태가 조절될 수 있는 HALT IN EN 정지 인 엔에이블 플랙(123)을 포함한다. HALT IN EN 정지 인 엔에이블 플랙(123)이 셋트된 경우에, 버스 아답터(21), 특히 마스터 제어회로(74)는 인터프로세서 통신 레지스터(78)내의 AUX HALT 플랙(114)가 상술한 바와 같이 셋트될때 국부 버스(15)의 라인(45)를 통해 HALT신호를 어써트시키시 위해 엔에이블된다.

또한, 시스템 구성 레지스터(121)은 버스 아답터(21)이 접속되는 서브시스템내의 중앙 프로세서 유니트(13)에 의해 판독될 수 있는 AUX MODE보조 모우드 플랙(124)및 POW OK전력 오케이 플랙(125)를 포함한다. AUX MODE보조 모우드 플랙은 버스 아답터(21)이 시스템 버스(11)의 중재기인지의 여부를 나타내기 위해 시스템 버스 중재회로(93, 제 3 도)에 의해 수신된 AUX보조 신호의 상태를 반영한다. POW OK전력 오케이 플랙(125)는 버스 아답터(21)에 전력을 공급하는 전력공급기의 상태를 반영한다.

또한, 제어 및 상태 레지스터(77)은 에러를 보고하기 위해 사용되는 3개의 레재스터, 즉 에러 레지스터(130), 마스터 에러 레지스터(131) 및 슬레이브 에러 레지스터(132)를 포함한다. 에러 레지스터(130)은 2개의 플랙, 즉 슬레이브 부분(71)내의 에러를 나타내는데 사용되는 SLV NXM슬레이브 비-존재(non-existent)메모리 플랙(133) 및 SLV MEMORY ERR슬레이브 메모리 에러 플랙(134)를 포함한다. SLV NXM슬레이브 비-존재 메모리 플랙(133)은, 국부 버스(15)를 통한 전송에 응답하여, NOT LOC MEMORY RET 비-국부 메모리 기준신호가 라인(37)을 통해 어써트될 때, 마스터 제어회로(74)에 의해 셋트된다. SLV MEMORY ERR 슬레이브 메모리 에러플랙(134)는 국부 버스(15)를 통한 전송중에 RDY 준비신호가 아니라 ERR에러신호가 라인(35)상에 어써트되는 경우에 마스터 제어회로에 의해 셋트된다. 프랙(133 또는 134)가 셋트될 때, 국부 버스 어드레스의 고-등급 부분은 중앙 프로세서 유니트(13)이 에러회복동작을 실행할 수 있게 하기 위하여 슬레이브 에러 레지스터(132) 내로 적재된다.

에러 레지스터(130)은 또한, 버스 아답터(21)이 시스템 버스(11)의 마스터로서 동작할때 마스터 전송경로(70)을 통해 시스템 버스(11)을 거치는 전송의 에러상태를 나타내는 2개의 플랙, 즉 MAS NXM마스터 비-존재 메모리 플랙(135) 및 MAS PAR ERR마스터 패리티 에러 플랙(136)을 포함한다. MAS NXM마스터 비-존재 메모리 플랙(135)는, 비-존재 메모리 표시가 시스템 버스(11)을 통한 전송시에 발생하는 경우에, 마스터 제어회로(74)에 의해 셋트된다. 이것은 B RPLY버스 응답신호가 선택된 타임아웃 기간(timeout period)내에 어써트 되지 않는 경우에 발생한다. MAS PAR ERR마스터 패리티 에러 플랙은 패리트 에러가 시스템 버스(11)을 통한 전송시에 발생할때 마스터 제어회로(74)에 의해 셋트된다. 플랙(135 또는 136)이 셋트될 때, 시스템 버스 어드레스의 고-등급 부분은 중앙 프로세서 유니트(13)이 에러회복동작을 실행할 수 있게 하기 위하여 마스터 에러 레지스터(131)내로 적재된다.

마지막으로, 에러 레지스터(130)은 또한 2개의 다른 에어 플랙, 즉 LOST ERR손실 에러 플랙(137) 및 STS BUS ARB TO 시스템 버스 중재 타임아웃 에러플랙(140)을 포함한다. LOST ERR손실 에러 플랙(137)은, 중앙 프로세서 유니트(13)이 이전의 에러로 인해 생기는 레지스터의 내용을 검색할 수 있기 전에, 제 2 에러로부터의 어드레스가 슬레이브 에러 레지스터(132) 내로 적재되는 경우에, 셋트된다. SYS BUS ARB TO시스템 버스 중재 타임아웃 에러플랙(140)은 마스터 제어회로가 시스템 버스(11)을 위해 중재하기 위하여 시스템 버스중재회로(93)을 엔에이블시킨 후 선정된 시간 내에 버스 아답터(21)의 시스템 버스(11)의 마스터쉽을 얻을 수 없는 경우에 마스터 제어회로(74)에 의해 셋트된다.

에러 레지스터(130)내의 소정의 플랙이 셋트되면, 마스터 제어회로(74)는 에러회복 동작을 실행하도록 중앙 프로세서 유니트(13)을 엔에이블시키기 위해 국부 버스(15)를 통해 인터럽트 동작을 실행한다.

3. 동작

이런한 배경으로써, 버스 아답터(21)의 동작을 4형태의 전송, 즉 (A) 국부 버스(15)를 통해 개시된 기입전송, (B) 국부 버스(15)를 통해 개시된 판독전송, (C) 시스템 버스(11)을 통해 개시된 버스 아답터(21)에 의해 수신된 기입 전송, 및 (D)시스템 버스(11)을 통해 개시된 버스 아답터(21)에 의해 수신된 판독전송에 관련하여 기술하겠다.

시스템 버스(11)을 통해 한 버스 아답터(21)에 의해 개시된 동작을 이에 응답하여 동일하거나 다른 버스 아답터(21) 내에 대응동작을 발생시킨다는 것을 알 수 있다. 특히, 국부 버스(15)를 통한 기입 전송은 마스터 전송 경로(70)을 통한 전송을 실행하고 시스템 버스(11)을 통한 기입 동작을 개시하도록 이에 접속된 버스 아답터(21)을 엔에이블시킨다. 시스템 버스(11)을 통한 기입 전송에 응답하여, 동일하거나 다른 버스 아답터는 슬레이브 전송경로(71)을 통한 전송을 개시하여, 국부 버스(15)를 통해 전송을 발생시킨다. 이와 마찬가지로, 국부 버스(15)를 통한 판독전송은 마스터 전송경로(70)을 통한 전송을 실행하고 시스템 버스(11)을 통한 판독동작을 개시하도록 이에 접속된 버스 아답터(21)을 엔에이블 시킨다.

시스템 버스(11)을 통한 판독 전송에 응답하여, 동일 하거나 다른 버스 아답터는 슬레이브 전송경로(71)을 통한 전송을 개시하여, 국부 버스(15)를 통한 판독전송을 발생시킨다.

A. 국부 버스(15)를 통한 기입전송에 의해 개시된 동작

라인(32, 제 2a 도)상에 어써트된 ADRS STR 어드레스 스트로브신호레 응답하여, 마스터 제어회로(74, 제 3 도)는 마스터 DAL버스(73)상에, 또한 어드레스 기억 및 디코드 회로(75)에 L DAL(31 : 0)국부 데이타/어드레스라인(30)상의 L ADRS국부 어드레스 신호를 결합시키기 위하여 트랜시버(72)를 엔에이블시킨다. 어드레스 기억 및 디코드 회로(75)는 L ARS 국부 어드레스 신호가 어드레스 번역 맵(101)내의 위치, 레지스터 공간(102)내의 위치 또는 시스템 버스 어드레스 공간(103)내의 위치를 식별하는지를 결정하기 위해 L ADRS국부 어드레스 신호를 디코드한다. L ADRS국부 어드레스 신호가 소정의 공간(101, 102 또는 103)내이 소정의 위치를 식별하지 못하는 경우에, 전송은 버스 아답터(21)에 의해 무시된다.

그러나, L ADRS 국부 어드레스 신호가 어드레스 번역 맵(101), 레지스터 공간(102) 또는 시스템 버스 어드레스 공간(103)내의 위치를 식별하는 경우에, 버스 아답터(21)은 전송에 종사한다. 특히, 마스터 제어회로(74)는 라인(31)을 통해 TR TYPE전송형태 신호를 수신하고 전송형태를 결정한다. TR TYPE전송형태 신호가 기록 동작을 나타내는 경우에 DATA STR데이타 스트로브 신호가 라인(33)상에 어써트될때, 마스터 제어회로(74)는 L DAL국부 데이타/어드레스 라인(30)상에 데이타 신호를 마스터 DAL버스(73) 상에 결합시키기 위해 트랜시버(72)를 엔에이블시킨다. 다음 동작은 LADRS 국부 어드레스 신호에 의해 식별된 위치에 따라 달라진다.

어드레스 기억 및 디코드 회로(75)에 의해 디코드된 어드레스가 어드레스 번역 맵(10)내의 위치를 식별하는 경우에, 마스터 제어회로(74)는 전송을 완료하도록 라인(34)상의 RDY준비 신호 또는 라인(35)상의 ERR에러 신호를 어써트하기 위하여 데이타 버퍼(76) 및 슬레이브 국부 버스제어회로(84)내에 래치되도록 데이타 신호를 엔에이블시킨다. 그후에, 마스터 제어회로는 어드레스 번역 맵(101) 내의 위치로 데이타 버퍼(76)내에 레치된 데아타를 전송하기 위해 국부 버스(30)을 통해 전송에 종사하도록 슬레이브 전송경로(71)을 엔에이블시킨다.

한편, 어드레스 기억 및 디코드 회로(75)에 의해 디코드된 어드레스가 제어 및 상태 어드레스(77) 또는 인터프로세서 통신 레지스터(78)내의 레지스터를 식별하는 경우에, 마스터 제어회로(74)는 전송을 완료하도록 라인 (34)상의 적당한 BDY준비신호 또는 라인(35)상의 ERR에러신호를 어써트하기 위해 식별된 레지스터 및 슬레이브 국부 버스제어회로(84) 내로 적재되도록 마스터 DAL버스(73)상의 신호를 엔에이블시킨다.

마지막으로, 어드레스 기억 및 디코드 회로(74)에 의해 디코드된 어드레스가 시스템 버스 어드레스 공간(103)내의 위치를 식별하는 경우에, 마스터 제어회로(74)는 시스템 버스(11)을 통한 전송을 개시한다.

특히, 마스터 제어회로는 중재동작을 수행하도록 시스템 버스중재회로(93)을 엔에이블시킨다. 시스템 버스중재회로가 시스템 버스(11)의 마스터쉽을 얻을 때, 이것은 마스터 제어회로(74)에게 알려져, 시스템 버스(11)을 통한 동작을 실행하도록 슬레이브 시스템 버스제어회로(92)를 엔에이블시키게 된다. 마스터 제어회로(74)는 마스터 DAL버스(73)상에 S ADRS 시스템 어드레스 신호를 결합시키기 위하여 어드레스 기억 및 디코드 회로(75)를 엔에이블시킨다. 그다음, 슬레이브 시스템 버스제어회로(92)는 BDAL시스템 데이타/어드레스 라인(50)상에 S ADRS 시스템 어드레스 신호를 결합시키기 위하여 트랜지버(81)을 엔에이블시킨다. 동시에, 슬레이브 시스템 버스제어회로(92)는 라인(51, 제 2b 도)상에 B SYNC버스 동기 신호를 어써트한다.

그 다음 마스터 제어회로(74)는 시스템 버스(11)을 통해 데이타 버퍼(76)으로부터 기입 데이타의 전송을 엔에이블시킨다. 특히, 마스터 제어회로(74)는 마스터 DAL버스(73) 상에 데이타의 워드를 결합시키기 위하여 데이타 버퍼(76)을 엔에이블시킨다. 그 다음 마스터 제어회로(74)는 BDAL시스템 데이타/어드레스 라인(50)상에 마스터 DAL버스 (73)상의 신호를 결합시키고 라인(51, 제 2b 도)상에 B DOUT 버스 데이타 출력신호를 어써트하기 위하여 트랜지시버(81)의 상태를 조절하도록 슬레이브 시스템 버스제어회로(92)를 엔에이블시킨다. 라인(54)상에 어써트된 B RPLY버스 응답신호를 수신할때, 슬레이브 시스템 버스제어회로(92)는 마스터 제어회로(74)에게 알린다.

국부 버스(15)를 통해 전송되고 데이타 버스(75)내에 래치된 데이타 워드가 32 비트를 갖고있고 시스템 버스(11)을 통해 전송된 데이타 워드가 16비트를 갖고 있기 때문에, 제 2 전송이 통상적으로 데이타 버퍼(76)의 전체 내용을 전송하기 위하여 시스템 버스(11)을 통해 요구된다. 데이타 버퍼(76)이 시스템 버스(11)을 통해 전송하기 위하여 부수적인 데이타 워드를 갖고있는 경우에는, 모든 워드가 전송될 때까지 상술한 통상적인 블럭 전송모우드가 사용되는데, 이때 마스터 제어회로(74)는 선송을 완료하기 위하여 라인(51)상의 B SYNC버스 동기신호를 네게이트 시키도록 슬레이브 시스템 버스제어회로(92)를 엔에이블시킨다.

B. 국부 버스(15)를 통한 판독 전송에 의해 개시된 동작

라인(32, 제 2a 도)상에 어써트된 ADRS STR 어드레스 슬레이브 신호에 반응하여, 마스터 제어 회로(74,제 3 도)는 마스터 DAL 버스(73) 상에, 또한, 어드레스 기억 및 디코드 회로(75)에 L DAL(31 : 0) 국부 데이타/어드레스 라인(30)상의 L ADRS 국부 어드레스 신호를 결합시키기 위하여 트랜시버(72)를 엔에이블시킨다. 어드레스 기억 및 디코드 회로(75)는 L ADRS 국부 어드레스 신호가 어드레스 번역 맵(101)내의 위치, 레지스터 공간(102)내의 위치 또는 시스템 버스 어드레스 공간(103)내의 위치를 식별하는지를 결정하기 위하여 L ADRS 국부 어드레스 신호를 디코드한다. L ADRS 국부 어드레스 신호가 소정의 공간(101, 102 또는 103)내의 소정의 위치를 식별하지 못하는 경우에, 전송은 버스 아답터(21)에 의해 무시된다.

그러나, L ADRS 국부 어드레스 신호가 어드레스 번역 맵(101), 레지스터 공간(102) 또는 시스템 버스 어드레스 공간(103)내의 위치를 식별하면, 어드레스 기억 및 디코드회로(75)는 전송에 종사하도록 버스 아답터(21)의 다른 요소를 엔에이블시키기 위해 마스터 제어 회로(74)를 엔에이블시킨다. 특히, 마스터 제어회로(74)는 라인(31)을 통해 TR TYPE 전송 형태 신호를 수신하고 전송형태를 결정한다. TR TYPE 전송 형태 신호가 판독 동작을 나타내면, DATA STR 데이타 스트로브 신호가 라인(33)상에 어써트될 때, 마스터 제어 회로(74)는 마스터 DAL 버스(73)상에 L DAL국부 데이타/어드레스 라인(30)상의 데이타 신호를 결합시키도록 트랜시버(72)를 결합시키고, 다음 동작은 L ADRS 국부 어드레스 신호레 의해 식별된 위치에 따라 달라진다.

어드레스 기억 및 디코드 회로(75)에 의해 디코드된 어드레스가 어드레스 번역 맵(101)내의 위치를 식별하는 경우에, 마스터 제어 회로(74)는 국부 버스(15)의 라인(36)상에 어써트된 RETRY신호를 전송하기 위하여 슬레이브 국부 버스 제어 회로를 엔에이블시킨다. 그다음, 마스터 제어 회로는 어드레스 번역 맵(101)내의 위치의 내용을 메모리(17, 제 1 도)로부터 검색하기 위해 국부 버스(15)를 통한 판독 동작을 개시한다. 메모리(17)이 L DAL 국부 데이타/어드레스 라인(30)을 통해 L DAT 국부 데이타 신호로써 내용을 복귀할때, 마스터 제어 회로(74)는 마스터 DAL 버스(73)과 데이타 버퍼(76)상에 L DAT 국부 데이타 신호를 결합시키어 래치시키도록 트랜시버(72)를 엔에이블시킨다. 판독 동작이 다시 실행될 때, 마스터 제어 회로는 마스터 DAL 버스 상에 결합되고 트랜시버(72)를 통해 L DAL(31 : 0) 국부 데이타/어드레스 라인(30)상에 전송되도록 데이타 버퍼의 내용을 엔에이블시킨다. 부수적으로, 마스터 제어 회로(74)는 전송을 완료하기 위해 라인(34)상의 RDY 준비 신호 또는 라인(35)상의 ERR 신호를 어써트하기 위하여 슬레이브 국부 버스제어 회로(84)를 엔에이블시킨다.

한편, 어드레스 기억 및 디코드 회로(75)에 의해 디코드된 어드레스가 제어 및 상태 레지스터(77) 또는 인터프로세서 통신 레지스터(78)을 식별하는 경우에, 마스터 제어 회로는 마스터 DAL 버스(73)상에 결합되고 트랜시버(72)를 통해 L DAL(31 : 0) 국부 데이타/어드레스 라인(30)상에 전송되도록 식별된 레지스터의 내용을 나타내는 신호를 엔에이블시킨다. 부수적으로, 마스터 제어 회로(74)는 전송을 완료하기 위해 라인(34)상의 적당한 RDY준비 신호 또는 라인(35)상의 ERR 에러 신호를 어써트하도록 슬레이브 국부 버스 제어 회로(84)를 엔에이블시킨다.

마지막으로, 어드레스 기억 및 디코드 회로(74)에 의해 디코드된 어드레스가 시스템 버스 어드레스 공간(103)내의 위치를 식별하는 경우에, 마스터 제어 회로(74)는 시스템 버스(11)을 통한 전송을 개시한다. 특히, 마스터 제어 회로는 중재 동작을 실행하도록 시스템 버스 중재 회로(93)을 엔에이블시킨다. 시스템 버스중재회로가 시스템 버스(11)의 마스터쉽을 얻을 때, 이것은 마스터 제어 회로(74)에게 알려져, 시스템 버스(11)을 통한 동작을 실행하도록 슬레이브 시스템 버스 제어 회로(92)를 엔에이블시킨다. 마스터 제어 회로(74)는 어드레스 기억 및 제어 회로(75)에 의해 래치된 어드레스 신호의 S ADRS 시스템 어드레스 신호부분을 마스터 DAL 버스(73)상에 결합시키기 위하여 어드레스 기억 및 디코드 회로(75)를 엔에이블시킨다. 그 다음, 슬레이브 시스템 버스 제어회로(92)는 BDAL 시스템 데이타/어드레스 라인(50)상에 S ADRS 시스템 어드레스 신호를 결합시키기 위하여 트랜시버(81)을 엔에이블시킨다. 동시에, 슬레이브 시스템 버스 제어 회로(92)는 라인(51, 제 2b 도)상에 B SYNC 버스 동기신호를 어써트된다.

그 다음, 마스터 제어 회로(74)는 BDAL (21 : 0) 시스템 데이타/어드레스 라인(50)으로부터의 S DAT 시스템 데이타 신호를 마스터 DAL 버스(73)상에 결합시키기 위하여 신호내의 B DIN 버스 데이타를 전송하고 트랜시버(81)의 상태를 조절하도록 슬레이브 시스템 버스 제어 회로(92)를 엔에이블시킨다. 슬레이브 시스템 버스 제어 회로(92)가 라인(54)상에 어써트된 B RPLY 버스 응답 신호를 수신할 때, 이것은 버스(73)상의 데이타신호를 래치하도록 데이타 버퍼(76)을 엔에이블시키는 마스터 제어 회로(74)에게 알려진다. 그 다음 마스터 제어 회로(74)는 라인(53)상의 신호 내의 B DIN 버스 데이타를 네게이트시키도록 슬레이브 시스템 버스 제어 회로(92)를 엔에이블시킨다.

전송이 개시되었을 때 수신된 TR TYPE 신호에 의해 결정된 바와같이, 데이타 버퍼(76)이 충분한 데이타를 래치된 경우에, 마스터 제어 회로는 또한 시스템 버스(11)을 통한 전송의 종료를 나타내기 위해 B SYNC 버스 동기 신호를 네게이트시키도록 슬레이브 시스템 버스 제어 회로를 엔에이블시킨다. 한편, 더 많은 데이타를 필요로 하면, 마스터 제어 회로(74)는 라인(53)상에 신호 내의 B DIN 버스 데이타를 다시 어써트하도록 슬레이브 시스템 버스 제어 회로(92)를 엔에이블시킨다. 그 결과, 시스템 버스(11)상의 이전에 어드레스된 슬레이브 유니트는 S DAT 시스템 데이타 신호로써 부수적인 데이타를 복귀하고 라인(54)상에 B RPLY 버스 응답 신호를 다시 어써트한다.

이것은 충분한 데이타가 검색 되었다는 것을 마스터 제어회로(74)가 결정할 때까지 계속되는데, 이때 이것은 라인(51)상의 B SYNC 버스 동기 신호를 네게이트시키도록 슬레이브 시스템 버스 제어 회로(92)를 엔에이블시키어, 시스템 버스(11)을 통한 전송의 종료를 나타낸다.

마스터 제어 회로는 또한 마스터 DAL 버스(73)상에 전송되도록 데이타 버퍼(11)내의 데이타를 엔에이블시키고, L DAL(31 : 0)국부 데이타/어드레스 라인(30)을 통해 L DAT 국부 데이타 신호로서 이 데이타들을 결합시키도록 트랜시버(72)의 상태를 조절한다. 그후, 마스터 제어 회로(74)는 라인(34)상의 RDY신호 또는 라인(35)상의 ERR 에러 신호를 적당하게 어써트하기 위하여 슬레이브 국부 버스 제어 회로를 엔에이블시키고, 국부 버스(15)상의 마스터 유니트는 라인(33)상의 DATA STR 데이타 스트로브 신호 및 라인(32)상의 ADRS STR 어드레스 스트로브 신호를 네게이트시킨다.

C. 시스템 버스(11)을 통한 기입 전송에 의해 개시된 동작

라인(51, 제 2b 도)를 통해 어써트된 B SYNC 버스 동기 신호에 응답하여, 슬레이브 시스템 버스 제어 회로(92)는 시스템 버스(11)을 통한 전송을 마스터 제어 회로에 알린다. 마스터 제어 회로(74)는 BDAL(21 : 0)시스템 데이타/어드레스 라인(50)으로부터의 S ADRS 시스템 어드레스 신호를 슬레이브 DAL 버스(83)상에 결합시키기 위해 트랜시버(90)의 상태를 조절하도록 슬레이브 시스템 버스 제어 회로를 엔에이블시킨다. 그 다음, 마스터 제어 회로(74)는 슬레이브 국부 버스 제어 회로를 엔에이블 시키어, 슬레이브 DAL 버스(83)상의 S ADRS 시스템 어드레스 신호를 래치시키고, 시스템 구성 레지스터(121,제 4d 도)내의 시스템 식별 필드(122)의 내용 또는 메모리(17)내에서와 같은 어드레스 공간(100,제 4a 도)내의 위치를 사용하여, 버스 아답터의 인터프로세서 통신 레지스터(78)을 위해 전송이 되는지의 여부를 결정하도록 어드레스 기억 및 번역 회로(91)을 엔에이블시킨다. 전송이 인터프로세서 통신 레지스터(78)을 위한 것이 아닌 경우에, 슬레이브 국부 버스 제어 회로(84)는 상술한 바와같이 맵 캐쉬(80)및 어드레스 번역 맵(101)의 내용을 사용하여 L ADRS 국부 어드레스 신호를 발생시키기 위하여 어드레스 기억 및 번역 회로(91)을 엔에이블시킨다. 유효 어드레스가 발생될 수었어, 맵 캐쉬(80)또는 어드레스 번역 맵(101)내에 유효 엔트리가 없는 경우가 발생하는 경우에, 시스템 버스(110을 통한 전송을 이 버스 아답터(21)을 위한 것으로 되지 않는다.

그 다음 라인(52)상의 B DOUT 신호가 어써트되면, 동작은 기입 동작으로 된다. B DOUT 신호가 어써트될 때, 슬레이브 버스 제어 회로(92)는 마스터 제어 회로에 알리어, LOC MEMORY EXT ACC EN 국부 메모리 외부 억세스 엔에이블 플랙(111, 제 4c 도)가 셋트된 경우에, BDAL(21 : 0)시스템 데이타/어드레스 라인(50)으로부터의 시스템 데이타 워드를 구성하는 S DAT 시스템 데이타 신호를 슬레이브 DAL 버스(83)상에 결합시키기 위해 트랜시버(90)의 상태를 조절하도록 슬레이브 시스템 버스 제어 회로를 다시 엔에이블시킨다. LOC MEMORY EXT ACC EN 국부 메모리 외부 억세스 엔에이블 플랙(111)이 셋트되지 않으면, 버스 아답터(21)은 전송을 무시한다. LOC MEMORY EXT ACC EN 국부 메모리 외부 억세스 엔에이블 플랙(111)이 셋트된다고 가정하면, 이때 마스터 제어 회로(74)는 슬레이브 국부 버스 제어 회로(84)를 엔에이블 시키어, 기입 버퍼(86)내에 래치되도록 S ADT 시스템 데이타 신호를 엔에이블시킨다. 그 다음 마스터 제어 회로(74)는 라인(54)상에 어써트된 B RPLY 버스 응답 신호를 전송하도록 슬레이브 시스템 버스 제어 회로(92)를 엔에이블시킨다. 그 다음 B SYNC 버스 동기 신호가 라인(51)상에서 네게이트될 때, 슬레이브 시스템 버스 제어 회로(92)는 라인(54)상의 B RPLY 버스 응답 신호를 네게이트한다.

부수적인 시스템 데이타 워드가 기입 동작중에 수신되는 경우에, 이 워드는 동일한 방법으로 수신되어 기입 버퍼(86)내에 기억된다. 기입 버퍼 A(86)이 충전되었을 때, 시스템 데이타 워드는 기입 버퍼 B(87)내로 적재된다.

전송 종료시에, 또는 기입 버퍼(86)이 충진된 후에, 서브시스템 내에 버스 아답터(21)이 접속된 서브시스템을 위하여 전송된 것으로 어드레스 기억 및 번역 회로(91)이 결정하면, 마스터 제어 회로(74)는 국부 버스(15)의 마스터 쉽을 얻기 위하여 버스 아답터(21)을 엔에이블시키도록 중재 동작을 실행한다.

버스 아답터(21)이 국부 버스(15)의 마스터로 될 때, 마스터 제어 회로(74)어드레스 기억 및 번역 회로(91)에 의해 발생된 번역된 어드레스를 사용하여 기입 버퍼 A(86)의 내용을 전송하기 위하여 국부 버스(15)를 통해 기입 동작을 실행하도록 슬레이브 국부 버스 제어 회로(84)를 엔에이블시킨다. 즉, 슬레이브 국부 버스 제어 회로(84)는 TR TYPE 전송 형태 신호를 발생시키어 라인(31)상에 이 신호를 결합시키고, 슬레이브 DAL 버스(83)상에 번역된 L ADRS 국부 버스 어드레스 신호를 전송하기 위하여 어드레스 기억 및 번역회로(91)을 엔에이블시킨다. 슬레이브 국부 버스 제어 회로(84)는 슬레이브 DAL 버스(83)으로부터의 L ADRS 국부 버스 어드레스 신호를 L DAL(31 : 0) 국부 데이타/어드레스 라인(30)상에 결합시키기 위하여 트랜시버(82)의 상태를 조절한다. 그 다음 슬레이브 국부 버스 제어 회로(84)는 라인(32)상에 ADRS STR 어드레스 스트로브 신호를 어써트한다.

그 다음, 슬레이브 국부 버스 제어 회로(84)는 슬레이브 DAL 버스(83)상에 국부 버스 데이타 워드를 나타내는 L DAT 국부 데이타 신호를 결합시키기 위하여 기록 버퍼 A(86)을 엔에이블시킨다. 트랜시버(82)는 L DAL(31 : 0) 국부 데이타/어드레스 라인(30)상에 L DAT 국부 데이타 신호를 결합시키기 위해 상태가 조절되고, 슬레이브 국부 버스 제어 회로(84)는 라인(33)상에 DATA STR 데이타 스트로브 신호를 어써트한다. 라인(34)상의 어써트된 RDY 준비 신호 또는 라인(35)상의 ERR 에러 신호의 수신에 응답하여, 슬레이브 국부 버스 제어 회로(84)는 전송을 종료하고, 트랜시버(82)를 디스에이블시키며, ADRS STR 어드레스 스트로브 신호 및 DATA STR 데이타 스트로브 신호를 네게이트한다.

전송될 부수적인 데이타 워드가 기입 버퍼 A(86) 또는 기입 버퍼 B(87)내에 있는 경우에, 슬레이브 국부 버스 제어 회로는 상술한 바와 같이 발생하도록 다른 전송을 엔에이블시킨다. 이 전송시에 슬레이브 국부 버스 제어 회로(84)는 먼저 상술한 바와같이 증분된 시스템 버스 어드레스를 발생시키고 번역 동작을 실행하기 위하여 어드레스 기억 및 번역 회로를 엔에이블시킨다. 시스템 어드레스의 저-등급 부분의 증분이 또한 고-등급 부분의 증분을 야기시키지 않는 경우에, 어드레스 기억 및 번역 회로(91)은 저-등급부분이 번역중에 불변하기 때문에, 번역된 어드레스만을 증분시켜야 된다는 것을 알수 있다.

한편, 시스템 어드레스의 저-등급 부분의 증분이 고-등급 부분의 증분을 야기히키는 경우에, 어드레스 기억 및 번역 회로(91)은, 맵 캐쉬(80) 또는 어드레스 번역 맵(101)로부터 국부 어드레스의 고-등급 부분의 검색을 엔에이블 시키기 위하여 시스템 어드레스의 증분된 고-등급 부분을 사용해야 한다.

시스템 버스(11)로부터 개시된 기입 전송시에 기입 버퍼 B(87)이 충진되고 기입 버퍼 A(86)내의 모든 데이타가 국부 버스(15)를 통해 전송되는 경우에, 시스템 버스(11)로부터의 부수적인 데이타는 기입 버퍼 A(86)내에 기억될 수 있고, 이 버퍼가 충진된 후, 기입 버퍼 B(87)이 국부 버스(15)를 통해 비워지는 경우에 기입 버퍼 B(87)내에 기억될 수 있다. 그러므로, 시스템 버스(11)을 통한 블럭 전송시에는, 1개의 버퍼(86 또는 87)이 충진된 후, 다른 버퍼는 시스템 버스(11)로부터의 버퍼 데이타를 버퍼 하는에 유용하고, 처음의 한 버퍼는 국부 버스(15)를 통해 비워지게 된다.

D. 시스템 버스(11)을 통한 판독 전송에 의해 개시된 동작

라인(51,제 2b 도)를 통해 어써트된 B SYNC 버스 동기 신호에 응답하여, 슬레이브 시스템 버스 제어 회로(92)는 시스템 버스(11)을 통한 전송을 마스터 제어 회로에게 알린다. 마스터 제어 회로(74)는 BDAL(21 : 0) 시스템 데이타/어드레스 라인(50)으로 부터의 S ADRS 시스템 어드레스 신호를 슬레이브 DAL 버스(83)상에 결합시키기 위하여 트랜시버(90)의 상태를 조절하도록 슬레이브 시스템 버스 제어 회로를 엔에이블시킨다. 그 다음, 마스터 제어 회로(74)는 슬레이브 국부 버스 제어 회로를 엔에이블시키어, 슬레이브 DAL 버스(83)상의 S ADRS 시스템 어드레스 신호를 래치시키고, 시스템 구성 레지스터(121,제 4d-2 도)내의 시스템 식별 필드(122)의 내용 또는 메모리(17)내의 위치를 사용하여 버스 아답터의 인터프로세서 통신 레지스터(78)로써 전송이 되는지의 여부를 결정하기 위하여 어드레스 기억 및 번역 회로(91)을 엔에이블시킨다.

그 다음, 라인(52)상의 신호 내의 B DIN 버스 데이타가 어써트되면, 동작이 판독 동작으로 된다. 전송이 버스 아답터(21)의 인터프로세서 통신 레지스터(78)으로부터 되는 경우에, 마스터 제어 회로(74)는 슬레이브 DAL 버스(83)상에 결합되도록 인터프로세서 통신 레지스터(78)의 내용을 엔에이블시킨다. 그 다음, 마스터 제어 회로(74)는 BDAL(21 : 0) 시스템 데이타/어드레스 라인(50)상에 슬레이브 DAL 버스(83)상의 신호를 결합시키고 라인(54)상에 B RPLY 버스 응답 신호를 어서트하기 위하여 트랜시버(90)의 상태를 조절하도록 슬레이브 시스템 버스 제어 회로(92)를 엔에이블시킨다.

전송이 인터프로세서 통신 레지스터(78)로써 되지 않는 경우에, 슬레이브 국부 버스 제어 회로(84)는 상술한 바와같이 맵 캐쉬(80) 및 어드레스 번역 맵(101)의 내용을 사용하여 L ADRS 국부 버스 어드레스 신호를 발생시키기 위하여 어드레스 기억 및 번역 회로(91)을 엔에이블 시킨다. 유효 어드레스가 발생되지 않아, 맵 캐쉬(80) 또는 어드레스 범역 맵(101)내에 유효 엔트리가 없는 경우가 발생할 수 있는 경우에, 시스템 버스(11)을 통한 전송은 이 버스 아답터(21)용으로 되지 않는다.

신호 내의 B DIN 버스 데이타가 인터프로세서 통신 레지스터(78)이 없이 전송시에 어써트될때, 슬레이브 버스 제어회로(92)는 마스터 제어 회로에 알리어, LOC MEMORY EXT ACC EN 국부 메모리 외부 억세스 엔에이블 플랙(111, 제 4c 도)가 셋트되는 경우에, 버스 마스터로 되도록 버스 아답터(21)을 엔에이블 시키도록 국부 버스(15)를 통한 중재 동작을 실행한다. LOC MEMORY EXT ACC EN 국부 메모리 외부 억세스 엔에이블 플랙(111)이 셋트되지 않으면, 버스 아답터(21)은 전송을 무시한다. LOC MEMORY EXT ACC EN 국부 메모리 외부 억세스 엔에이블 플랙(111)이 셋트된다고 가정하면, 버스 아답터(21)이 버스 마스터로 될 때, 마스터 제어 회로는 시스템 버스(11)을 통한 전송하기 위한 데이타를 검색하기 위하여 국부 버스(15)를 통한 판독 동작을 실행하도록 슬레이브 국부 버스 제어 회로(84)를 엔에이블시킨다.

국부 버스(15)를 통한 판독 동작시에, 라인(34)상의 어써트된 RSY 신호의 수신에 응답하여, 슬레이브 국부 버스 제어 회로(84)는 슬레이브 DAL 버스(83)상에 L DAL(31 : 0)국부 데이타/어드레스 라인(30)상의 L DAT 국부 데이타 신호를 결합시키기 위하여 트랜시버(82)의 상태를 조절하고 판독 버퍼(85)내에 래치시키기 위하여 이 신호를 엔에이블시킨다. 그 다음, 슬레이브 국부 버스 제어 회로(91)을 엔에이블 시키고, 판독 전송이 블럭 전송으로 바뀌는 경우에 국부 버스(15)를 통해 다른 판독 동작을 개시한다. 부수적인 판독 데이타도 또한 판독 버퍼(85)내에 기억된다.

제 1 데이타 워드가 판독 버퍼(85)내에 기억된후, 슬레이브 국부 버스 제어 회로(84)는 마스터 제어 회로(74)에 알리어, 시스템 버스(11)을 통해 판독 버퍼(85)내에 기억된 데이타를 전송시키기 위하여 슬레이브 시스템 버스 제어 회로(92)를 엔에이블시킨다. 라인(53)상의 신호 내의 어써트된 B DIN 버스 데이타를 수신한 후에, 슬레이브 시스템 버스 제어 회로는 슬레이브 DAL 버스(83)상에 시스템 버스 데이타 워드를 전송하도록 독출 버퍼를 엔에이블시키고, BDAL(21 : 0)시스템 데이타/어드레스라인(50)상에 슬레이브 DAL버스(83)상의 신호를 결합시키기 위하여 트랜시버(90)의 상태를 조절하며, 라인(54)상에 B RPLY 버스 응답 신호를 어써트한다. 신호 내의 B DIN 버스 데이타가 네게이트된 후, 슬레이브 시스템 버스 제어 회로(92)는 데이타 워드의 전송을 종료시키기 위하여 라인(54)상의 B RPLY 버스 응답 신호를 네게이트한다. 그 다음, B SYNC 버스 동기 신호가 전송을 종료시키기 위하여 네게이트되면, 판독 버퍼(85)내의 부수적인 데이타가 폐기(discard)된다.

한편, B SYNC 버스 동기 신호가 네게이트 되지 않고, 그 대신 신호 내의 B DIN 버스 데이타가 블럭 전송을 나타내가 위해 다시 어써트되면, 슬레이브 시스템 버스 제어 회로(92)는 슬레이브 DAL 버스(83)상에 판독 버퍼에 의해 전송되도록 다른 데이타 워드를 엔에이블시키도록 마스터 제어회로(74)에 알린다. 부수적으로, 판독 버퍼(85)내에 기억하기 위하여 국부 버스(15)를 통해 다른 데이타를 검색하도록 슬레이브 국부 버스 제어 회로(84)를 엔에이블시킨다. 슬레이브 시스템 버스 제어 회로는 상술한 바와 같이, BDAL(21 : 0) 시스템 데이타/어드레스 라인(51)상에 판독 버퍼(85)에 의해 전송된 데이타 워드를 결합시키도록 상태가 조절된 트랜시버(90)을 유지시키고, 어써트된 B RPLY 버스 응답 신호를 전송한다. 이것은 시스템 버스 마스터 유니트가 라인(51)상의 B SYNC 버스 동기 신호를 네게이트할 때까지 계속한다.

4. 요약

버스 아답터(21)은 다수의 서브시스템으로 구성된 디지탈 데이타 프로세싱 시스템 내의 시스템 버스 및 국부 버스 사이에 데이타를 전송하기 위한 효율적인 메카니즘을 제공하고, 다수의 서브시스템이 다른 서브시스템을 인터럽트시키게 하고 전송에 관련된 에러를 다른 서브시스템에 알리게 한다는 것을 알 수 있다.

상술한 설명은 본 발명의 특정 실시예에 제한되어 있다. 그러나, 본 발명의 장점의 일부 또는 전체를 성취함으로써 본 발명을 변형 및 변경시킬 수 있다. 그러므로, 첨부된 특허청구 범위의 목적은 본 발명의 원리 및 범위 내에서 생길 수 있는 모든 변형 및 변경을 커버하기 위한 것이다.

Claims

전송 요구를 발생시키는 최소한 1개의 다른 요소를 포함한는 서브시스템 내에 사용되고, 국부 통신 장치를 통해 다른 요소에 접속되며, 디지탈 데이타 프로세싱 시스템 내의 시스템 통신 장치를 통해 다른 서브시스템과 통신을 용이하게 하기 위한 아답터에 있어서, A. 국부 통신 장치와 시스템 통신 장치 사이에 전송을 실행하기 위하여 국부 통신 장치와 시스템 통신 장치를 접속시키기 위한 마스터 전송 경로 장치, B. 시스템 통신 장치와 국부 통신 장치 사이에 전송을 실행하기 위하여 국부 통신 장치와 시스템통신 장치를 접속시키기 위한 슬레이브 전송 경로 장치, C. 선택된 조건을 통신시키도록 상기 요소와 다른 서브시스템을 엔에이블시키기 위하여 플랙 장치를 포함하는 마스터 전송 경로 장치와 슬레이브 전송 경로 장치를 접속시키기 위한 인터프러세서 통신 기억 장치, 및 D. 마스터 전송 경로 장치, 슬레이브 전송 경로 장치, 및 인터프로세서 통신 기억 장치에 접속되고, (ⅰ) 국부 통신 장치로부터 수신된 전송 요구에 응답하여 마스터 전송 경로 장치를 제어하고, 이에 응답하여 시스템 통신 장치를 통한 전송 동작을 개시하기 위한 마스터 전송 경로 제어 장치, (ⅱ) 시스템 통신 장치로부터 수신된 전송요구에 응답하여 슬레이브 전송 경로 장치를 제어하고, 이에 응답하여 국부 통신 장치를 통한 전송 동작을 개시하기 위한 슬레이브 전송 경로 제어 장치, 및 (ⅲ)마스터 전송 또는 슬레이브 전송 경로와 인터프로세서 통신 기억 장치 사이의 전송 동작을 엔에이블시키기 위해 마스터 전송 경로에 의해 수신된 국부 통신 장치 또는 슬레이브 전송 경로에 의해 수신된 시스템 통신 장치로부터의 전송 요구에 응답하는 인터프로세서 제어장치를 포함하는 제어장치로 구성되는 것을 특징으로 하는 아답터.