JPS598851B2 - エラ−情報通知処理方式 - Google Patents
エラ−情報通知処理方式Info
- Publication number
- JPS598851B2 JPS598851B2 JP54085399A JP8539979A JPS598851B2 JP S598851 B2 JPS598851 B2 JP S598851B2 JP 54085399 A JP54085399 A JP 54085399A JP 8539979 A JP8539979 A JP 8539979A JP S598851 B2 JPS598851 B2 JP S598851B2
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- JP
- Japan
- Prior art keywords
- access
- memory
- write
- address
- request source
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- Expired
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、エラー情報通知処理方式、特にアクセス要求
元装置が、メモリ書込み命令実行時に当該書込み処理の
終了を待つことなく次の命令を実行するいわゆる゛おい
てきぼり”制御を行なうよう構成されて、しかもバッフ
ァ・メモリ制御方式を採用されている場合のマルチプロ
セッサ・システムにおいて、書込み処理にエラーが発生
した場合の書込みエラー ・アドレスを、当該システム
において既存のバッファ・インバリテーシヨン・アドレ
ス・バスを転用して通知するようにしたエラー情報通知
処理方式に関するものである。
元装置が、メモリ書込み命令実行時に当該書込み処理の
終了を待つことなく次の命令を実行するいわゆる゛おい
てきぼり”制御を行なうよう構成されて、しかもバッフ
ァ・メモリ制御方式を採用されている場合のマルチプロ
セッサ・システムにおいて、書込み処理にエラーが発生
した場合の書込みエラー ・アドレスを、当該システム
において既存のバッファ・インバリテーシヨン・アドレ
ス・バスを転用して通知するようにしたエラー情報通知
処理方式に関するものである。
最近の高速度中央処理装置においては、メモリ書込み命
令の処理に当つて、当該処理実行の終了を待つことなく
次の命令を開始するようにされる。
令の処理に当つて、当該処理実行の終了を待つことなく
次の命令を開始するようにされる。
即ちいわゆる゛おいてきぼり”制御を行なうようにされ
る。この場合、メモリ側装置例えばメモリ・アクセス制
御装置においては、当該書込み要求を処理する過程にお
いてエラーが発生すると、この旨を当該中央処理装置に
通知することとなる。しかし、当該タイミングにおいて
は、当該中央処理装置において、上記書込み時のアドレ
スが存在しない。このために、上記メモリ・アクセス制
御装置は当該エラー ・アドレスを転送してやることが
必要となる。この場合に、上記エラー ・アドレスを転
送することのみのために、エラー ・アドレス・バスを
設けることは、特にＬＳＩ構成のデータ処理システムの
場合に貴重な信号ピンを使用することとなり、またマル
チプロセッサ・システムである場合には信号線の本数が
膨大となる。
る。この場合、メモリ側装置例えばメモリ・アクセス制
御装置においては、当該書込み要求を処理する過程にお
いてエラーが発生すると、この旨を当該中央処理装置に
通知することとなる。しかし、当該タイミングにおいて
は、当該中央処理装置において、上記書込み時のアドレ
スが存在しない。このために、上記メモリ・アクセス制
御装置は当該エラー ・アドレスを転送してやることが
必要となる。この場合に、上記エラー ・アドレスを転
送することのみのために、エラー ・アドレス・バスを
設けることは、特にＬＳＩ構成のデータ処理システムの
場合に貴重な信号ピンを使用することとなり、またマル
チプロセッサ・システムである場合には信号線の本数が
膨大となる。
本発明は、上記の点を解決することを目的としており、
バッファ・メモリを有するアクセス要求元装置がマルチ
プロセッサ・システムを構成している場合には、（［）
いわゆるバツフア・インバリデーシヨン・アドレス・バ
スが存在すること、（Ｉｉ浩込み要求を発したアクセス
要求元装置に対する当該バスが遊休状態にあることに着
目して、上記エラー・アドレスを転送するようにするこ
とを目的としている。
バッファ・メモリを有するアクセス要求元装置がマルチ
プロセッサ・システムを構成している場合には、（［）
いわゆるバツフア・インバリデーシヨン・アドレス・バ
スが存在すること、（Ｉｉ浩込み要求を発したアクセス
要求元装置に対する当該バスが遊休状態にあることに着
目して、上記エラー・アドレスを転送するようにするこ
とを目的としている。
そしてそのため、本発明のエラー情報通知処理力式は、
バツフア・メモリを有する複数台のアクセス要求元装置
、および該複数台のアクセス要求元装置からのメモリ・
アクセスを制御するメモリ側装置をそなえ、かつ上記ア
クセス要求元装置からのメモリ書込みアクセス時にバツ
フア・インバリデーシヨン・アドレスを他アクセス要求
元装置に転送するバツフア・インバリデーシヨン・アド
レス・バスを有するマルチプロセツサ・システムにおい
て、上記アクセス要求元装置は上記メモリ書込みアクセ
ス時に当該書込み処理の実行終了を待つことなく次の命
令を実行するよう構成されてなり、かつ上記メモリ側装
置は当該メモリ書込みアクセス時に上記バツフア・イン
バリデーシヨン・アドレスを上記バツフア・インバリデ
ーシヨン・アドレス・バスを介して当該アクセスを行な
つたアクセス要求元装置に対しても書込みエラー可能性
アドレスとして転送せしめると共に上記当該書込み処理
時にエラーが発生したときこの旨を上記当該アクセス要
求元装置に通知するよう構成されてなり、当該アクセス
要求元装置は上記受信した書込みエラー可能性アドレス
を用いてエラー処理を実行するようにしたことを特徴と
している。以下図面を参照して説明する〇第１図は本発
明が適用されるシステムの一実施例、第２図は本発明に
よる一実施例処理を表わすタイム・チヤート、第３図は
本発明の要部を表わす一実施例構成を示す〇第１図にお
いて、１−０ないし１−３は夫々アクセス要求元装置、
２はメモリ・アクセス制御装置、３はメモリ、４−０な
いし４−３は夫々バツフア・メモリ、５−０ないし５−
３はアクセス要求アドレス・バス、６−０ないし６−３
は夫々バツフア・インバリデーシヨン・アドレス（以下
ＢＩＡと略す）バスを表わしている。
バツフア・メモリを有する複数台のアクセス要求元装置
、および該複数台のアクセス要求元装置からのメモリ・
アクセスを制御するメモリ側装置をそなえ、かつ上記ア
クセス要求元装置からのメモリ書込みアクセス時にバツ
フア・インバリデーシヨン・アドレスを他アクセス要求
元装置に転送するバツフア・インバリデーシヨン・アド
レス・バスを有するマルチプロセツサ・システムにおい
て、上記アクセス要求元装置は上記メモリ書込みアクセ
ス時に当該書込み処理の実行終了を待つことなく次の命
令を実行するよう構成されてなり、かつ上記メモリ側装
置は当該メモリ書込みアクセス時に上記バツフア・イン
バリデーシヨン・アドレスを上記バツフア・インバリデ
ーシヨン・アドレス・バスを介して当該アクセスを行な
つたアクセス要求元装置に対しても書込みエラー可能性
アドレスとして転送せしめると共に上記当該書込み処理
時にエラーが発生したときこの旨を上記当該アクセス要
求元装置に通知するよう構成されてなり、当該アクセス
要求元装置は上記受信した書込みエラー可能性アドレス
を用いてエラー処理を実行するようにしたことを特徴と
している。以下図面を参照して説明する〇第１図は本発
明が適用されるシステムの一実施例、第２図は本発明に
よる一実施例処理を表わすタイム・チヤート、第３図は
本発明の要部を表わす一実施例構成を示す〇第１図にお
いて、１−０ないし１−３は夫々アクセス要求元装置、
２はメモリ・アクセス制御装置、３はメモリ、４−０な
いし４−３は夫々バツフア・メモリ、５−０ないし５−
３はアクセス要求アドレス・バス、６−０ないし６−３
は夫々バツフア・インバリデーシヨン・アドレス（以下
ＢＩＡと略す）バスを表わしている。
アクセス要求元装置１−０ないし１−３は夫々、自己内
のバツフア・メモリ４−０ないし４−３をアクセスしつ
つ処理を進めるようにされ、バツフア・メモリ上に所望
の情報が存在しない場合にはメモリ・アクセス制御装置
２を介してメモリ３から所望の情報の転送を受けること
は言うまでもない０またアクセス要求元装置１−０ない
し１−３は一般に上記６おいてきぼり７制御を行なつて
おり、メモリ書込みアクセス時に書込み要求と書込みア
ドレスと書込みデータとをバス５−０ないし５−３を介
してメモリ・アクセス制御装置２に転送し、次の命令を
開始する。
のバツフア・メモリ４−０ないし４−３をアクセスしつ
つ処理を進めるようにされ、バツフア・メモリ上に所望
の情報が存在しない場合にはメモリ・アクセス制御装置
２を介してメモリ３から所望の情報の転送を受けること
は言うまでもない０またアクセス要求元装置１−０ない
し１−３は一般に上記６おいてきぼり７制御を行なつて
おり、メモリ書込みアクセス時に書込み要求と書込みア
ドレスと書込みデータとをバス５−０ないし５−３を介
してメモリ・アクセス制御装置２に転送し、次の命令を
開始する。
該書込み要求を受けたメモリ・アクセス制御装置２は、
各アクセス要求元からのアクセス要求を選択し、該書込
み要求が選択された場合にはメモリ３に対して書込み処
理を行なうと共に他のアクセス要求元装置に対してＢｌ
Ａをバス６−０ないし６−３を介して通知する。
各アクセス要求元からのアクセス要求を選択し、該書込
み要求が選択された場合にはメモリ３に対して書込み処
理を行なうと共に他のアクセス要求元装置に対してＢｌ
Ａをバス６−０ないし６−３を介して通知する。
これは周知の如く、他のアクセス要求元装置のバツフア
・メモリ内に保持されている情報を無効化するための処
置である。即ち、ＢＩＡを受取つた各アクセス要求元は
、当該ＢＩＡにもとづいて自己内のバツフア・メモリ４
−０ないし４−３を検索し、当該ＢＩＡに対応する情報
が存在した場合に当該情報を無効化する。そして次の処
理において当該ＢＩＡに対応する情報を必要とする場合
、先に書替えが行なわれたメモリ３上からロードしてく
るようにされる。本発明の場合、メモリ・アクセス制御
装置２が現実にメモリ３に対して書込み処理を行なつた
際にエラーが発生したとするときのエラー・アドレスを
図示ＢｌＡバス６−０ないし６−３を用いて転送するよ
うにする。即ち、今アクセス要求元装置１−０が書効み
要求を発して受付けられたとするとき、メモリ・アクセ
ス制御装置２は、周知の如くＢＩＡバス６−１ないし６
−３を介して他のアクセス要求元装置１−１ないし１−
３に対して、上記書込みアドレス（アクセス要求元装置
１−０が発した）をＢＩＡとして通知する。このときア
クセス要求元装置１−０に対するＢＩＡバス６一０は遊
休状態にあるが、本発明の場合、メモリ・アクセス制御
装置２がＢＩＡバス６−０を介してアクセス要求元装置
１−０に対して「将来書込みエラーが生じるかも知れな
い」書込みエラー可能性アドレスとして通知するように
する。第２図は本発明による一実施例処理を表わすタイ
ム・チヤートを示している。
・メモリ内に保持されている情報を無効化するための処
置である。即ち、ＢＩＡを受取つた各アクセス要求元は
、当該ＢＩＡにもとづいて自己内のバツフア・メモリ４
−０ないし４−３を検索し、当該ＢＩＡに対応する情報
が存在した場合に当該情報を無効化する。そして次の処
理において当該ＢＩＡに対応する情報を必要とする場合
、先に書替えが行なわれたメモリ３上からロードしてく
るようにされる。本発明の場合、メモリ・アクセス制御
装置２が現実にメモリ３に対して書込み処理を行なつた
際にエラーが発生したとするときのエラー・アドレスを
図示ＢｌＡバス６−０ないし６−３を用いて転送するよ
うにする。即ち、今アクセス要求元装置１−０が書効み
要求を発して受付けられたとするとき、メモリ・アクセ
ス制御装置２は、周知の如くＢＩＡバス６−１ないし６
−３を介して他のアクセス要求元装置１−１ないし１−
３に対して、上記書込みアドレス（アクセス要求元装置
１−０が発した）をＢＩＡとして通知する。このときア
クセス要求元装置１−０に対するＢＩＡバス６一０は遊
休状態にあるが、本発明の場合、メモリ・アクセス制御
装置２がＢＩＡバス６−０を介してアクセス要求元装置
１−０に対して「将来書込みエラーが生じるかも知れな
い」書込みエラー可能性アドレスとして通知するように
する。第２図は本発明による一実施例処理を表わすタイ
ム・チヤートを示している。
今＃Ｏアクセス要求元装置１−０が書込み要求を発した
とする。
とする。
そしてメモリ・アクセス制御装置２において該要求が受
付けられたとすると、メモリ・アクセス制御装置２は図
示タイム・チヤートに示す如くメモリ３に対して書込み
操作を開始する。このときメモリ・アクセス制御装置２
は周知の如く他のアクセス要求元装置１−１ないし１一
３に対してＢＩＡを転送する。本発明の場合、このタイ
ミング時にメモリ・アクセス制御装置２が当該＃０アク
セス要求元装置１−０に対してＢＩＡが転送されること
がない点に着目し、メモリ・アクセス制御装置２が＃０
アクセス要求元装置１−０に対して「書込みエラー可能
性アドレス」としてＢＩＡバス６−０を介して通知する
ようにする。該書込みエラー可能性アドレスは＃Ｏアク
セス要求元装置１−０において保持され、メモリ・アク
セス制御装置２が現実に書込み操作を行なつた結果にお
いてエラーが発生したとき、該エラー発生を＃０アクセ
ス要求元装置１−０に？知する。勿論エラーが発生しな
い場合、＃Ｏアクセス要求元装置１−０において保持さ
れている書込みエラー可能性アドレスは破棄される。第
３図は本発明の要部を表わす一実施例を示し、第１図図
示のメモリ・アクセス制御装置２における構成を示して
いる。
付けられたとすると、メモリ・アクセス制御装置２は図
示タイム・チヤートに示す如くメモリ３に対して書込み
操作を開始する。このときメモリ・アクセス制御装置２
は周知の如く他のアクセス要求元装置１−１ないし１一
３に対してＢＩＡを転送する。本発明の場合、このタイ
ミング時にメモリ・アクセス制御装置２が当該＃０アク
セス要求元装置１−０に対してＢＩＡが転送されること
がない点に着目し、メモリ・アクセス制御装置２が＃０
アクセス要求元装置１−０に対して「書込みエラー可能
性アドレス」としてＢＩＡバス６−０を介して通知する
ようにする。該書込みエラー可能性アドレスは＃Ｏアク
セス要求元装置１−０において保持され、メモリ・アク
セス制御装置２が現実に書込み操作を行なつた結果にお
いてエラーが発生したとき、該エラー発生を＃０アクセ
ス要求元装置１−０に？知する。勿論エラーが発生しな
い場合、＃Ｏアクセス要求元装置１−０において保持さ
れている書込みエラー可能性アドレスは破棄される。第
３図は本発明の要部を表わす一実施例を示し、第１図図
示のメモリ・アクセス制御装置２における構成を示して
いる。
図中の符号２，３，５，６は第１図に対応し、ＲＥＱは
アクセス要求、０ＰＣはオペレーシヨン・コード、ＡＤ
ＲＳはアクセス・アドレス、ＷＤＡＴＡは書込みデータ
、ＢＩＡはバツフア・インバリデーシヨン・アドレス、
ＢＩＡＧＯはＢＩＡ転送指示信号、ＦＳＡＧＯは書込み
エラー可能性アドレス転送指示信号、ＥＲＲはエラー信
号、＃０ないし＃３ＣＰＵは夫々アクセス要求元装置、
７はアクセス優先順位決定回路部、８ないし１０は夫々
選択回路、１１−０ないし１１−３は夫々バツフア・イ
ンバリデーシヨン論理回路部、１２−０ないし１２−３
，１３−０ないし１３−３，１４−０ないし７１４−３
、１５−０ないし１５−３，１６−０ないし１６−３，
１７，１８，１９，２０，２１−０ないし２１−３，２
２−０ないし２２−３は夫々レジスタ又はフリツプ・フ
ロツプ、２４−０ないし２４−３は夫々アンド回路を表
わしている。今、＃０アクセス要求元装置（＃０ＣＰＵ
）１一０が発した書込みアクセスがアクセス優先順位決
定回路部７において選択されたとする。
アクセス要求、０ＰＣはオペレーシヨン・コード、ＡＤ
ＲＳはアクセス・アドレス、ＷＤＡＴＡは書込みデータ
、ＢＩＡはバツフア・インバリデーシヨン・アドレス、
ＢＩＡＧＯはＢＩＡ転送指示信号、ＦＳＡＧＯは書込み
エラー可能性アドレス転送指示信号、ＥＲＲはエラー信
号、＃０ないし＃３ＣＰＵは夫々アクセス要求元装置、
７はアクセス優先順位決定回路部、８ないし１０は夫々
選択回路、１１−０ないし１１−３は夫々バツフア・イ
ンバリデーシヨン論理回路部、１２−０ないし１２−３
，１３−０ないし１３−３，１４−０ないし７１４−３
、１５−０ないし１５−３，１６−０ないし１６−３，
１７，１８，１９，２０，２１−０ないし２１−３，２
２−０ないし２２−３は夫々レジスタ又はフリツプ・フ
ロツプ、２４−０ないし２４−３は夫々アンド回路を表
わしている。今、＃０アクセス要求元装置（＃０ＣＰＵ
）１一０が発した書込みアクセスがアクセス優先順位決
定回路部７において選択されたとする。
この場合、選択信号ＳＥＬ＃０が論理「１」とされ、選
択回路８においてオペレーシヨン・コード０ＰＣが、選
択回路９においてアドレスＡＤＲＳが、また選択回路１
０に｝いて書込みデータＷＤＡＴＡが夫々選択され、夫
々レジスタ１８，１９，２０にセツトされる。そしてメ
モリ３に対する書込みが開始される。このとき選択され
たアドレスＡＤＲＳは、バツフア・インバリデーシヨン
・レジスタ（＃０ＢＩＡＲないし＃３ＢＩＡＲ）２１−
０ないし２１−３にセツトされ、各アクセス要求元装置
（＃０ＣＰＵないし＃３ＣＰＵ）１−０ないし１−３に
バス６を介して通知される。
択回路８においてオペレーシヨン・コード０ＰＣが、選
択回路９においてアドレスＡＤＲＳが、また選択回路１
０に｝いて書込みデータＷＤＡＴＡが夫々選択され、夫
々レジスタ１８，１９，２０にセツトされる。そしてメ
モリ３に対する書込みが開始される。このとき選択され
たアドレスＡＤＲＳは、バツフア・インバリデーシヨン
・レジスタ（＃０ＢＩＡＲないし＃３ＢＩＡＲ）２１−
０ないし２１−３にセツトされ、各アクセス要求元装置
（＃０ＣＰＵないし＃３ＣＰＵ）１−０ないし１−３に
バス６を介して通知される。
そしてこのとき、バツフア・インバリデーシヨン論理回
路部１１−０は＃０アクセス要求元装置１−０からの書
込みアクセスであることを知つて＃Ｏアクセス要求元装
置１−０に対して書込みエラー可能性アドレス転送指示
信号ＦＳＡＧＯを通知する。この結果＃Ｏアクセス要求
元装置１−０は、該信号ＦＳＡＧＯにもとづいて、バス
６を介して上記転送されているＢＩＡが書込みエラー可
能性アドレスであることを知る。また他のバツフア・イ
ンバリデーシヨン論理回路部１１−１ないし１１−３は
夫々他アクセス要求元装置からの書込みアクセスである
ことを知つて夫々の対応するアクセス要求元装置に対し
てＢＩＡ転送指示信号ＢＩＡＧＯを通知する。この結果
各他アクセス要求元装置１−１ないし１−３は、該指示
信号ＢＩＡＧＯにもとづいて、バス６を介して上記転送
されているＢＩＡがバツフア・インバリデーシヨン・ア
ドレスであることを知る。更に要求元１Ｄレジスタ１７
は＃Ｏアクセス要求元に対応して論理「１」を発してい
る。メモリ・アクセス制御装置２がメモリ３に対して書
込み操作を行なつた結果においてエラーが発生すると、
エラー信号ＥＲＲが論理「１」とされる。
路部１１−０は＃０アクセス要求元装置１−０からの書
込みアクセスであることを知つて＃Ｏアクセス要求元装
置１−０に対して書込みエラー可能性アドレス転送指示
信号ＦＳＡＧＯを通知する。この結果＃Ｏアクセス要求
元装置１−０は、該信号ＦＳＡＧＯにもとづいて、バス
６を介して上記転送されているＢＩＡが書込みエラー可
能性アドレスであることを知る。また他のバツフア・イ
ンバリデーシヨン論理回路部１１−１ないし１１−３は
夫々他アクセス要求元装置からの書込みアクセスである
ことを知つて夫々の対応するアクセス要求元装置に対し
てＢＩＡ転送指示信号ＢＩＡＧＯを通知する。この結果
各他アクセス要求元装置１−１ないし１−３は、該指示
信号ＢＩＡＧＯにもとづいて、バス６を介して上記転送
されているＢＩＡがバツフア・インバリデーシヨン・ア
ドレスであることを知る。更に要求元１Ｄレジスタ１７
は＃Ｏアクセス要求元に対応して論理「１」を発してい
る。メモリ・アクセス制御装置２がメモリ３に対して書
込み操作を行なつた結果においてエラーが発生すると、
エラー信号ＥＲＲが論理「１」とされる。
このとき、アンド回路２４−０のみがオンされ、＃０ア
クセス要求元装置（＃０ＣＰＵ）１−０に対してのみエ
ラー信号ＥＲＲが通知される。以上説明した如く、本発
明によれば、バツフア・インバリデーシヨン・アドレス
・バスを利用して、書込みエラー発生時のエラー・アド
レスを通報するようにする。このために、各アクセス要
求元装置においてエラー通知タイミングにおいて失なわ
れている書込みアドレスを再現してエラー処理を行なう
ことが可能となる。なお、本発明に関連してアクセス要
求元が、書込みアクセスを行なうときに、当該アクセス
要求元装置内で書込みアドレスを保持する方式が考慮さ
れる。
クセス要求元装置（＃０ＣＰＵ）１−０に対してのみエ
ラー信号ＥＲＲが通知される。以上説明した如く、本発
明によれば、バツフア・インバリデーシヨン・アドレス
・バスを利用して、書込みエラー発生時のエラー・アド
レスを通報するようにする。このために、各アクセス要
求元装置においてエラー通知タイミングにおいて失なわ
れている書込みアドレスを再現してエラー処理を行なう
ことが可能となる。なお、本発明に関連してアクセス要
求元が、書込みアクセスを行なうときに、当該アクセス
要求元装置内で書込みアドレスを保持する方式が考慮さ
れる。
しかし、この方式の場合、メモリ・アクセス制御装置が
独立に行なうアクセス・タイミングに対応してメモリ・
アクセス催脚装置からアクセス要求元装置に非同期に割
込んで通知することとなり、上記保持したアドレスとの
対応をとることなどがきわめて煩雑となる。
独立に行なうアクセス・タイミングに対応してメモリ・
アクセス催脚装置からアクセス要求元装置に非同期に割
込んで通知することとなり、上記保持したアドレスとの
対応をとることなどがきわめて煩雑となる。
第１図は本発明が適用されるシステムの一実施例、第２
図は本発明による一実施例処理を表わすタイム・チヤー
ト、第３図は本発明の要部を表わす一実施例を示す。 図中、１−０ないし１−３は夫々アクセス要求元装置、
２はメモリ・アクセス制御装置、３はメモリ、４−０な
いし４−３は夫々バツフア・メモリ、５−０ないし５−
３は夫々アクセス要求アドレス・バス、６−０ないし６
−３は夫々バツフア・インバリデーシヨン・アドレス・
バスを表わす。
図は本発明による一実施例処理を表わすタイム・チヤー
ト、第３図は本発明の要部を表わす一実施例を示す。 図中、１−０ないし１−３は夫々アクセス要求元装置、
２はメモリ・アクセス制御装置、３はメモリ、４−０な
いし４−３は夫々バツフア・メモリ、５−０ないし５−
３は夫々アクセス要求アドレス・バス、６−０ないし６
−３は夫々バツフア・インバリデーシヨン・アドレス・
バスを表わす。
Claims (1)
- １ バッファ・メモリを有する複数台のアクセス要求元
装置、および該複数台のアクセス要求元装置からのメモ
リ・アクセスを制御するメモリ側装置をそなえ、かつ上
記アクセス要求元装置からのメモリ書込みアクセス時に
バッファ・インバリデーシヨン・アドレスを他アクセス
要求元装置に転送するバッファ・インバリデーシヨン・
アドレス・バスを有するマルチプロセッサ・システムに
おいて、上記アクセス要求元装置は上記メモリ書込みア
クセス時に当該書込み処理の実行終了を待つことなく次
の命令を実行するよう構成されてなり、かつ上記メモリ
側装置は当該メモリ書込みアクセス時に上記バッファ・
インバリデーシヨン・アドレスを上記バッファ・インバ
リデーシヨン・アドレス・バスを介して当該アクセスを
行なつたアクセス要求元装置に対しても書込みエラー可
能性アドレスとして転送せしめると共に上記当該書込み
処理時にエラーが発生したときこの旨を上記当該アクセ
ス要求元装置に通知するよう構成されてなり、当該アク
セス要求元装置は上記受信した書込みエラー可能性アド
レスを用いてエラー処理を実行するようにしたことを特
徴とするエラー情報通知処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54085399A JPS598851B2 (ja) | 1979-07-05 | 1979-07-05 | エラ−情報通知処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54085399A JPS598851B2 (ja) | 1979-07-05 | 1979-07-05 | エラ−情報通知処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS569851A JPS569851A (en) | 1981-01-31 |
| JPS598851B2 true JPS598851B2 (ja) | 1984-02-28 |
Family
ID=13857693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54085399A Expired JPS598851B2 (ja) | 1979-07-05 | 1979-07-05 | エラ−情報通知処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598851B2 (ja) |
-
1979
- 1979-07-05 JP JP54085399A patent/JPS598851B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS569851A (en) | 1981-01-31 |
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