JPS6230108Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は主メモリへの書込をスワツプ方式で制
御するバツフアメモリ手段を備えた処理装置を含
む多重処理装置構成の情報処理システムにおいて
各処理装置の主メモリへのアクセスを軽減するよ
うに制御するシステム制御装置に関する。

バツフアメモリ手段を備えた処理装置において
主メモリに対する書込をスワツプ方式即ち処理装
置からの主メモリに対する書込に際してはバツフ
アメモリ中に対応するアドレスの情報が有効な情
報として存在すればバツフアメモリの対応するブ
ロツクのみを書きかえ、主メモリは更新せずにバ
ツフアメモリと主メモリとの情報の対応がくずれ
たことを示す書込ビツトをバツフアメモリのデイ
レクタリにセツトしそのブロツクのバツフアメモ
リ上での割当てを変更する際に書込ビツトがセツ
トされていれば該当ブロツクの情報を主メモリに
書き込んだ後に新たな情報をバツフアメモリにロ
ードするというバツフアメモリ制御方式を採用し
た場合直接主メモリに書込を行う方式に比べ性能
的に優れているが、この方式を用いた処理装置を
有する多重処理装置構成の情報処理システムにお
いては従来書込ビツトのセツトされているバツフ
アメモリのブロツクについてはバツフアメモリの
内容と主メモリの内容が一致しないため、書込に
より更新された該ブロツクに対応するアドレスに
対し他処理装置からアクセス要求があるとバツフ
アメモリ中の該書き込まれたブロツクの情報を一
旦主メモリにロードし、書込ビツトをリセツトし
た後他処理装置がこれにアクセスするという方法
をとつていた。そのため他処理装置からの該アク
セス要求はバツフアメモリ中の対応ブロツクを主
メモリにロードする迄待たねばならず、しかもブ
ロツクサイズは通常主メモリへの書込データ幅よ
り大きいため２ないし４もの主メモリサイクルを
必要とし、更に１つのリクエストで主メモリへの
ロード及び該アクセス要求の処理のため２回主メ
モリにアクセスするので該アクセスは長い間待た
されることになり、該アクセスのアクセス時間が
増大する上に他処理装置の該主メモリへのアクセ
ス要求も待たされることになり、システムの性能
が低下するという問題があつた。

一方、主メモリに対する書込をスワツプ方式で
制御するバツフアメモリ手段を有する処理装置が
複数個存在する情報処理システムにおいては、１
つのバツフアメモリ手段中に書込ビツトがセツト
されて存在するブロツクに対応するアドレスにつ
いては他処理装置のバツフアメモリ手段中に同時
に存在しない様制御するため、既に書込ビツトが
セツトされたブロツクに対し他処理装置から書込
アクセスがあつた場合、該書込ビツトのセツトさ
れたブロツクを直接更新する手段を設ければ、論
理矛盾を起すこともなく又主メモリへのアクセス
を伴う必要もないため性能の向上を図ることがで
きる。

本考案の目的は主メモリに対する書込をスワツ
プ方式で制御するバツフアメモリ手段を有する処
理装置を備えた多重処理装置構成の情報処理シス
テムにおいて、該バツフアメモリ手段に対する書
込手段を前記処理装置の主メモリへのアクセスを
制御するシステム制御装置に設けることにより、
該バツフアメモリ手段中に書込ビツトがセツトさ
れて存在するブロツクに対応するアドレスへの他
処理装置からの主メモリへの書込アクセス要求を
前記バツフアメモリ手段への書込手段を介して直
接バツフアメモリ手段に書き込み、主メモリへの
アクセスを行なわずに処理し、該書込アクセスの
アクセス時間を短縮するとともに他処理装置の該
主メモリへのアクセスの待ち時間を減らし、シス
テムの性能を向上させるシステム制御装置を提供
することにある。

本考案の要旨とする所は複数個の処理装置と該
複数個の処理装置に接続され該複数個の処理装置
の主メモリへのアクセスを制御するシステム制御
装置と該システム制御装置に接続され前記複数個
の処理装置が共通にアクセス可能な主メモリと、
前記処理装置のうち少くとも一つに設けられ前記
主メモリの情報をブロツク単位に読み出し記憶す
るとともに前記主メモリへの書込をスワツプ方式
で制御するバツフアメモリ手段と前記システム制
御装置に設けられ前記バツフアメモリ手段に記憶
されている情報が書込により更新され前記主メモ
リの対応するアドレスの情報と異なつていること
を前記バツフアメモリ手段のブロツク対応に検知
する書込検知手段とを備えた情報処理システムに
おいて、前記処理装置のバツフアメモリ手段に対
し書込要求、書込情報及び書込アドレスを送出す
ることにより前記バツフアメモリ手段の任意のブ
ロツクへの書込を行なうバツフアメモリへの書込
手段を前記システム制御装置に設け、前記処理装
置からの前記主メモリへの書込アクセス要求にお
いて、アクセス要求アドレスに対応するブロツク
が他処理装置の前記バツフアメモリ手段中に更新
されて存在することが前記書込検知手段により検
知されると前記バツフアメモリへの書込手段によ
り前記バツフアメモリの対応するブロツクへアク
セス要求元処理装置から送出された書込情報の書
込を行い、該書込みアクセス要求を処理すること
を特徴とするシステム制御装置にある。

次に本考案の一実施例について図面を参照して
説明する。第１図は処理装置、主メモリおよびシ
ステム制御装置の相互関係を示す概略図で、中央
処理装置（以下CPUと略す）２及び３、CPU２
及び３の各々に設けられスワツプ方式により、
CPUの主メモリ（以下MMと略す）への書込を制
御するバツフアメモリ手段（以下BMと略す）８
及び９、チヤネル装置（以下CHと略す）４、
MM５及び６、システム制御装置（以下SCUと略
す）１とSCU１に設けられBM８及び９に保持さ
れる情報のアドレス情報、有効性表示ビツト（以
下Ｖビツトと略す）及び該BM中のブロツクが書
込みによりMMの内容と異る事を示す書込みビツ
ト（以下Ｗビツトと略す）をBM８，９のブロツ
ク対応に保持するセントラルデイレクタリ（以下
CDと略す）７とからなる多重処理装置構成の情
報処理システムを示している。SCU１はCPU
２，３及びCH４のMM５，６へのアクセスを制
御する情報転送通路であり、SCU１とCPU２，
３、CH４及びMM５，６との間の情報転送用デ
ータ線の幅は各々４バイトである。SCU１，
CPU２，３、CH４及びMM５，６は同一のクロ
ツクで同期して動作し、装置間の情報転送は
SCU１を介して１マシンサイクルで４バイトの
情報の授受が行なわれる。情報の転送モードは１
回の処理で４バイトのみ転送する４バイト転送
と、連続した２マシンサイクルで８バイトの転送
を行う８バイト転送と、連続した４マシンサイク
ルで16バイトの転送を行う16バイト転送とがあ
り、転送要求時に各装置が指定する。

SCU１に対するCPU２，３及びCH４からのリ
クエストはSCU１への各装置の接続ポートによ
り受付けの優先順位が定められており、CH４が
最も高くCPU２が最も低い。SCU１はリクエス
トの受付けが可能な時にCPU２，３及びCH４か
らリクエストがあるとリクエストのアドレスの最
上位ビツトにより指定されるアクセスすべきMM
がリクエストを受付けられる状態にあるかどうか
を調べ、リクエストの受付けが可能なMMに対す
るリクエストのうち前記優先順位の判定基準によ
り最も優先順位の高いものを受付ける。SCU１
が受付けたリクエストは同一クロツク中にMM５
又は６に送出される。リクエストに対するMM５
又は６からの応答はリクエストにより指定された
動作を終了後SCU１に対する応答要求の送出に
より行なわれる。SCU１はリクエストの受付け
と同様にSCU１が他MMからの応答処理中でなけ
れば、MMのSCU１に接続されるポートによる優
先順位の判定により応答要求を受付け、リクエス
ト送出装置に応答情報を転送する。SCU１はリ
クエストの受付け及びMMへのアクセスとMMか
らの応答の処理装置への転送処理は独立に並行し
て処理することが出来る。

BM８及び９はセツトアソシアデイブ方式で、
128セツト、４コンパートメントブロツクサイズ
16バイトである。

第２図−ＡはSCU１に接続されるCPU２，３
及びCH４からリクエスト信号送出と同時にSCU
１に送出され、アクセスの内容を指定するコマン
ドの様式及びコマンドコードの各ビツトの意味を
示す図である。コマンドは１バイトのコマンドコ
ードと３バイトのアドレス部から成つている。コ
マンドコードのビツト２はBM中のＷビツト及び
Ｖビツトがセツトされたブロツクの情報をBMの
リプレイスによりMMにロードする場合に送出さ
れ、CD７の対応エントリのＶビツトリセツトを
指示する。ビツト３はＷビツトのセツト指示であ
る。ビツト４，５は転送要求バイト数を示し、
BMへの登録を行なうMMの読出しアクセス又は
BM中のＷビツトがセツトされたブロツクの情報
のMMへの書込みアクセスでは16バイト転送が使
用され、CH４の要求及びCPU２又は３のアクセ
ス要求でBMを介さないBMバイパスのアクセス
要求の場合は４又は８バイト転送となる。ビツト
６，７はCD７を更新する場合対応するCPUの４
つのコンパートメントのうちいずれを更新するか
を指定するビツトである。

第２図−ＢはCPU２，３又はCH４が送出する
コマンドコードの具体例とその意味を示すもので
ある。MRBコマンドはCPU２，３からの通常の
読出要求であり、BM８，９へのMMからの情報
の読出しを要求する。

MRコマンドはCH４の読出要求又はCPU２，
３のBMバイパス時の読出要求である。MRWコ
マンドはCPU２，３内でBMに登録されていない
ブロツクに対し書込要求があつた場合、CPUは
先ず対応するアドレスの情報をMMから読出し
BMに登録後書込を行うが、その時にCPUから送
出されるコマンドで読出した情報は直ちにCPU
内で書込が行なわれ更新される。MWBコマンド
はBMのリプレイスを行う際にＷビツトのセツト
されたブロツクがリプレイスの対象となつたとき
該ブロツクのMMへの書込のために送出するコマ
ンドである。MWコマンドはCH４もしくはCPU
２，３のBMバイパスの書込時に用いられる。
SWコマンドはSCU１に対するコマンドで、MM
５，６へのアクセスは発生しない。このコマンド
はCPU２，３が自身のBM中のＶビツトがセツト
されＷビツトのセツトされていないブロツクに対
し書込みを行う場合SCU１のCD７を更新すると
ともに他CPUのBM中にも有効な情報として存在
する場合それを無効によるためSCU１に書込の
発生を通知するものである。

第３図は本考案によるシステム制御装置の一実
施例を示す図でSCU１を示している。第３図を
参照しながらSCU１の処理を説明するとCPU
２，３、CH４からのリクエスト信号は信号線１
００，１０２，１０４を通してリクエスト制御回
路１０に送られる。リクエスト制御回路１０はデ
ータ線５１，５７，６３によりリクエストを送出
した装置から送出されたコマンドを調べ、SWコ
マンドを送出している装置のリクエスト、あるい
はSWコマンド以外のコマンドの場合はMM５及
び６から信号線１２１，１２４をそれぞれ通して
送られてくるビジー信号により、コマンドのアド
レス部の最上位ビツトで指定されるMMがビジー
でないリクエストのうちポートにより決められる
優先順位の高いリクエストを受付け、リクエスト
受付信号を信号線１０１又は１０３又は１０５を
通してリクエストを受付けた装置に送出する。次
に信号線１２０又は１２３を通して指定された
MMにアクセス要求の受付け指示及び応答を返す
べき処理装置を指定するためのステアリング情報
を送出するとともに、信号線１０９を通してリク
エストを受付けた処理装置からのデータ線を選択
する様に切替回路１２に指示し更にその出力を信
号線１１０ケーブル駆動回路２４，２５及びデー
タ線６７，７１を通してMMに送出する事により
処理装置からのコマンドをMMへ転送する。又リ
クエスト制御回路１０は信号線１１０を通してコ
マンドバツフア１４に送られるコマンドをコマン
ドバツフア１４の０ワードに書込むことを信号線
１４３を通して指示するとともに信号線１４１を
通してアドレスレジスタ１８にコマンドのアドレ
ス部のセツトを指示する。受付けたコマンドが
MRB又はMR又はMRW又はSWの場合データ線５
１，５７，６３を通して処理装置から送られる情
報はコマンド４バイトのみであるが、書込アクセ
スの場合は更に４又は８又は16バイトの情報が後
続するクロツクに連続して送られてくるので、
MMへの送出及びコマンドバツフアの１ワードか
ら４ワードへの書込みを行う。これらの動作が完
了するとリクエスト制御回路１０は次のリクエス
トの受付けを開始する一方、リクエストを受付け
た次のクロツクでアドレスレジスタ１８により
CD７のアクセスを行う。

第４図はセントラルデイレクトリとその周辺回
路を示す図である。CD７はCPU２のBM８のデ
イレクタリに対応するデイレクタリ４０とCPU
３のBM９のデイレクタに対応するデイレクタリ
４１とから成りCPU２からのリクエストを処理
する場合はCPU２の対応部４０の更新及びCPU
３との対応部４１とアクセスアドレスの一致チエ
ツクが、CPU３からのリクエストを処理する場
合はデイレクタリ４１の更新及びデイレクタリ４
０とアクセスアドレスとのチエツクが行なわれ、
CH４からのリクエストを処理する場合はデイレ
クタリ４０及び４１とアクセスアドレスとの一致
チエツクが行なわれる。デイレクタリ４０及び４
１の４つのコンパートメントのうちいずれを更新
するかはCPU２，３からのコマンド中に指定さ
れる。アドレスレジスタ１８はリクエストを受付
けた次のクロツクにコマンドのアドレス部がセツ
トされ該アドレスレジスタ１８の内容によりCD
７のアクセスを行う。CD７はアドレスの上位ビ
ツトを保持する部分とＶビツト、及びＷビツトか
ら一つのコンパートメントが構成される。比較器
４２，４３，４４，４５，４６，４７，４８，４
９はリクエストのアドレスとデイレクタリ中のア
ドレスとの一致を検出するもので一致信号は更に
Ｖビツト、ＷビツトとのANDがとられＶビツト
及びＷビツトがセツトされたブロツクがあるとい
う報告信号線１８０……２０３及びＶビツトがセ
ツトされたブロツクがあるという報告信号線１７
９……２０２によりリクエスト制御回路１０に報
告される。

第３図に戻つて更に説明を続けると、リクエス
ト制御回路１０は受付けたコマンドがMWコマン
ドの場合、CD７の更新は行なわずＶビツトセツ
トのブロツクあるいはＶビツト及びＷビツトがセ
ツトされているブロツクの存在について、CD７
によりチエツクする。CH４のリクエストでリク
エストのアドレスに対応するブロツクにＶビツト
がセツトされていることが検出されると、該ブロ
ツクを有するCPUに対しＶビツトのリセツトの
指示を信号線１２５又は１２７を通して送出する
とともに、コマンドバツフア１４中のコマンドを
信号線１４５ケーブル駆動回路２６及び２７、デ
ータ線５２及び５８を通して送出することにより
アドレス情報の送出を行い、CD７の対応するブ
ロツクのＶビツトをリセツトする。CPUからの
リクエストで、他方のCPUにＶビツトがセツト
されていることが検出されると同様に該CPUに
Ｖビツトのリセツト指示及びアドレス情報を送出
し、同様にCD７に対応するブロツクのＶビツト
をリセツトする。

リクエストのアドレスに対応するブロツクにＶ
ビツト及びＷビツトがセツトされていることが、
CPU２，３又はCH４のMWコマンドリクエスト
で検出されるとアクセス要求を送出したMMに対
し信号線１２０又は１２３を通して前のクロツク
で送出したアクセス要求のキヤンセルを指示し、
更に新たなリクエストの受付けを停止する。更に
リクエスト制御回路１０はコマンドバツフア１４
中のアドレス情報を送出するとともに信号線１２
５又は１２７を通してＷビツト及びＶビツトのセ
ツトされたブロツクを有するCPUに対し書込要
求及び応答を返すべき装置、即ち該書込アクセス
要求元装置を指定するステアリング情報を送出
し、信号線１２６又は１２８を通して送られてく
る受付信号を待つ。受付信号を受信すると後続す
るクロツクでコマンドバツフア１４中に記憶され
ている書込情報を順次送出し、書込情報の送出が
完了するとリクエスト制御回路１０は次のリクエ
ストの受付けを開始する。BMへの書込要求を受
取つたCPUはBMへの書込動作が終了すると信号
線１３６又は１３８を通して完了報告要求及び該
完了報告を送出すべき装置を指定するステアリン
グ情報を送出する。リプライ制御回路１１はリブ
ライ情報の転送中でなければ、他のリプライ情報
の転送要求との優先順位の判定の後該リクエスト
を受付け信号線１３５又は１３７を通して受付け
を報告するとともにCH４に対し信号線１０６を
通して書込みアクセスの完了を通知する。Ｖビツ
ト及びＷビツトがセツトされたブロツクが存在し
ない場合はMMからの応答を同様にして報告す
る。CPUからのMWコマンドもCH４の場合と同
様に処理される。MWBコマンドによる書込みア
クセスの場合は他CPUのBM中には対応ブロツク
にＶビツトがセツトされて存在することはないの
で、MMにアクセスされる。

本考案は以上説明した様にBMへの書込手段を
システム制御装置に設けることにより、Ｖビツト
及びＷビツトがセツトされて存在するBM中のブ
ロツクに対応するアドレスへの他処理装置からの
主メモリへの書込アクセス要求を主メモリへのア
クセスを伴なわずに直接BMへの書込を行うこと
により処理し該書込アクセスのアクセス時間を短
縮するとともに、主メモリの占有時間を減少せし
め、システムの性能を向上する効果がある。

【図面の簡単な説明】

第１図は処理装置、主メモリおよびシステム制
御装置の相互関係を示す概略図、第２図−Ａは処
理装置からシステム制御装置に送出されるコマン
ドの様式及び各ビツトの意味を示す図、第２図−
Ｂは該コマンドの具体例を示す図、第３図は本考
案によるシステム制御装置の一実施例を示す図、
第４図は第３図に示すセントラルデイレクトリと
その周辺回路とを示す図である。 １……システム制御装置（略称SCU）、２及び
３……中央処理装置（略称CPU）、４……チヤネ
ル装置（略称CH）、５及び６……主メモリ（略称
MM）、７……セントラルデイレクタリ（略称
CD）、８及び９……バツフアメモリ手段（略称
BM）、１０……リクエスト制御回路、１１……
リプライ制御回路。

Claims (1)

【実用新案登録請求の範囲】
1. 少くとも１つにはスワツプ方式で制御されるバ
   ツフアメモリ手段を含んでいる複数の処理装置
   と、この複数の処理装置の各々が独立してアクセ
   ス可能な主メモリとの間に接続され前記複数のう
   ちの任意の１つの処理装置からの書込要求に応答
   して前記主メモリおよび前記バツフアメモリを制
   御するシステム制御装置であつて、前記バツフア
   メモリ手段に含まれる複数のブロツクに対応して
   設けられそのブロツクに書込があつたか否かを記
   憶する書込状態記憶手段と、書込要求元の処理装
   置から送出されるアドレス情報で指示されるデー
   タが書込要求元でない処理装置のバツフアメモリ
   手段に格納されており、かつ前記書込状態記憶手
   段に書込があることを記憶している場合に書込要
   求に応答して書込検知信号を出力する書込検知手
   段と、前記書込検知手段から書込検知信号が出力
   されたときに、前記主メモリをアクセスすること
   なく前記書込要求元の処理装置から書込要求とと
   もに送出される書込データを前記書込検知手段に
   より書込状態が検知された処理装置のバツフアメ
   モリ手段の前記アドレス情報で指示される部分に
   書込む書込手段とを含むことを特徴とするシステ
   ム制御装置。