JP2000112877A - データ転送装置 - Google Patents
データ転送装置Info
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- JP2000112877A JP2000112877A JP10284907A JP28490798A JP2000112877A JP 2000112877 A JP2000112877 A JP 2000112877A JP 10284907 A JP10284907 A JP 10284907A JP 28490798 A JP28490798 A JP 28490798A JP 2000112877 A JP2000112877 A JP 2000112877A
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- node
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 接続先の転送能力にしたがって回路構成を最
適化し、消費電力を低減する。 【解決手段】 2つのノード1,2から構成されてお
り、第1のノード1と第2のノード2の間にはバス7が
接続されており、第1のノード1は、接続されたノード
の最大転送能力を検知する検知回路3と、データを受信
する少なくとも2つの受信回路4と、検知回路3の出力
信号に基づいて受信回路4の一つを選択し、受信回路4
の残りを停止させるように受信回路4の構成を最適化す
る制御回路5を備え、第2のノード2は、自身の最大転
送能力を通知する通知回路8と送信回路9を備えたもの
である。
適化し、消費電力を低減する。 【解決手段】 2つのノード1,2から構成されてお
り、第1のノード1と第2のノード2の間にはバス7が
接続されており、第1のノード1は、接続されたノード
の最大転送能力を検知する検知回路3と、データを受信
する少なくとも2つの受信回路4と、検知回路3の出力
信号に基づいて受信回路4の一つを選択し、受信回路4
の残りを停止させるように受信回路4の構成を最適化す
る制御回路5を備え、第2のノード2は、自身の最大転
送能力を通知する通知回路8と送信回路9を備えたもの
である。
Description
【0001】
【発明の属する技術分野】本発明は複数のノードの間で
データを送受信するデータ転送装置に関し、特にノード
間で異なる転送レートを使用するデータ転送装置に関す
る。
データを送受信するデータ転送装置に関し、特にノード
間で異なる転送レートを使用するデータ転送装置に関す
る。
【0002】
【従来の技術】高速シリアルバス転送方式の国際標準規
格として、IEEE1394-1995が知られている。IEEE1394-19
95においては、転送能力の異なる複数のノードが一つの
バスに接続されることが可能であるが、二つのノード間
の最大転送能力はそれぞれのノード間に存在するノード
の最大転送能力に依存する。IEEE1394-1995では3種類
の転送レートが存在するが、接続先の転送レートはバス
初期化のプロセスおよびパケット転送の直前にスピード
シグナルを付与することによって知ることができる。
格として、IEEE1394-1995が知られている。IEEE1394-19
95においては、転送能力の異なる複数のノードが一つの
バスに接続されることが可能であるが、二つのノード間
の最大転送能力はそれぞれのノード間に存在するノード
の最大転送能力に依存する。IEEE1394-1995では3種類
の転送レートが存在するが、接続先の転送レートはバス
初期化のプロセスおよびパケット転送の直前にスピード
シグナルを付与することによって知ることができる。
【0003】
【発明が解決しようとする課題】このデータ転送装置に
おいては、高速の転送能力を持つノードに低速の転送能
力を持つノードが接続された場合、高速の転送能力を持
つノードは高速転送用に内蔵した回路を使用する必要が
ないため、これらの回路に対するバイアス電圧等に無駄
を生じていた。
おいては、高速の転送能力を持つノードに低速の転送能
力を持つノードが接続された場合、高速の転送能力を持
つノードは高速転送用に内蔵した回路を使用する必要が
ないため、これらの回路に対するバイアス電圧等に無駄
を生じていた。
【0004】本発明は、上記従来の問題点を解決するも
ので、接続先の転送能力に応じて最適な回路を構成し、
低消費電力を実現するデータ転送装置を提供することを
目的とする。
ので、接続先の転送能力に応じて最適な回路を構成し、
低消費電力を実現するデータ転送装置を提供することを
目的とする。
【0005】
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項1記載のデータ転送装置は、少なく
とも2つのノードから構成されており、第1のノードと
第2のノードの間にはバスが接続されており、前記第1
のノードは、接続されたノードの最大転送能力を検知す
る検知回路と、データを受信する少なくとも2つの受信
回路と、前記検知回路の出力信号に基づいて前記受信回
路の一つを選択し、前記受信回路の残りを停止させるよ
うに前記受信回路を制御するための制御回路を備え、前
記第2のノードは、自身の最大転送能力を通知する通知
回路と送信回路を備えたものである。
に、本発明の請求項1記載のデータ転送装置は、少なく
とも2つのノードから構成されており、第1のノードと
第2のノードの間にはバスが接続されており、前記第1
のノードは、接続されたノードの最大転送能力を検知す
る検知回路と、データを受信する少なくとも2つの受信
回路と、前記検知回路の出力信号に基づいて前記受信回
路の一つを選択し、前記受信回路の残りを停止させるよ
うに前記受信回路を制御するための制御回路を備え、前
記第2のノードは、自身の最大転送能力を通知する通知
回路と送信回路を備えたものである。
【0006】本発明の請求項3記載のデータ転送装置
は、少なくとも2つのノードから構成されており、第1
のノードと第2のノードの間にはバスが接続されてお
り、前記第1のノードは、接続されたノードの最大転送
能力を検知する検知回路と、データを受信する受信回路
と、前記受信回路のバイアス電流を調整するバイアス調
整回路と、前記検知回路の出力信号に基づいて前記バイ
アス調整回路を制御するための制御回路を備え、前記第
2のノードは、自身の最大転送能力を通知する通知回路
と送信回路を備えたものである。
は、少なくとも2つのノードから構成されており、第1
のノードと第2のノードの間にはバスが接続されてお
り、前記第1のノードは、接続されたノードの最大転送
能力を検知する検知回路と、データを受信する受信回路
と、前記受信回路のバイアス電流を調整するバイアス調
整回路と、前記検知回路の出力信号に基づいて前記バイ
アス調整回路を制御するための制御回路を備え、前記第
2のノードは、自身の最大転送能力を通知する通知回路
と送信回路を備えたものである。
【0007】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図1から図3を用いて説明する。
て、図1から図3を用いて説明する。
【0008】(実施の形態1)図1は本実施形態におけ
るデータ転送装置の構成図である。
るデータ転送装置の構成図である。
【0009】図1において、データ転送装置は、少なく
とも2つのノード(本例では2つのノード)から構成さ
れており、第1のノード1と第2のノード2の間にはバ
ス7が接続されている。
とも2つのノード(本例では2つのノード)から構成さ
れており、第1のノード1と第2のノード2の間にはバ
ス7が接続されている。
【0010】第1のノード1は、一定の転送能力を備え
たノードであり、ノード2はノード1よりも低い転送能
力を備えたノードであって、ノード1とノード2はバス
7により接続されている。ノード1はデータを受信する
ための少なくとも2つの要素を含む受信回路4と、接続
先のノードの最大転送能力を検知するための検知回路3
および検知回路3の出力信号に基づいて受信回路4の構
成要素の一つを選択し、前記受信回路の残りの構成要素
を停止させるように受信回路4を制御するための制御回
路5から構成されている。受信回路4の出力は検知回路
3に接続されている。検知回路3の出力信号は制御回路
5に接続されている。また制御回路5の出力は制御信号
6により受信回路4に接続されている。
たノードであり、ノード2はノード1よりも低い転送能
力を備えたノードであって、ノード1とノード2はバス
7により接続されている。ノード1はデータを受信する
ための少なくとも2つの要素を含む受信回路4と、接続
先のノードの最大転送能力を検知するための検知回路3
および検知回路3の出力信号に基づいて受信回路4の構
成要素の一つを選択し、前記受信回路の残りの構成要素
を停止させるように受信回路4を制御するための制御回
路5から構成されている。受信回路4の出力は検知回路
3に接続されている。検知回路3の出力信号は制御回路
5に接続されている。また制御回路5の出力は制御信号
6により受信回路4に接続されている。
【0011】また受信回路4は高速用の受信回路41と
低速用の受信回路42とから構成されている。図2は受
信回路4の詳細な回路図である。受信回路41および4
2はPMOSトランジスタを入力ゲートとする差動入力コン
パレータで構成されており、高速転送用の受信回路41
に入力されているバイアス電流Ib1は、低速転送用受信
回路42に入力されているバイアス電流Ib2よりも大き
くなるように設定されている。
低速用の受信回路42とから構成されている。図2は受
信回路4の詳細な回路図である。受信回路41および4
2はPMOSトランジスタを入力ゲートとする差動入力コン
パレータで構成されており、高速転送用の受信回路41
に入力されているバイアス電流Ib1は、低速転送用受信
回路42に入力されているバイアス電流Ib2よりも大き
くなるように設定されている。
【0012】第2のノード2は接続先に自身の最大転送
能力を通知するための通知回路8と、データを送受信す
るための送信回路9から構成されており、通知回路8の
出力は送信回路9に接続されている。
能力を通知するための通知回路8と、データを送受信す
るための送信回路9から構成されており、通知回路8の
出力は送信回路9に接続されている。
【0013】以上のように構成されたデータ転送装置に
ついて、以下その動作を述べる。検知回路3は、図1に
おける通知回路8の信号により接続先の転送能力を知る
ことができる。検知回路3はこれを制御回路5に伝達
し、制御回路5は受信した信号にしたがって接続先の転
送能力が高速の場合は高速用の受信回路41を選択し、
制御信号6は低速用の受信回路42を停止させる。同様
に接続先の転送能力が低速の場合は低速用の受信回路4
2を選択し、制御信号6は高速用の受信回路41を停止
させる。
ついて、以下その動作を述べる。検知回路3は、図1に
おける通知回路8の信号により接続先の転送能力を知る
ことができる。検知回路3はこれを制御回路5に伝達
し、制御回路5は受信した信号にしたがって接続先の転
送能力が高速の場合は高速用の受信回路41を選択し、
制御信号6は低速用の受信回路42を停止させる。同様
に接続先の転送能力が低速の場合は低速用の受信回路4
2を選択し、制御信号6は高速用の受信回路41を停止
させる。
【0014】以上のように本実施の形態によれば、高速
用の受信回路41と低速用の受信回路42を接続先の転
送能力にしたがって選択することにより、最適な回路構
成を構築することができる。低速用の受信回路42が選
択された場合には、高速用の受信回路が選択された場合
よりもバイアス電流が小さくなる。これにより接続先の
転送能力が自身の転送能力よりも低い場合には不要な消
費電力を低減できる効果がある。
用の受信回路41と低速用の受信回路42を接続先の転
送能力にしたがって選択することにより、最適な回路構
成を構築することができる。低速用の受信回路42が選
択された場合には、高速用の受信回路が選択された場合
よりもバイアス電流が小さくなる。これにより接続先の
転送能力が自身の転送能力よりも低い場合には不要な消
費電力を低減できる効果がある。
【0015】(実施の形態2)図3は本発明の第2の実
施形態におけるデータ転送装置の構成図である。
施形態におけるデータ転送装置の構成図である。
【0016】本実施の形態は第1の実施の形態とほぼ同
様であるが、図3において、受信回路4が、高速・低速
兼用受信回路44および受信回路44のバイアス電流を
調整するバイアス調整回路45から構成され、バイアス
調整回路45の出力信号が、高速・低速兼用受信回路4
4に入力されている点が異なる。
様であるが、図3において、受信回路4が、高速・低速
兼用受信回路44および受信回路44のバイアス電流を
調整するバイアス調整回路45から構成され、バイアス
調整回路45の出力信号が、高速・低速兼用受信回路4
4に入力されている点が異なる。
【0017】図4は本実施例における受信回路の詳細な
構成図である。バイアス調整回路43は、制御信号6に
したがって受信回路44のバイアス電流を調整する。す
なわち接続先の転送能力が高速の場合はバイアス電流Ib
3が多く流れるように設定し、接続先の転送能力が低速
の場合はバイアス電流Ib3が少なく流れるように設定す
る。
構成図である。バイアス調整回路43は、制御信号6に
したがって受信回路44のバイアス電流を調整する。す
なわち接続先の転送能力が高速の場合はバイアス電流Ib
3が多く流れるように設定し、接続先の転送能力が低速
の場合はバイアス電流Ib3が少なく流れるように設定す
る。
【0018】以上のように本実施の形態によれば、制御
回路5が検知回路3の出力信号に基づいてバイアス調整
回路43を制御するため、接続先の転送能力にしたがっ
てバイアス電圧を適切に設定することが可能であり、接
続先の転送能力が自身の転送能力よりも小さい場合には
不要な消費電力を削減できる効果がある。また高速用の
受信回路と低速用の受信回路を同じ回路で実現できるた
め、回路面積を削減できるという効果がある。
回路5が検知回路3の出力信号に基づいてバイアス調整
回路43を制御するため、接続先の転送能力にしたがっ
てバイアス電圧を適切に設定することが可能であり、接
続先の転送能力が自身の転送能力よりも小さい場合には
不要な消費電力を削減できる効果がある。また高速用の
受信回路と低速用の受信回路を同じ回路で実現できるた
め、回路面積を削減できるという効果がある。
【0019】
【発明の効果】以上のように本発明によれば、接続先の
転送能力にしたがって自身の回路構成を最適化すること
が可能となり、相手先の転送能力が自身の転送能力より
も小さい場合には、無駄な消費電力をなくすことができ
るという顕著な効果が得られる。
転送能力にしたがって自身の回路構成を最適化すること
が可能となり、相手先の転送能力が自身の転送能力より
も小さい場合には、無駄な消費電力をなくすことができ
るという顕著な効果が得られる。
【図1】本発明の第1の実施形態におけるデータ転送装
置の構成図
置の構成図
【図2】本実施形態における受信回路の構成図
【図3】本発明の第2の実施形態におけるデータ転送装
置の構成図
置の構成図
【図4】本実施形態における受信回路の構成図
1 第1のノード 2 第2のノード 3 検知回路 4 受信回路 41 高速用受信回路 42 低速用受信回路 43 バイアス調整回路 44 高速・低速兼用受信回路 5 制御回路 6 制御信号 7 バス 8 通知回路 9 送信回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤松 寛範 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高橋 学志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 寺田 裕 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 有馬 幸生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平田 貴士 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小松 義英 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5B077 AA04 AA14 MM01 NN02
Claims (4)
- 【請求項1】 少なくとも2つのノードから構成されて
おり、第1のノードと第2のノードの間にはバスが接続
されており、 前記第1のノードは、接続されたノードの最大転送能力
を検知する検知回路と、データを受信する少なくとも2
つの受信回路と、前記検知回路の出力信号に基づいて前
記受信回路の一つを選択し、前記受信回路の残りを停止
させるように前記受信回路を制御するための制御回路を
備え、 前記第2のノードは、自身の最大転送能力を通知する通
知回路と送信回路を備えたことを特徴とするデータ転送
装置。 - 【請求項2】 受信回路を差動入力増幅器で構成したこ
とを特徴とする請求項1記載のデータ転送装置。 - 【請求項3】 少なくとも2つのノードから構成されて
おり、第1のノードと第2のノードの間にはバスが接続
されており、 前記第1のノードは、接続されたノードの最大転送能力
を検知する検知回路と、データを受信する受信回路と、
前記受信回路のバイアス電流を調整するバイアス調整回
路と、前記検知回路の出力信号に基づいて前記バイアス
調整回路を制御するための制御回路を備え、 前記第2のノードは、自身の最大転送能力を通知する通
知回路と送信回路を備えたことを特徴とするデータ転送
装置。 - 【請求項4】 受信回路を差動入力増幅器で構成したこ
とを特徴とする請求項3記載のデータ転送装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10284907A JP2000112877A (ja) | 1998-10-07 | 1998-10-07 | データ転送装置 |
US09/410,764 US6633588B1 (en) | 1998-10-07 | 1999-10-01 | Data transferring device |
DE69914038T DE69914038T2 (de) | 1998-10-07 | 1999-10-05 | Datenübertragungsvorrichtung zwischen Rechnerknoten |
EP03014943A EP1355236B1 (en) | 1998-10-07 | 1999-10-05 | Data transferring device |
DE69933060T DE69933060T2 (de) | 1998-10-07 | 1999-10-05 | Datenübertragungsgerät |
EP99119683A EP0992914B1 (en) | 1998-10-07 | 1999-10-05 | Data transfer device between computer nodes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10284907A JP2000112877A (ja) | 1998-10-07 | 1998-10-07 | データ転送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000112877A true JP2000112877A (ja) | 2000-04-21 |
Family
ID=17684601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10284907A Pending JP2000112877A (ja) | 1998-10-07 | 1998-10-07 | データ転送装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6633588B1 (ja) |
EP (2) | EP1355236B1 (ja) |
JP (1) | JP2000112877A (ja) |
DE (2) | DE69914038T2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007034613A1 (ja) * | 2005-09-26 | 2007-03-29 | Matsushita Electric Industrial Co., Ltd. | 単線双方向通信装置及びシステム |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3747074A (en) | 1972-03-17 | 1973-07-17 | Comteu | Method of and apparatus for baud rate detection |
US5579486A (en) * | 1993-01-14 | 1996-11-26 | Apple Computer, Inc. | Communication node with a first bus configuration for arbitration and a second bus configuration for data transfer |
US5509126A (en) * | 1993-03-16 | 1996-04-16 | Apple Computer, Inc. | Method and apparatus for a dynamic, multi-speed bus architecture having a scalable interface |
US5559967A (en) | 1993-03-18 | 1996-09-24 | Apple Computer, Inc. | Method and apparatus for a dynamic, multi-speed bus architecture in which an exchange of speed messages occurs independent of the data signal transfers |
US5384769A (en) * | 1993-03-19 | 1995-01-24 | Apple Computer, Inc. | Method and apparatus for a bus transceiver incorporating a high speed binary data transfer mode with a ternary control transfer mode having a full duplex, dominant logic transmission scheme |
US5325355A (en) * | 1993-03-19 | 1994-06-28 | Apple Computer, Inc. | Method and apparatus for implementing a common mode level shift in a bus transceiver incorporating a high speed binary data transfer mode with a ternary control transfer mode |
US5424657A (en) * | 1993-03-19 | 1995-06-13 | Apple Computer, Inc. | Method and apparatus for implementing a common mode level shift in a bus transceiver incorporating a high speed binary data transfer mode with a ternary control transfer mode |
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US5485488A (en) | 1994-03-29 | 1996-01-16 | Apple Computer, Inc. | Circuit and method for twisted pair current source driver |
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JPH1023024A (ja) | 1996-07-03 | 1998-01-23 | Sony Corp | Atm交換装置およびその方法 |
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US5958033A (en) * | 1997-08-13 | 1999-09-28 | Hewlett Packard Company | On- the-fly partitionable computer bus for enhanced operation with varying bus clock frequencies |
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-
1998
- 1998-10-07 JP JP10284907A patent/JP2000112877A/ja active Pending
-
1999
- 1999-10-01 US US09/410,764 patent/US6633588B1/en not_active Expired - Lifetime
- 1999-10-05 DE DE69914038T patent/DE69914038T2/de not_active Expired - Lifetime
- 1999-10-05 DE DE69933060T patent/DE69933060T2/de not_active Expired - Lifetime
- 1999-10-05 EP EP03014943A patent/EP1355236B1/en not_active Expired - Lifetime
- 1999-10-05 EP EP99119683A patent/EP0992914B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1355236A3 (en) | 2005-08-10 |
EP1355236A2 (en) | 2003-10-22 |
EP0992914B1 (en) | 2004-01-07 |
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