JP3005583B1 - インサ―キットエミュレ―タおよびエミュレ―ション方法 - Google Patents

Abstract

【要約】 【課題】 インサーキットエミュレータおよびエミュレ
ーション方法を提供する。 【解決手段】 拡張ボード１６は、ＣＰＵを評価するチ
ップであるＣＰＵエバチップ１０２を内蔵し、エミュレ
ータ本体１１に接続されたエミュレータポッド部１０２
と、エミュレータポッド部１０２に接続され、エミュレ
ータポッド部１０２から出力されたアドレスをアドレス
変換手段に格納しておいたアドレスに変換して出力する
アドレス変換回路１０１と、アドレス変換回路１０１に
接続され、各種入出力機能が内蔵されたマイコン周辺エ
バチップ１０４と、エミュレータポッド部１０２に接続
され、エミュレータポッド部１０２から出力された割込
みアドレスを割込み変換回路の割込み変換手段に格納し
ておいた割込みアドレスに変換して出力する割込み変換
回路１０３と、を有し、割込みベクタの領域に未使用空
間をなくし、実際に使用できる連続したプログラム領域
を拡大することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソフトウェアの設
計ミスを軽減し、開発効率を向上させ、プログラム領域
の有効利用を可能にし、かつ、多品種少量生産やユーザ
ーへの早期供給を可能にするインサーキットエミュレー
タおよびエミュレーション方法に関する。

【０００２】

【従来の技術】カスタムマイクロコンピュータは、タイ
マの本数、シリアル回路の本数、ＤＭＡ(Direct Memor
y Access)の本数等がユーザの使用目的により異なるこ
とからＩ／Ｏの要求数が一定ではない。

【０００３】近年、ハードウェアの動作を直接記述可能
なＨＤＬ(Hardware DescriptionLanguage)と呼ばれる
言語でＬＳＩ回路設計が行われるのが一般的になり、こ
のＨＤＬを用いることにより、単にレジスタの本数が定
義されているヘッダファイルの内容を更新し、再コンパ
イルするだけで、ユーザの使用目的により異なる多種多
様なＩ／Ｏ要求を短期間に設計することが可能になって
きた。

【０００４】また、ソフトウェア面に目を転じると、ソ
フトウェアの設計を容易とするために入力アドレスが格
納されたＩ／Ｏレジスタが連続に並んでいることがユー
ザから要求され、また、プログラムメモリを効率的に利
用するために、割込みベクタ領域が途中で抜けることな
く連続してきれいにつめられていることがユーザから要
求されてきている。さらに、割込み本数についてもより
多くの本数、例えば、６４本以上が要求されてきてい
る。割込み本数に関して、この要求を満たすためＣＰＵ
エバチップに６４本以上の割込み端子を設けたＬＳＩの
パッケージを考えることは現実的とはいえない。このた
め近年では、ＩＲＱ(Interrupt Request)をエンコード
することで７本のＩＲＱで１２８本、８本のＩＲＱで２
５６本の割込みに対応している。

【０００５】さらに、カスタムマイクロコンピュータ
は、特定のユーザを対象として製造されたマイクロコン
ピュータであるので、用途が固定されており、そのた
め、一般ユーザを対象とした汎用マイクロコンピュータ
として、他のユーザに販売することができない。それゆ
え、カスタムマイクロコンピュータ用のインサーキット
エミュレータはどうしても多品種少量になる傾向があ
る。従来、マイクロコンピュータはユーザの要求を取り
入れて開発されてきたが、量産効果による製品価格の低
下と開発コストの回収を考え、マイクロコンピュータを
汎用製品とし、他のユーザにも販売できるように工夫さ
れてきた。

【０００６】ゆえに従来のインサーキットエミュレータ
では使用上制限があるが、ある程度デバッグに使える暫
定的なインサーキットエミュレータをまずユーザに提供
しておいて、最終的に安価で開発コストの回収が可能
な、フル機能装備のインサーキットエミュレータを再度
供給する方法をとっていた。しかし、少品種大量生産で
なく、多品種少量生産になると開発費の回収ができない
ため、上述のような２段階のインサーキットエミュレー
タの供給方法は次第に難しくなってきているのが現状で
ある。

【０００７】また、カスタムマイクロコンピュータの試
作段階では、内蔵ＲＯＭに書き込むソフトウェアが必要
となる。かくしてソフトウェアの開発環境を整備する意
味でも、ユーザへのインサーキットエミュレータの早期
供給がカスタムマイクロコンピュータの売り上げの向上
には益々重要になってきている。

【０００８】図９は、第１の従来例としてのインサーキ
ットエミュレータ９０１の内部構成を示すブロック図で
ある。

【０００９】本従来例は、書き換え可能（プログラマブ
ル）なロジックデバイスを使ってインサーキットエミュ
レータ９０１を構成した例である。

【００１０】図９に示すように、本従来例のインサーキ
ットエミュレータ９０１は、Ｉ／Ｏポート９０２と、タ
イマ／カウンタ９０３と、ＣＰＵ９０４と、ＳＣＩ(Ser
ialCommunication Interface)９０５と、ＲＡＭ９０６
と、プログラマブルロジック９０７と、ＲＯＭ９０８
と、から構成されている。

【００１１】ＣＰＵ９０４はアドレスバス、およびデー
タバス（ともに図示せず）を介してＲＡＭ９０６，ＲＯ
Ｍ９０８，各種周辺機能デバイス、およびプログラマブ
ルロジックデバイス９０７にアクセスすることができ、
これらに制御信号を出力するものである。このようにプ
ログラマブルロジック９０７を使用することで変更のあ
った周辺機能への対応が可能となっている。割込みコン
トローラ（図示せず）をプログラマブルロジック９０７
に収容すると割込み本数、割込みベクタを自由に変更す
ることが可能になる。

【００１２】図１０は、第２の従来例として拡張ボード
１１２の構成を示す図である。

【００１３】図１０に示す拡張ボード１１２は、拡張ボ
ード１１２上にマイコン周辺エバチップ１００４、ＡＳ
ＳＰ(Application Specific Standard Product)エバ
チップ１００７、アナログエバチップ１００８、ユーザ
論理ＩＣ（ゲートアレイ）１００９等が外部バス１０１
２を介してエミュレータポッド部１００２のＣＰＵエバ
チップ（図示せず）に接続される構成になっている。ま
た、割込みコントローラ（図示せず）はマイコン周辺エ
バチップ１００４に内蔵されており、結線用コネクタ１
００６を介してＣＰＵエバチップに接続されている。

【００１４】図１１は、本従来例のＣＰＵエバチップ２
０００の構成を示すブロック図である。

【００１５】ＣＰＵエバチップ２０００は、各種インタ
フェースから成る周辺モジュール２００２と、周辺モジ
ュール２００２に隣接して配置されているコントロール
回路２００１と、を有している。

【００１６】まず、図１０および図１１を参照して、Ｃ
ＰＵエバチップ２０００が上記各エバチップ１００４，
１００７，１００８へアクセスするときの動作を説明す
る。ＣＰＵエバチップ２０００が上記各エバチップ１０
０４，１００７，１００８をアクセスするとき、ＣＰＵ
エバチップ２０００は外部バス１０１２からアクセスア
ドレスを出力し、外部バス１０１２でライトデータを出
力、あるいはリードデータを入力する。

【００１７】また、ＣＰＵエバチップ２０００はリード
およびライトの方向を示す信号であるＲＤ／ＷＲを上記
アドレス出力タイミングで出力することで各エバチップ
１００４，１００７，１００８へのアクセスを行う。各
周辺エバチップ１０００４，１００７，１００８のレジ
スタは重複しないアドレスに割り振られているため、Ｃ
ＰＵエバチップ２０００が誤って２つのレジスタを同時
にアクセスすることはない。これはＣＰＵエバチップ２
０００からのアクセスされたとき、各エバチップ１００
４，１００７，１００８はマイコン周辺エバチップ１０
０４内のレジスタが選択されているかどうかをアドレス
デコードして判断しているからである。

【００１８】次に、割込みについて説明する。各エバチ
ップ１００４，１００７，１００８のＩ／Ｏは、マイコ
ン周辺エバチップ１００４内部の割込みコントローラ１
００４を介して、ＣＰＵエバチップ２０００に割込み要
求を出す。ＩＲＱ０−１５は１６本の割込み要求信号で
ある。ＣＰＵエバチップ２０００は、この割込み要求に
応じた割込み処理を行う。

【００１９】以上のように、複数のエバチップ１００
４，１００７，１００８をＣＰＵエバチップ２０００に
接続し、カスタムマイクロコンピュータ用のインサーキ
ットエミュレータを構成することで、インサーキットエ
ミュレータの開発期間の短縮を図っている。

【００２０】図１２は、ＦＰＧＡ(Field Programmable
Gate Array)のデータ設計フローである。

【００２１】図１２のように、従来においては、製造す
るＦＰＧＡの仕様確定後（ステップＳ２００）、この仕
様に従って回路を設計する（ステップＳ２０１）。そし
て、設計した回路を自動的に合成（ステップＳ２０２）
してから、正しく論理合成されたかどうか論理シミュレ
ーションを実施する（ステップＳ２０３）。論理シミュ
レーションの実施後、設計した回路が要求したタイミン
グ条件を満たしているかどうか検証する（ステップＳ２
０４）。要求したタイミング条件を満たしていることが
検証されれば、次に、回路の構成要素を実際に配置し
て、それらの間を接続する（ステップＳ２０５）。回路
の配置配線が済んだなら、完成した回路が所定のタイミ
ング条件を満たしているかどうか最終的にタイミングを
検証する（ステップＳ２０６）。そして、所定のタイミ
ング条件を満たしていないことが検証されれば、回路の
書き込み操作に進む（ステップＳ２０７）が、所定のタ
イミング条件を満たしていない場合は、ステップＳ２０
４に戻って、ステップＳ２０５，Ｓ２０６を繰り返す。
最後に実機デバッグを行って（ステップＳ２０８）、Ｆ
ＰＧＡの設計を終了する。

【００２２】以上のように、従来においてはＦＰＧＡを
高速動作させるため高速動作が必要な経路のスピードを
制御するファイルを作成して、遅延シミュレーションを
実行していた。

【００２３】図１３は、従来例の割込み先頭アドレスと
割込み要因を示す図である。

【００２４】図１３のように、割込み要因ベクタはとこ
ろどころ未使用状態（００２０Ｈ，００３０Ｈ）になっ
ている。なお、図１３中、ＮＭＩ(Non Maskable Inte
rrupt) はマスク不能な割込みのことである。

【００２５】図１４は、従来例としてのＣＰＵエバチッ
プ３０００接続例を示す図である。

【００２６】図１４に示すように、ＣＰＵエバチップ３
０００は周辺エバチップ３００３と割込み変換回路３０
０２を介して接続されている。ＣＰＵエバチップ３００
０はデバッグ対象となるマイクロコンピュータが３Ｖで
も５Ｖデバッグできる機能が要求されている。これは、
３Ｖから５Ｖまで１台のインサーキットエミュレータで
エミュレーションをすることができるからである。従来
のインサーキットエミュレータでは、図１４に示すＣＰ
Ｕエバチップ３０００の接続に示すように、マイクロコ
ンピュータが組み込まれたデバック対象のシステム（以
降、ターゲットと記す）が３Ｖのとき、ＣＰＵエバチッ
プ３０００、マイコン周辺エバチップ３００３、割込み
変換回路３００２は回路が壊れないように、すべて３Ｖ
で動作させなければいけなかった。

【００２７】また、５Ｖのときは誤動作を防ぐために、
すべて５Ｖで動作する回路にする必要があった。従来の
ＣＰＵエバチップ３０００は端子に電圧変換回路が内蔵
されており、端子電圧を３Ｖから５Ｖまで可変にするこ
とで５Ｖから３Ｖまでの電圧への対応が可能な構成にな
っていた。しかし、動作電圧が５Ｖのときはバッファは
高速に動作するが、３Ｖで動作するときは電圧変換の結
果動作が低速になる。しかも、割込み変換回路３００２
に３Ｖで動作するメモリを使うと５Ｖで動作するメモリ
より２ｎｓ程度動作速度が遅くなるという問題点があっ
た。

【００２８】

【発明が解決しようとする課題】第１の従来例には、以
下のような問題点があった。近年ＣＰＵの動作速度は高
速になり、周辺機能の回路規模も増大してきている。第
１の従来例のインサーキットエミュレータ９０１のプロ
グラマブルロジック９０７も確かに高速にはなってきて
いるが、書き込んだ回路を高速動作させようとすると、
配線領域が多く取られ、ゲート占有率が極端に低下す
る。このため、一つの周辺機能ブロックを複数のプログ
ラマブルデバイスに分割して動作させる追加作業が必要
となる。また、プログラマブルデバイスがいくら高速に
なったとはいえ、ゲートアレイと比較するとまだかなり
スピードが遅い。このため、目的とする周波数で動作さ
せることが難しい。

【００２９】さらに、図１２のＦＰＧＡのデータ設計フ
ローに示すように、ＦＰＧＡを高速動作をさせるため、
高速動作が必要な経路のスピードを制御するファイルの
作成、遅延シミュレーションを実施する必要があり、目
的の周波数で完全に動作する装置を完成させるのには、
１ヶ月から２ヶ月という多くの時間を要する。

【００３０】また、第２の従来例には、上述したよう
に、ハードウェアの面では、カスタムマイクロコンピュ
ータはユーザの使用目的によりタイマの本数、シリアル
回路の本数、ＤＭＡの本数などＩ／Ｏの要求数がバラバ
ラであるという問題点があった。

【００３１】さらに、ソフトウェアの面では、ソフトウ
ェアの設計のしやすさから、Ｉ／Ｏレジスタが連続に並
んでいること、およびプログラムメモリの効率的利用の
観点から、割込みベクタの領域が抜けることなく連続し
てきれいにつめられていることがユーザから要求されて
いるが、図１３に示すように、割込みベクタはところど
ころ未使用状態（００２０Ｈ，００３０Ｈ）になってい
る。

【００３２】実チップでは割込みベクタをそろえて、ベ
クタが抜け状態にならないようにしているが、暫定的な
インサーキットエミュレータでは割込みベクタアドレス
がそろえられていないためプログラムデバッグが行われ
る。しかしながら、暫定的なインサーキットエミュレー
タと実チップの仕様が異なるので、実チップが完成した
ときに、プログラムを変更して再度修正箇所の動作確認
が必要、つまり、二度手間になるという問題点があっ
た。

【００３３】インサーキットエミュレータだけで発生す
る割込みベクタがそろっていない問題を実チップに反映
させた場合、図１３に示す従来例の割込み先頭アドレス
と割込み要因例に示したように、割込みベクタの領域に
未使用空間ができ、歯抜け状態になってしまうので、実
際に使用できる連続したプログラム領域が狭くなるとい
う問題が起きる。特に、プログラム領域が限られた内蔵
ＲＯＭ製品では未使用空間がないことが望ましい。

【００３４】一方、近年のＣＰＵエバチップの割込みイ
ンタフェースは割込みの本数を増やすため、ＩＲＱをエ
ンコードしている。しかし、割込みのベクタを連続配置
するため、エンコードしたＩＲＱを、ＣＰＵエバチップ
と周辺エバチップ間で、結線用コネクタによって変換を
するとＣＰＵエバチップでデコードできなくなり、目的
の割込み処理ができなってしまうという問題点があっ
た。

【００３５】さらに、第３の従来例には、動作電圧が５
Ｖのときバッファは高速に動作するが、３Ｖのときは電
圧変換の結果動作が低速になる。このため割込み変換回
路に３Ｖで動作するメモリを使うと５Ｖで動作するメモ
リより２ｎｓ程度動作速度が遅くなるという問題点があ
った。

【００３６】本発明は上述したような従来の技術が有す
る問題点に鑑みなされたものであつて、ソフトウェアの
設計ミスを軽減し、開発効率を向上させ、プログラム領
域の有効利用を可能し、かつ、多品種少量生産やユーザ
への早期供給を可能にするインサーキットエミュレータ
およびエミュレーション方法を提供することを目的とす
る。

【００３７】

【課題を解決するための手段】上記の問題点を解決する
ため、本発明によれば、ホストコンピュータと、ホスト
コンピュータに接続されたエミュレータ本体と、エミュ
レータ本体の先に接続された拡張ボードと、拡張ボード
にケーブルを用いて接続されたユーザターゲットシステ
ムと、から成るインサーキットエミュレータシステムで
あって、拡張ボードは、ＣＰＵを評価するチップである
ＣＰＵエバチップを内蔵し、エミュレータ本体に接続さ
れたエミュレータポッド部と、エミュレータポッド部に
接続され、エミュレータポッド部から出力されたアドレ
スをアドレス変換手段に格納しておいたアドレスに変換
して出力するアドレス変換回路と、アドレス変換回路に
接続され、各種入出力機能が内蔵されたマイコン周辺エ
バチップと、エミュレータポッド部に接続され、エミュ
レータポッド部から出力された割込みアドレスを割込み
変換回路の割込み変換手段に格納しておいた割込みアド
レスに変換して出力する割込み変換回路と、とを有し、
マイコン周辺エバチップは、マイコン周辺エバチップと
割込み変換回路との間に設けられ、ＣＰＵへの割込みを
制御する割込みコントローラと、割込みコントローラに
接触して配置され、割込みコントローラからの信号エン
コードするエンコーダと、を有し、ＣＰＵエバチップと
マイコン周辺エバチップのインタフェースとしてバスを
具備することを特徴とする。

【００３８】また、アドレス変換回路は、エミュレータ
ポッド部から入力されたマイコン周辺エバチップのレジ
スタアドレスをラッチするアドレスラッチと、アドレス
ラッチから出力されるアドレスをデコードするアドレス
デコーダと、周辺エバチップの非連続的なレジスタアド
レスを連続したレジスタアドレスに変換する変換アドレ
スが格納されたアドレス変換手段と、エミュレータポッ
ド部から入力されたアドレスまたはアドレス変換手段か
ら出力されたアドレスのいずれか一方を選択するセレク
タと、を具備し、予約されている本数より多くの入出力
を要求されたとき、アドレスをずらして入力アドレスが
格納されたＩ／Ｏレジスタを再配置し、かつ、割込みベ
クタ領域の未使用空間をなくし、実際に使用する連続し
たプログラム領域の拡大していることを特徴とする。

【００３９】また、割込み変換回路は、エミュレータポ
ッド部から入力したマイコン周辺エバチップの出力要求
割込みアドレスをラッチするアドレスラッチと、アドレ
スラッチから出力されたアドレスをデコードするアドレ
スデコーダと、周辺エバチップの非連続的な出力割込み
要求を連続したアドレスに変換したアドレスが格納され
た割込み変換手段と、を具備し、割込み変換ベクタ領域
の未使用空間をなくし実際に使用する連続したプログラ
ム領域を拡大していることを特徴とする。

【００４０】また、ＣＰＵエバチップは、各種インタフ
ェースから成る周辺モジュールと、周辺モジュールに隣
接して配置されているコントロール回路と、を具備し、
５Ｖが入力に耐える５Ｖ耐圧の３Ｖ端子バッファを装備
しており、ＣＰＵエバチップを３Ｖで動作させるとき
も、割込み変換回路を５Ｖで動作させることを特徴とす
る。

【００４１】また、ＣＰＵエバチップの周辺モジュール
は、複数の入出力端子を有し、そのうちの１つの入出力
端子は外部割込み入力とポート出力とを兼用しているこ
とを特徴とする。

【００４２】また、予約されている本数より多くの入出
力を要求されたとき、アドレスをずらしてＩ／Ｏレジス
タを再配置し、かつ、割込みベクタ領域の未使用空間を
なくして実際に使用する連続したプログラム領域を拡大
していることを特徴とする。

【００４３】上記のように構成される本発明において
は、割込み変換回路を有しているので、割込みベクタの
領域に未使用空間をなくすことができ、実際に使用でき
る連続したプログラム領域を広く持つことが可能とな
る。

【００４４】また、外部バスあるいは内部バスを引き出
したバスにアドレス変換回路を持っているので、予約さ
れているよりも多くの本数のＩ／Ｏを要求されたとき、
アドレスをずらし、Ｉ／Ｏレジスタを連続配置すること
が可能となる。

【００４５】さらに、ターゲットシステムのデバックの
最初から、カスタムマイクロコンピュータとの差がなく
なるばかりでなく、アドレス変換回路データと割込み変
換回路データを変更するだけでインサーキットエミュレ
ータを実現することができる。

【００４６】またさらに、以上のことからソフトウェア
の設計ミスが軽減され、開発効率が向上することになる
とともに、使用上の制限もなくなる。その結果、ユーザ
へのインサーキットエミュレータの早期供給が可能とな
った。

【００４７】

【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。

【００４８】図１は、本発明の第１の実施例としての拡
張ボードを使ったインサーキットエミュレータの構成を
示す図である。

【００４９】本実施例のインサーキットエミュレータシ
ステムは、ホストコンピュータ１０と、エミュレータ本
体１１と、エミュレータ本体１１のエミュレーションプ
ローブ１３の先に接続された拡張ボード１６、さらに、
その先に接続されたユーザターゲットシステム１９と、
から構成されている。本発明は、インサーキットエミュ
レータシステムにおいて拡張ボード１６に関する発明で
あるので、以下、拡張ボード１６について説明する。

【００５０】本実施例の拡張ボード１６上には割込み変
換回路２２が搭載されているため、割込みベクタ領域に
未使用空間をなくすことができ、実際に使用できる連続
したプログラム領域を拡大することが可能になる。ま
た、外部バスあるいは内部バスを引き出したバスにアド
レス変換回路２１を有することで、予約されているより
も多くの本数の入出力を要求されたとき、アドレスをず
らし、Ｉ／Ｏレジスタ（図示せず）を連続配置すること
が可能となる。さらに、割込み変換データとアドレスを
変換するだけでインサーキットエミュレータを開発する
ことができるようにするものである。

【００５１】図２は、図１に示す本実施例の拡張ボード
１６の構成を示す図である。図２に示すように、拡張ボ
ード１６は、アドレスを変換するアドレス変換回路１０
１と、割込みアドレスを変換する割込み変換回路１０３
と、エミュレータ本体１１と接続されるＣＰＵエバチッ
プ（図示せず）と、を内蔵したエミュレータポッド部１
０２と、ＣＲＴＣ等の各種入出力機能が内蔵されたマイ
コン周辺エバチップ１０４と、ＳＣＩ等の各種入出力機
能が内蔵されたＡＳＳＰエバチップ１０７と、各種アナ
ログ入出力機能が内蔵されたアナログエバチップ１０８
と、ユーザが作成するユーザ論理ＩＣ（ゲートアレイ）
１０９と、拡張ボード１６とユーザターゲットシステム
１９とを接続するユーザケーブル１１０と、から構成さ
れる。

【００５２】ちなみに、図１において、マイコン周辺／
ＡＳＳＰ／アナログエバチップのエバとは、evaluation
（評価）のevaからつけられたものである。

【００５３】図３は、図２に示すエミュレータポッド部
１０２に内蔵されたＣＰＵエバチップ２００の内部構成
を示す図である。

【００５４】ＣＰＵエバチップ２００は、各種インタフ
ェースから成る周辺モジュール２０２と、周辺モジュー
ル２０２に隣接して配置されたコントロール回路２０１
と、を含み、周辺モジュール２０２とコントロール回路
２０１は内部バス２０３により接続されている。また、
ＩＲＱ（外部割込み入力）入力がポート出力と同じピン
２０４に割り当てられている。外部割込み入力とポート
兼用ピン２０４を外部割込み入力として使用するとき
は、そのままＩＲＱを入力する。ポートとして使用する
ときは、Ｎｏ−ＩＯ信号（ＩＯイネーブル制御入力）２
０５を入力し、ＡＮＤ回路２０６でＩＲＱ入力をマスク
する。

【００５５】ここで、本発明の特徴を明確にするため、
図２に示す本実施例の拡張ボード１６と図３に示すＣＰ
Ｕエバチップ２００について、図１１および図１２に示
した第２の従来例の拡張ボード１１２とＣＰＵエバチッ
プ２００と比較してその構成の違いを説明する。

【００５６】本実施例の拡張ボード１６にはアドレス変
換回路１０１と割込み変換回路１０３が追加され、マイ
コン周辺エバチップ１０４の中にエンコーダ１０４Ａと
割込みコントローラ（ＩＮＴ）１０４Ｂが追加され、マ
イコン周辺エバチップ１０４とＣＰＵエバチップ２００
のインタフェースには、アドレスとデータがマルチプレ
クスされる外部ｏｒ内部バス１１３が追加されている。

【００５７】また、図３のようにＣＰＵエバチップ２０
０はＩＲＱ入力とポート出力が１本のピン２０４で兼用
されており、ポートとして使用するときは、ＩＯイネー
ブル制御２０５入力で外部からの割込み要求入力信号を
ＡＮＤ回路２０６でマスクできるようにしている。これ
はＣＰＵエバチップ２００だけで動作するとき、ＣＰＵ
エバチップ２００内部のＩ／Ｏを使用して割込み処理を
するため、専用のＩＲＱピンは不要であるからである。
従来例では、図１１のようにＩＲＱ入力２００６をポー
ト出力２００４と別のピンに割り当てていた。ところ
が、このように別のピンを設けるということは多くのピ
ンを必要とすることを意味し、マイクロコンピュータに
不用のピンを設けなければならなくなる。

【００５８】図４は、アドレス変換回路１０１の内部構
成を示すブロック図であり、図５は、割込み変換回路１
０３の内部構成を示すブロック図である。

【００５９】アドレス変換回路１０１は、図４に示すよ
うに、エミュレータポッド部１０２から入力したマイコ
ン周辺エバチップ１０４のレジスタアドレスをラッチす
るアドレスラッチ３０７と、アドレスラッチ３０７から
の出力をデコードするアドレスデコーダ３０８と、アド
レスデコーダ３０８の出力を一時的に格納しておくフリ
ップフロップ３１０と、マイコン周辺エバチップ２００
の非連続的なレジスタアドレスを連続したアドレスに変
換するアドレスを格納したマッピングメモリＳＲＡＭ３
０６と、エミュレータポッド部１０２から入力したアド
レスまたはマッピングメモリＳＲＡＭ３０６から出力さ
れたアドレスのいずれか一方を選択するセレクタ３０１
と、を有する。

【００６０】アドレス変換回路１０１が変換アドレスを
出力するのはＣＰＵエバチップ１０２から出力されるＡ
ＳＴＢ信号がＨｉｇｈレベルの期間である。ＡＳＴＢ信
号がＬｏｗレベルの期間でライトのときはライトデータ
であるＡＤ（Ｉ／Ｏ）の値が外部ｏｒ内部バス１１３に
出力される。また、リードのときはＡＤ（Ｉ／Ｏ）の値
がバッファを介して外部ｏｒ内部バス１１３に出力され
る。

【００６１】なお、アドレス変換回路１０１は、マイコ
ン周辺エバチップ１０４の非連続的なレジスタアドレス
を連続したアドレスに変換するアドレス変換手段として
マッピングメモリＳＲＡＭ３０６を用いている。

【００６２】割込み変換回路１０３は、図５に示すよう
に、エミュレータポッド部１０２から入力したマイコン
周辺エバチップ１０４の出力要求割込みアドレスをラッ
チするアドレスラッチ４０２と、アドレスラッチ４０２
から出力されたアドレスをデコードするアドレスデコー
ダ４０３と、アドレスデコーダ４０３の出力を一時的に
格納しておくフリップフロップ４０６と、マイコン周辺
エバチップ１０４の非連続的な出力要求を連続したアド
レスに変換する変換アドレスを格納したマッピングメモ
リＳＲＡＭ４００と、を有する。

【００６３】なお、割込み変換回路１０３は、マイコン
周辺エバチップ１０４の非連続的な出力割込み要求を連
続したアドレスに変換するアドレス変換手段としてマッ
ピングメモリＳＲＡＭ４００を用いている。

【００６４】図６（ａ）は、アドレス変換回路１０１で
実施されるアドレス変換データの割り当てを示す図であ
り、図６（ｂ）は、割込み変換回路１０３で実施される
割込み変換データの割り当てを示す図である。

【００６５】次に、図６（ａ）のアドレス変換データ例
を用いてＣＰＵエバチップ２００がマイコン周辺エバチ
ップ１０４のレジスタをアクセスするときの動作につい
て説明する。ＣＰＵエバチップ２００がマイコン周辺エ
バチップ１０４のレジスタをアクセスするとき、アドレ
ス変換回路１０１はＣＰＵエバチップ２００が出力した
アドレスを、マッピングメモリＳＲＡＭ３０６に格納し
ておいた変換アドレス５０１に変換して、マイコン周辺
エバチップ１０４に出力する。図６（ａ）のアドレス変
換データ例に示すように、実際のマイコン周辺エバチッ
プ１０４のレジスタアドレス５００が１００Ｈ番地であ
ってもＣＰＵエバチップ２００は３番地をアクセスする
ことで目的とするレジスタをアクセスすることができ
る。ゆえに、アドレス変換回路１０１を用いることで物
理的に離れたアドレスのレジスタであっても、見かけ上
連続したアドレスにすることが可能となる。

【００６６】さらに、アドレス変換用のマッピングメモ
リＳＲＡＭ３０６へのデータの設定方法であるが、ここ
ではアクセス空間の１バイトにフリップフロップ３１０
を設け、メモリマップドＩ／Ｏを形成しアクセスイネー
ブル信号を生成している。もちろん別のバスを用いて設
定しても、ＲＯＭを用いてもよい。ＣＰＵエバチップ２
００がメモリマップドＩ／Ｏに“１”を設定すると、ア
ドレス変換用のマッピングメモリＳＲＡＭ３０６へのア
クセスが可能になる。ＣＰＵエバチップ２００がマッピ
ングメモリＳＲＡＭ３０６に変換データを書き込む。ま
た、ＣＰＵエバチップ２００がマッピングメモリＳＲＡ
Ｍ３０６から変換データをリードをすることで変換デー
タの確認も可能である。

【００６７】上記において、メモリマップドＩ／Ｏと
は、入出力装置のアドレスを主記憶装置のアドレスの一
部に割り当て、ＣＰＵと入出力装置とをバスにより結合
した入出力方式のことである。

【００６８】続いて、図６（ｂ）に示す割込み変換デー
タ６０１例を用いて、マイコン周辺エバチップ１０４が
ＣＰＵエバチップ２００に割込み要求を出すときの動作
について説明する。各エバチップ１０４，２００から出
力された割込み要求信号は、ある一つのエバチップの割
込みコントローラに入力され優先順位が制御される。図
２に示した本発明の拡張ボード１６の構成例ではＡＳＳ
Ｐエバチップ１０７、アナログエバチップ１０８、ユー
ザ論理ＩＣゲートアレイ１０９が出力した割込み要求信
号ＩＮＴＲＱ(Interrupt Request)をマイコン周辺エバ
チップ１０４が受け取り、割込み制御回路であるＩＮＴ
１０４Ｂで優先順位付けを行っている。エンコーダ１０
４Ａは割込みコントローラ１０４Ｂが優先順位付けした
割込み要求信号をエンコードして出力する。ここではエ
ンコードした値が０００１Ｈ，０００２Ｈのとき、図５
に示したマッピングメモリＳＲＡＭ４００は割込み変換
データＦＦＦＦＨを出力する。なお、ＦＦＦＦＨはここ
では未使用である。

【００６９】続く、０００３Ｈのとき、マッピングメモ
リＳＲＡＭ４００は割込み変換データ０００１Ｈを出力
する。このように、０００３Ｈが０００１Ｈの次の割込
みに割り当てられていることがわかる。このマッピング
メモリＳＲＡＭ４００にデータを書き込むときも、図４
に示した上述のアドレス変換用のマッピングメモリＳＲ
ＡＭ３０６と同様、メモリマップドされたイネーブル制
御Ｉ／Ｏ４０６に“１”を設定することでアクセス許可
をしている。

【００７０】図７は、本実施例の設計フローを示す図で
ある。

【００７１】図７のように、本実施例においては、仕様
確定後（ステップＳ１００）、変換データを作成して
（ステップＳ１０１）、実機デバッグを行うだけでよく
（ステップＳ１０２）、面倒な論理シミュレーションや
タイミング検証の必要もない。

【００７２】図８は、本実施例のＣＰＵエバチップ８０
０の接続例を示す図である。

【００７３】図８に示すように、本実施例のＣＰＵエバ
チップ８００は周辺エバチップ８０３と割込み変換回路
８０２を介して接続されている。ＣＰＵエバチップ８０
０はデバッグ対象となるマイクロコンピュータが３Ｖで
も５Ｖデバッグできる機能が要求されている。これは、
３Ｖから５Ｖまでの電源電圧で動作するマイクロコンピ
ュータのエミュレーションを１台のインサーキットエミ
ュレータで行うことができるからである。本実施例のイ
ンサーキットエミュレータでは、図８の本実施例のＣＰ
Ｕエバチップ８００の接続に示すように、 ＣＰＵエバ
チップ８００は、５Ｖ耐圧の３Ｖ端子バッファ８０１を
装備しているので、ＣＰＵエバチップ８００を３Ｖで動
作させるときも、割込み変換回路８０２を５Ｖで動作さ
せることができる。このため、５Ｖ耐圧バッファ３Ｖ端
子８０１の動作速度が常に高速で一定となり、かつ割込
み変換回路８０１の動作速度が低下することもない。

【００７４】以上のことから、マイクロコンピュータが
組み込まれたデバッグ対象のシステムが３Ｖで動作する
とき、ＣＰＵエバチップ８００、マイコン周辺エバチッ
プ８０３、割込み変換回路８０２は、すべて３Ｖで動作
させなくともよい。また、５Ｖで動作するときは、すべ
て５Ｖで動作する回路にしなくてもよい。

【００７５】以上のように、本実施例によれば、ソフト
ウェアの設計ミスが軽減され、開発効率が上がり、実チ
ップとの差もなくなる結果制限もなくなるので、プログ
ラム領域の有効利用が可能になる。

【００７６】また、多品種少量生産やユーザへの早期供
給も可能になる。

【００７７】なお、上記の実施例では周辺エバチップの
レジスタアドレスおよび出力割込み要求アドレスを先頭
からつめていくアドレス変換方法をとっているが、本実
施例は、必ずしもこも方法に限定されるものではなく、
例えば、周辺アドレスおよび出力割込み要求を下からつ
めていくアドレス変換方法をとってもよい。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
以下のような顕著な効果を奏する。

【００７９】（１）割込み変換回路を有しているため、
割込みベクタの領域に未使用空間をなくすことができ、
実際に使用できる連続したプログラム領域を拡大するこ
とが可能となる。

【００８０】（２）外部バスあるいは内部バスを引き出
したバスにアドレス変換回路を持つことで、予約されて
いる本数よりも多くの入出力を要求されたとき、アドレ
スをずらし、Ｉ／Ｏレジスタを連続配置することが可能
となる。

【００８１】（３）ターゲットシステムのデバックの最
初から、カスタムマイクロコンピュータとの差がなくな
るばかりでなく、アドレス変換回路データと割込み変換
回路データを変更するだけで容易にインサーキットエミ
ュレータを実現することができる。

【００８２】（４）ソフトウェアの設計ミスが軽減さ
れ、開発効率が向上するとともに、使用上の制限もなく
なる。その結果、ユーザへのインサーキットエミュレー
タの早期供給が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の拡張ボードを使ったイ
ンサーキットエミュレータの構成を示す図である。

【図２】図１に示す本実施例の拡張ボードの構成を示す
図である。

【図３】図２に示すエミュレータポッド部に内蔵された
ＣＰＵエバチップの内部構成を示す図である。

【図４】アドレス変換回路の内部構成を示すブロック図
である。

【図５】割込み変換回路の内部構成を示すブロック図で
ある。

【図６】（ａ）は、アドレス変換回路で実施されるアド
レス変換データの割り当てを示す図であり、（ｂ）は、
割込み変換回路で実施される割込み変換データの割り当
てを示す図である。

【図７】本実施例の設計フローを示す図である。

【図８】本実施例のＣＰＵエバチップの接続例を示す図
である。

【図９】従来例１のインサーキットエミュレータの内部
構成を示すブロック図である。

【図１０】従来例２の拡張ボードの構成を示す図であ
る。

【図１１】従来例２のＣＰＵエバチップの構成を示すブ
ロック図である。

【図１２】ＦＰＧＡ(Field Programmable Gate Arra
y)のデータ設計フローである。

【図１３】従来例の割込み先頭アドレスと割込み要因を
示す図である。

【図１４】従来例のＣＰＵエバチップ接続例を示す図で
ある。

【符号の説明】

１０，１０００ ホストコンピュータ １１，１００１ エミュレータ本体 １２，１００２ ポッドケーブル １３ エミュレーションプローブ １４ マイコン周辺／ＡＳＳＰ(Application Specific
Standard Product)／アナログエバチップ １５，１０９，１００９ ユーザ論理ＩＣゲートアレイ １６，１１２，１００６ 拡張ボード １７，１１０２ 結線用コネクタ １９，１００９ ユーザターゲットシステム ２０，１１１ エミュレーションプローブ ２１，１０１ アドレス変換回路 ２２，１０３，８０２，３００２ 割込み変換回路 １０２，１００２ エミュレータポッド部（ＣＰＵエバ
チップ内蔵） １０４，１００４，３００３ マイコン周辺エバチップ １０４Ａ エンコーダ １０４Ｂ 割込みコントローラ（ＩＮＴ） １０６，１００６ 結線用コネクタ １０７，１００７ ＡＳＳＰエバチップ １０８，１００８ アナログエバチップ １１０，１０１０ ユーザケーブル １１３ 外部or内部バス ２００，８００，３０００ ＣＰＵエバチップ ２０１，２００１ コントロール回路 ２０２，２００２ 周辺モジュール ２０３，２００３ 内部バス ２０４ ＩＲＱ(Interrupt Request)外部割込み入力と
ポート兼用ピン ２０５ Ｎｏ−ＩＯ（イネーブル制御） ３００，３０１ セレクタ ２０６，３０２，３０５，３０９，４０１，４０５ Ａ
ＮＤ回路 ３０３，３０４，４０４ ３ステートバッファ ３０６，４００ マッピングメモリＳＲＡＭ ３０７，４０２ アドレスラッチ ３０８，４０３ アドレスデコーダ ３１０，４０６ フリップフロップ ４０７ インバータ ５００ 周辺エバチップレジスタアドレス ５０１ ＳＲＡＭ変換アドレス ６００ 周辺エバチップ出力割込み要求 ６０１ 割込み変換データ ８０１ ５Ｖ耐圧の３Ｖ端子 ８０３，１００４ 周辺エバチップ ９０１ インサーキットエミュレータ ９０２ Ｉ／Ｏポート ９０３ タイマ／カウンタ ９０４ ＣＰＵ ９０５ ＳＣＩ(Serial Communication Interface) ９０６ ＲＡＭ ９０７ プログラマブルロジック ９０８ ＲＯＭ １００３ ポッド １０１２ 外部バス １１０１ マイコン周辺エバチップ ２００４ ポート ２００６ ＩＲＱ ３００１ ５Ｖバッファ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/26

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ホストコンピュータと、前記ホストコン
   ピュータに接続されたエミュレータ本体と、前記エミュ
   レータ本体の先に接続された拡張ボードと、前記拡張ボ
   ードにケーブルを用いて接続されたユーザターゲットシ
   ステムと、から成るインサーキットエミュレータシステ
   ムであって、 前記拡張ボードは、 ＣＰＵを評価するチップであるＣＰＵエバチップを内蔵
   し、前記エミュレータ本体に接続されたエミュレータポ
   ッド部と、 前記エミュレータポッド部に接続され、該エミュレータ
   ポッド部から出力されたアドレスをアドレス変換手段に
   格納しておいたアドレスに変換して出力するアドレス変
   換回路と、 前記アドレス変換回路に接続され、各種入出力機能が内
   蔵されたマイコン周辺エバチップと、 前記エミュレータポッド部に接続され、該エミュレータ
   ポッド部から出力された割込みアドレスを前記割込み変
   換回路の割込み変換手段に格納しておいた割込みアドレ
   スに変換して出力する割込み変換回路と、とを有し、 前記マイコン周辺エバチップは、 該マイコン周辺エバチップと割込み変換回路との間に設
   けられ、ＣＰＵへの割込みを制御する割込みコントロー
   ラと、 前記割込みコントローラに接触して配置され、該割込み
   コントローラからの信号エンコードするエンコーダと、
   を有し、 前記ＣＰＵエバチップとマイコン周辺エバチップのイン
   タフェースとしてバスを具備することを特徴とするイン
   サーキットエミュレータ。
2. 【請求項２】 請求項１に記載のインサーキットエミュ
   レータにおいて、 前記アドレス変換回路は、 前記エミュレータポッド部から入力された前記マイコン
   周辺エバチップのレジスタアドレスをラッチするアドレ
   スラッチと、 前記アドレスラッチから出力されるアドレスをデコード
   するアドレスデコーダと、 前記周辺エバチップの非連続的なレジスタアドレスを連
   続したレジスタアドレスに変換する変換アドレスが格納
   されたアドレス変換手段と、 前記エミュレータポッド部から入力されたアドレスまた
   は前記アドレス変換手段から出力されたアドレスのいず
   れか一方を選択するセレクタと、を具備し、 予約されている本数より多くの入出力を要求されたと
   き、アドレスをずらして入力アドレスが格納されたＩ／
   Ｏレジスタを再配置し、かつ、割込みベクタ領域の未使
   用空間をなくし、実際に使用する連続したプログラム領
   域の拡大していることを特徴とするインサーキットエミ
   ュレータ。
3. 【請求項３】 請求項１に記載のインサーキットエミュ
   レータにおいて、 前記割込み変換回路は、 前記エミュレータポッド部から入力した前記マイコン周
   辺エバチップの出力要求割込みアドレスをラッチするア
   ドレスラッチと、 前記アドレスラッチから出力されたアドレスをデコード
   するアドレスデコーダと、 前記周辺エバチップの非連続的な出力割込み要求を連続
   したアドレスに変換したアドレスが格納された割込み変
   換手段と、を具備し、 割込み変換ベクタ領域の未使用空間をなくし実際に使用
   する連続したプログラム領域を拡大していることを特徴
   とするインサーキットエミュレータ。
4. 【請求項４】 請求項１に記載のインサーキットエミュ
   レータにおいて、 前記ＣＰＵエバチップは、 各種インタフェースから成る周辺モジュールと、 周辺モジュールに隣接して配置されているコントロール
   回路と、を具備し、 ５Ｖが入力に耐える５Ｖ耐圧の３Ｖ端子バッファを装備
   しており、前記ＣＰＵエバチップを３Ｖで動作させると
   きも、前記割込み変換回路を５Ｖで動作させることを特
   徴とするインサーキットエミュレータ。
5. 【請求項５】 請求項１に記載のインサーキットエミュ
   レータにおいて、 前記ＣＰＵエバチップの周辺モジュールは、複数の入出
   力端子を有し、そのうちの１つの入出力端子は外部割込
   み入力とポート出力とを兼用していることを特徴とする
   インサーキットエミュレータ。
6. 【請求項６】 請求項１に記載のインサーキットエミュ
   レータのエミュレーション方法であって、 予約されている本数より多くの入出力を要求されたと
   き、アドレスをずらしてＩ／Ｏレジスタを再配置し、か
   つ、割込みベクタ領域の未使用空間をなくして実際に使
   用する連続したプログラム領域を拡大していることを特
   徴とするインサーキットエミュレータのエミュレーショ
   ン方法。