CN113448895A - 存储集成芯片及其通信方法、封装结构及封装方法 - Google Patents

存储集成芯片及其通信方法、封装结构及封装方法 Download PDF

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CN113448895A CN202110710069.3A CN202110710069A CN113448895A CN 113448895 A CN113448895 A CN 113448895A CN 202110710069 A CN202110710069 A CN 202110710069A CN 113448895 A CN113448895 A CN 113448895A
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Abstract

本申请提供一种存储集成芯片及其通信方法、封装结构及其封装方法，该存储集成芯片至少包括存储芯片和扩展芯片，存储芯片和扩展芯片之间互联并互相通信，存储芯片用于接收外部输入信号并传输至扩展芯片以使得扩展芯片能根据外部输入信号进行工作，并且存储芯片还用于输出扩展芯片的工作数据，这样由于扩展芯片不需要直接接收外部输入信号，即扩展芯片不需要与存储芯片分别接收外部输入信号，因此存储芯片和扩展芯片不存在用于分别接收外部输入信号的外部共用引脚，使得存储集成芯片的封装步骤更加简单，并且在扩展芯片中无需设置专门针对外部共用引脚的抗静电干扰电路，可以进一步节省扩展芯片的面积。

Description

存储集成芯片及其通信方法、封装结构及封装方法
技术领域
本申请涉及显示技术领域，尤其涉及一种存储集成芯片及其通信方法、封装结构及其封装方法。
背景技术
存储器是计算机系统中的记忆设备，用来存放程序和数据。计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。近年来，在半导体存储器迅速发展的过程中，闪存(Flash)由于具有高密度、低功耗和低价格的优点，已经成为了计算机、移动通信终端中普遍采用的存储器。
含有应答保护单调计数器(Replay Protection Monotonic Counter，RPMC)的增强型闪存芯片，是把Flash芯片和RPMC芯片集成在一颗芯片上，其中，Flash芯片用来存储中央处理单元(Central Processing Unit，CPU)的基本输入输出系统(Basic Input OutputSystem)的代码和数据；RPMC芯片用来保证读写数据的机密性和完整性。Flash芯片和RPMC芯片一起构成了个人计算机(Personal Computer，PC)系统中BIOS的硬件平台。
请参阅图1，图1为现有技术的增强型闪存芯片的逻辑连接示意图，目前，增强型闪存芯片一般是将Flash芯片和RPMC芯片分别通过外部共享引脚接收外部输入信号，即，将Flash芯片的芯片引脚组和RPMC芯片的芯片引脚组中的相同引脚连接之后互联到增强型闪存芯片的同一外部共享引脚上，如图1中的外部共享引脚a，b……n，外部输入信号通过外部共享引脚同步控制Flash芯片和RPMC芯片分别进行工作。但是，由于工业应用的限制，封装后的增强型闪存芯片能包括的引脚数量常常十分有限，且由于Flash芯片和RPMC芯片可能支持的通讯模式和传输速率各有不同，导致大量引脚的共用会限制芯片功能的多样化和数据输入/输出的速率，因此，有必要提出一种新的存储集成芯片，以解决该问题。
发明内容
为了解决上述增强型闪存芯片中，由于Flash芯片和RPMC芯片分别通过外部共享引脚接收人外部输入信号，使得增强型闪存芯片的共用引脚较多，导致限制了芯片功能的多样化和数据输入/输出的速率的问题，本申请实施例提供一种存储集成芯片及其通信方法、封装结构及其封装方法。
第一方面，本申请实施例提供了一种存储集成芯片，该存储集成芯片至少包括存储芯片和扩展芯片，存储芯片和扩展芯片之间连接并互相通信；其中，存储芯片用于接收外部输入信号并传输至扩展芯片以使得扩展芯片根据外部输入信号进行工作，以及输出扩展芯片的工作数据。
优选地，存储芯片至少包括第一输入控制器，第一输入缓冲器、第一输出控制器和第一输出缓冲器，扩展芯片至少包括第二输入控制器、第二输入缓冲器、缓冲控制器、第二输出缓冲器和第二输出控制器；其中，第一输入控制器用于将外部输入信号输入至第一输入缓冲器；第二输入控制器用于将外部输入信号由第一输入缓冲器输入至第二输入缓冲器，以使得扩展芯片根据外部输入信号进行工作；缓冲控制器用于将扩展芯片的工作数据由第二输入缓冲器输入至第二输出缓冲器，第二输出控制器用于将扩展芯片的工作数据由第二输出缓冲器输入至第一输出缓冲器，第一输出控制器用于扩展芯片的工作数据由第一输出缓冲器输出至外部；其中，扩展芯片的工作数据包括根据外部输入信号生成的第一工作数据和/或扩展芯片自身产生的第二工作数据。
优选地，存储芯片还至少包括一状态寄存器，状态寄存器分别与第一输出控制器和第二输出控制器连接，状态寄存器用于寄存扩展芯片的工作状态数据。
优选地，存储芯片采用串行接口接收外部输入信号。
优选地，存储芯片和扩展芯片之间采用串行接口进行通信。
优选地，存储芯片为闪存芯片，扩展芯片为应答保护单调计数器芯片。
第二方面，本申请实施例提供了一种存储集成芯片的通信方法，该通信方法包括：提供一存储芯片和一扩展芯片，使存储芯片和扩展芯片连接并互相通信；提供一外部输入信号，存储芯片接收外部输入信号并传输至扩展芯片，以使得扩展芯片根据外部输入信号进行工作；通过存储芯片输出扩展芯片的工作数据。
优选地，存储芯片包括第一输入控制器、第一输入缓冲器、第一输出控制器以及第一输出缓冲器，扩展芯片包括第二输入控制器、第二输入缓冲器、缓冲控制器、第二输出缓冲器以及第二输出控制器；通信方法还包括：第一输入控制器接入并输出外部输入信号至第一输入缓冲器；在第二输入控制器的控制下，第一输入缓冲器输出外部输入信号至第二输入缓冲器；在缓冲控制器的控制下，第二输入缓冲器输出扩展芯片的工作数据至第二输出缓冲器；在第二输出控制器的控制下，第二输出缓冲器输出扩展芯片的工作数据至第一输出缓冲器；以及在第一输出控制器的控制下，第一输出缓冲器输出扩展芯片的工作数据至外部，扩展芯片的工作数据包括根据外部输入信号生成的第一工作数据和/或扩展芯片自身产生的第二工作数据。
优选地，存储芯片还包括一状态寄存器；电性连接状态寄存器与第一输出控制器和第二输出控制器；通信方法还包括：第二输出控制器输出扩展芯片的工作状态数据至状态寄存器；以及第一输出控制器输出扩展芯片的工作状态数据至外部。
第三方面，本申请实施例提供一种存储集成芯片的封装结构，存储集成芯片至少包括一存储芯片和一扩展芯片，存储芯片和扩展芯片之间连接并互相通信；其中，存储芯片包括外部焊盘组和第一内部焊盘组，扩展芯片包括第二内部焊盘组；存储芯片通过外部焊盘组连接外部引脚组，以通过外部引脚组接入外部输入信号和输出扩展芯片的工作数据，并通过第一内部焊盘组连接扩展芯片的第二内部焊盘组，以通过第一内部焊盘组和第二内部焊盘组与扩展芯片互相通信。
优选地，外部引脚组、外部焊盘组、第一内部焊盘组和第二内部焊盘组均分别包括片选信号端、时钟信号端、输入信号端和输出信号端中的至少一个。
第四方面，本申请实施例提供一种存储集成芯片的封装方法，该封装方法包括：
将待封装的存储芯片和扩展芯片放置在芯片载体上，并将存储芯片和扩展芯片连接并相互通信，将存储芯片通过芯片载体接入外部输入信号；
将存储芯片、扩展芯片和芯片载体塑封为存储集成芯片。
优选地，存储芯片和扩展芯片并排放置或垂直叠加放置。
优选地，存储芯片和扩展芯片垂直叠加放置时，将存储芯片和扩展芯片中面积较小者设置于面积较大者之上。
本申请实施例提供的存储集成芯片及其通信方法、封装结构及其封装方法中，该存储集成芯片至少包括存储芯片和扩展芯片，存储芯片和扩展芯片之间互联并互相通信，存储芯片用于接收外部输入信号并传输至扩展芯片以使得扩展芯片能根据外部输入信号进行工作，并且存储芯片还用于输出扩展芯片的工作数据，这样由于扩展芯片不需要直接接收外部输入信号，即扩展芯片不需要与存储芯片分别接收外部输入信号，因此存储芯片和扩展芯片不存在用于分别接收外部输入信号的外部共用引脚，使得存储集成芯片的封装步骤更加简单，并且在扩展芯片中无需设置专门针对外部共用引脚的抗静电干扰电路，可以进一步节省扩展芯片的面积。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有技术的增强型闪存芯片的逻辑连接示意图。
图2为本申请实施例提供的存储集成芯片的逻辑连接示意图。
图3为本申请实施例提供的存储集成芯片的通信方法的流程示意图。
图4为本申请实施例提供的存储集成芯片的内部接线示意图。
图5为本申请实施例提供的存储集成芯片的封装结构示意图。
图6为本申请实施例提供的存储集成芯片的封装方法的流程示意图。
图7为本申请实施例提供的存储集成芯片的外部引脚示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，以下各实施例中，存储芯片10可以为Flash芯片，比如，Flash芯片还可以为Nor Flash芯片，扩展芯片20可以为RMPC芯片，Flash芯片和RPMC芯片集成为增强型的存储集成芯片100。
请参阅图2，图2为本申请实施例提供的存储集成芯片的逻辑连接示意图，本申请实施例提供了一种存储集成芯片100，该存储集成芯片100至少包括存储芯片10和扩展芯片20，其中，存储芯片10接收外部输入信号(可以为指令信号、地址信号、片选信号、时钟信号或数据信号等)，存储芯片10和扩展芯片20连接并互相通信；其中，存储芯片10用于接收外部输入信号并传输至扩展芯片20以使得扩展芯片20根据外部输入信号进行工作，并且，存储芯片10还用于输出扩展芯片20的工作数据。
可以理解的是，该存储集成芯片100的存储芯片10和扩展芯片20的容量可以自行选择，可以为8M、16M、32M、64M、128M、256M或者更高，存储芯片10和扩展芯片20的数量也可为多个，以实现对存储芯片10和扩展芯片20的容量的进一步扩展，其中每个扩展芯片20均通过至少一个存储芯片10接收外部输入信号以及输出工作数据。
本申请实施例提供的存储集成芯片100，至少包括存储芯片10和扩展芯片20，其中，存储芯片10和扩展芯片20之间互联而互相通信，存储芯片10用于接收外部输入信号并传输至扩展芯片20以使得扩展芯片20能根据外部输入信号进行工作，并且存储芯片10还用于输出扩展芯片20的工作数据，这样由于扩展芯片20不需要直接接收外部输入信号，即扩展芯片20不需要与存储芯片10分别接收外部输入信号，因此存储芯片10和扩展芯片20不存在用于分别接收外部输入信号的外部共用引脚，使得存储集成芯片100的封装步骤更加简单，同时在扩展芯片20中无需设置专门针对外部共用引脚的抗静电干扰电路，可以进一步节省扩展芯片20的面积。
也就是说，本申请实施例与现有技术的改进点在于：存储芯片10除了可以将自身的工作数据输出之外，还可以将外部输入信号输入至扩展芯片20而使扩展芯片20根据外部输入信号进行工作，然后输出扩展芯片20的工作数据。因此，本实施例中存储芯片10和扩展芯片20的通信方法不同于两颗芯片间的内部通信，存储芯片10可以将扩展芯片20的输出信号向外部进行输出，同时也可将外部信号和/或外部指令传输到扩展芯片20。
需要注意的是，在存储集成芯片100中，由于扩展芯片20通过存储芯片10接收外部输入信号并输出工作数据，因此扩展芯片20仅需要与存储芯片10连接，或部分扩展芯片20的相应引脚仅需要与存储芯片10连接(比如，两颗芯片的接地端GND和/或电源端VCC可以直接连接到存储芯片10以连接外部电源)，所以在扩展芯片20中无需设置抗静电干扰电路，但是存储芯片10还需要接入外部输入信号，即存储芯片10存在与外部连接的引脚，因此在存储芯片10中可以根据设计和/或使用需要，设置对应的抗静电干扰电路。
请继续参阅图2，存储芯片10至少包括第一输入控制器101，第一输入缓冲器102、第一输出控制器103和第一输出缓冲器104，扩展芯片20至少包括第二输入控制器201、第二输入缓冲器202、缓冲控制器205、第二输出缓冲器203和第二输出控制器204；其中，第一输入控制器101用于将外部输入信号输入至第一输入缓冲器102；第二输入控制器201用于将外部输入信号由第一输入缓冲器102输入至第二输入缓冲器202，以使得扩展芯片20根据外部输入信号进行工作；缓冲控制器205用于将扩展芯片20的工作数据由第二输入缓冲器202输入至第二输出缓冲器203，第二输出控制器204用于将扩展芯片20的工作数据由第二输出缓冲器203输入至第一输出缓冲器104，第一输出控制器103用于将扩展芯片20的工作数据由第一输出缓冲器104输出至外部。
具体地，在存储集成芯片100，首先由存储芯片10的第一输入控制器101将外部输入信号输入至第一输入缓冲器102，再由第二输入控制器201将外部输入信号由第一输入缓冲器102输入至扩展芯片20中的第二输入缓冲器202，接下来，扩展芯片20按照外部输入信号进行工作后将工作数据存储在第二输入缓冲器202中，缓冲控制器205将扩展芯片20的工作数据由第二输入缓冲器202传输至第二输出缓冲器203，或者缓冲控制器205将扩展芯片20自身产生的工作数据传输至第二输出缓冲器203，然后第二输出控制器204将扩展芯片20的工作数据由第二输出缓冲器203输出至第一输出缓冲器104，最后，第一输出控制器103将扩展芯片20的工作数据由第一输出缓冲器104输出至外部。
需要说明的是，第一输入控制器101和第二输入控制器201中分别集成有用于将外部输入信号解码的指令译码器，第一输入控制器101的指令译码器将外部输入信号解码后输入至第一输入缓冲器102中，第二输入控制器201的指令译码器将外部输入信号解码后输入至第二输入缓冲器202中。
进一步地，存储芯片10还至少包括一状态寄存器105，状态寄存器105分别与第一输出控制器103和第二输出控制器204连接，状态寄存器105用于寄存扩展芯片20的工作状态数据，存储芯片10和/或存储集成芯片100的外部引脚均可以通过状态寄存器105获知扩展芯片20的工作状态，例如空闲、忙时、以及故障等，以便于观察扩展芯片20执行外部输入信号的工作过程，同时能够让外部知晓扩展芯片20的实时工作状态。
基于上述实施例，图3为本申请实施例提供的存储集成芯片的通信方法的流程示意图，结合图2和图3所示，本申请实施例提供了一种存储集成芯片的通信方法，该通信方法包括：
S1、提供一存储芯片10和一扩展芯片20，使存储芯片10和扩展芯片20连接并互相通信；
S2、提供一外部输入信号，存储芯片10接收外部输入信号并传输至扩展芯片20，以使得扩展芯片20根据外部输入信号进行工作；
S3、通过存储芯片10输出扩展芯片20的工作数据。
本申请实施例提供的存储集成芯片的通信方法，通过存储芯片10接收外部输入信号并传输至扩展芯片20以使得扩展芯片20能根据外部输入信号进行工作，并且存储芯片10输出扩展芯片20的工作数据，这样由于扩展芯片20不需要直接接收外部输入信号，即扩展芯片20不需要与存储芯片10分别接收外部输入信号，因此存储芯片10和扩展芯片20不存在用于分别接收外部输入信号的外部共用引脚，使得存储集成芯片100的封装步骤更加简单，同时在扩展芯片20中无需设置专门针对外部共用引脚的抗静电干扰电路，可以进一步节省扩展芯片20的面积，以节省存储集成芯片100的面积。
需要说明的是，一个外部输入信号仅由存储芯片10和扩展芯片20之一进行执行，第一输入控制器101首先判断外部输入信号的指令是由存储芯片10执行还是扩展芯片20执行，然后将需要由存储芯片10执行的外部输入信号不输入扩展芯片20，而仅由存储芯片10按照外部输入信号的指令执行相应操作，或者，将需要由扩展芯片20执行的外部输入信号输入至扩展芯片20中，以使扩展芯片20按照外部输入信号的指令执行相应操作。
进一步地，当多个外部输入信号输入存储集成芯片100时，存储芯片10和扩展芯片20可以分别同时执行多个外部输入信号的指令。
例如，外部输入信号包括A信号和B信号，当A信号输入至存储集成芯片100时，首先输入至存储芯片10，当第一输入控制器101判断出A信号仅需存储芯片10执行而无需扩展芯片20执行时，则将A信号输入至第一输入缓冲器102，使存储芯片10按照A信号的指令执行相应操作。其中，在存储芯片10执行A信号的指令的过程中，如果存储集成芯片100又接收到B信号，则通过第一输入控制器101判断出B信号仅需要扩展芯片20执行而无需存储芯片10执行时，第一输入控制器101将B信号输入至第一输入缓冲器102，再由扩展芯片20的第二输入控制器201将B信号由第一输入缓冲器102输入至第二输入缓冲器202，使扩展芯片20按照B信号的指令执行相应操作。
又例如，外部输入信号包括C信号和D信号，当C信号输入至存储集成芯片100时，首先输入至存储芯片10，当第一输入控制器101判断出C信号仅需扩展芯片20执行而无需存储芯片10执行时，第一输入控制器101将C信号输入至第一输入缓冲器102，再由扩展芯片20的第二输入控制器201将C信号由第一输入缓冲器102输入至第二输入缓冲器202，使扩展芯片20按照C信号的指令执行相应操作。其中，在扩展芯片20执行C信号的指令的过程中，如果存储集成芯片100又接收到D信号，通过第一输入控制器101判断出D信号仅需要存储芯片10执行而无需扩展芯片20执行时，则将D信号输入至第一输入缓冲器102，使存储芯片10按照D信号的指令执行相应操作。
由此，通过上述工作过程，存储芯片10和扩展芯片20可以同时执行多个外部输入信号的指令，从而使得存储芯片10和扩展芯片20能并行执行多个外部输入信号的指令。
基于上述实施例，图4为本申请实施例提供的存储集成芯片的内部接线示意图，图5为本申请实施例提供的存储集成芯片的封装结构示意图，结合图4和图5所示，本申请实施例还提供一种存储集成芯片的封装结构，其中，存储芯片10包括外部焊盘组12和第一内部焊盘组11，扩展芯片20包括第二内部焊盘组21；存储芯片10通过外部焊盘组12连接外部引脚组13，并通过第一内部焊盘组11连接扩展芯片的第二内部焊盘组21，从而使存储芯片10通过外部焊盘组12从外部引脚组13接收外部输入信号以及输出存储芯片10和扩展芯片20的工作数据，存储芯片10通过第一内部焊盘组11和第二内部焊盘组21与扩展芯片20互相通信。
进一步地，存储芯片10采用串行接口接收外部输入信号，存储芯片10和扩展芯片20之间采用串行接口进行通信。在串行接口中，SPI(串行外设接口，Serial PeripheralInterface)总线是一种高速的、全双工、同步的通信总线，可以仅占用四根线，能节约芯片的引脚，同时节省芯片面积。存储芯片10和扩展芯片20均支持SPI总线，存储芯片10通过SPI外部总线接收外部输入信号以及输出存储芯片10和扩展芯片20的工作数据，同时还通过SPI内部总线与扩展芯片20互相通讯和传输数据。
其中，外部引脚组13、外部焊盘组12、第一内部焊盘组11和第二内部焊盘组21分别至少包括片选信号端CS、时钟信号端CLK、输入信号端DI和输出信号端DO中的一个。存储芯片10和扩展芯片20基于SPI通信协议工作时，片选信号端CS被配置为具有芯片选择功能，输入信号引脚被配置为具有信号输入功能，输出信号端DO被配置为具有信号输出功能，时钟信号端CLK被配置为具有分配全局时钟功能。存储芯片10的外部焊盘组12中的焊盘与外部引脚组13中对应的引脚连接。
具体地，存储芯片10的外部焊盘组12与外部引脚组13连接时，将存储芯片10的外部焊盘组12中的焊盘与外部引脚组13中的引脚中对应的引脚连接，例如，将存储芯片10的第一内部焊盘组11中的片选信号端CS与外部引脚组13中的片选信号端CS连接，将存储芯片10的第一内部焊盘组11中的时钟信号端CLK与外部引脚组13中的时钟信号端CLK连接，将存储芯片10的第一内部焊盘组11中的输出信号端DO与外部引脚组13中的输入信号端DI连接，将存储芯片10的第一内部焊盘组11中的输入信号端DI与外部引脚组13中的输出信号端DO连接。
进一步地，存储芯片10的第一内部焊盘组11和扩展芯片20的第二内部焊盘组21连接时，将存储芯片10的第一内部焊盘组11中的焊盘与扩展芯片20的第二内部焊盘组21中对应的焊盘连接，例如，将存储芯片10的第一内部焊盘组11中的片选信号端CS与扩展芯片20的第二内部焊盘组21中的片选信号端CS连接，将存储芯片10的第一内部焊盘组11中的时钟信号端CLK与扩展芯片20的第二内部焊盘组21中的时钟信号端CLK连接，将存储芯片10的第一内部焊盘组11中的输出信号端DO与扩展芯片20的第二内部焊盘组21中的输入信号端DI连接，将存储芯片10的第一内部焊盘组11中的输入信号端DI与扩展芯片20的第二内部焊盘组21中的输出信号端DO连接。
这样，扩展芯片20通过存储芯片10接收外部输入信号并执行外部输入信号的指令，扩展芯片20不需要直接接收外部输入信号，因此使得存储集成芯片100的存储芯片10和扩展芯片20不存在去分别接收外部输入信号的外部共用引脚，并且在扩展芯片20中无需设置专门针对外部共用引脚的抗静电干扰电路，可以进一步节省扩展芯片20的面积，从而节省存储集成芯片100的面积。
可以理解的是，外部引脚组13、外部焊盘组12、第一内部焊盘组11和第二内部焊盘组21还可以包括其他信号端，例如写保护端WP、接地端GND、屏蔽外部指令端HOLD或重置端RST以及电源端VCC，本实施例不作限制。
其中，芯片载体30的外部引脚组13为PIN_0-PIN_n，存储芯片10的外部焊盘组12为Pad_a0-Pad_an，芯片载体30的外部引脚组13的PIN_0-PIN_n和对应的存储芯片10的外部焊盘组Pad_a0-Pad_an连接，以通过芯片载体30的外部引脚组13的PIN_0-PIN_n向存储芯片10的外部焊盘组Pad_a0-Pad_an传输外部输入信号，以及从存储芯片10的外部焊盘组Pad_a0-Pad_an向芯片载体30的外部引脚组13的PIN_0-PIN_n输出扩展芯片20的工作数据。
其中，存储芯片10的第一内部焊盘组11为Pad_b0-Pad_bn，扩展芯片20的第二内部焊盘组21为Pad_c0-Pad_cn，存储芯片10的第一内部焊盘组Pad_b0-Pad_bn和对应的扩展芯片20的第二内部焊盘组Pad_c0-Pad_cn连接，以通过存储芯片10的第一内部焊盘组Pad_b0-Pad_bn与扩展芯片20的第二内部焊盘组Pad_c0-Pad_cn互相传输工作数据。
需要说明的是，芯片载体30的外部引脚组13的PIN_0-PIN_n与存储芯片10的外部焊盘组Pad_a0-Pad_an之间采用金属引线焊接，存储芯片10的第一内部焊盘组Pad_b0-Pad_bn和扩展芯片20的第二内部焊盘组Pad_c0-Pad_cn之间也采用金属引线焊接，图5中的虚线即表示对应的焊盘与焊盘之间，或者对应的焊盘与引脚之间焊接的金属引线。
基于上述实施例，请参阅图6，图6为本申请实施例提供的存储集成芯片的封装方法的流程示意图，本申请实施例还提供一种存储集成芯片的封装方法，该封装方法包括：
A1、将待封装的存储芯片10和扩展芯片20放置在芯片载体30上，并将存储芯片10和扩展芯片20连接并相互通信，将存储芯片通过所述芯片载体接入外部输入信号；
A2、将存储芯片10、扩展芯片20和芯片载体30塑封为存储集成芯片100。
本申请实施例提供的存储集成芯片100的封装方法，将存储芯片10和扩展芯片20集成于芯片载体30上，并且存储芯片10和扩展芯片20之间互相通信，存储芯片10用于接收外部输入信号并传输至扩展芯片20以使得扩展芯片20能根据外部输入信号进行工作，并且存储芯片10还用于输出扩展芯片20的工作数据，这样由于扩展芯片20不需要直接接收外部输入信号，即扩展芯片20不需要与存储芯片10分别接收外部输入信号，因此存储芯片10和扩展芯片20不存在用于分别接收外部输入信号的外部共用引脚，使得存储集成芯片100的封装步骤更加简单，同时在扩展芯片20中无需设置专门针对外部共用引脚的抗静电干扰电路，可以进一步节省扩展芯片20的面积，以节省存储集成芯片100的面积。
其中，存储芯片10和扩展芯片20可以并排设置在芯片载体30上，或者，为了便于封装和节省封装面积，存储芯片10和扩展芯片20也可以垂直叠放在芯片载体30上。一般来说，当存储芯片10和扩展芯片20垂直放置在芯片载体30上时，若存储芯片10的面积大于扩展芯片20，则将扩展芯片20设置于存储芯片10之上；若存储芯片10的面积小于扩展芯片20，则将存储芯片10设置于扩展芯片20之上，即，将面积较小的芯片设置在上而将面积较大的芯片设置在下，以便于封装。例如图5所示为扩展芯片20在存储芯片10之上的存储集成芯片100的内部俯视图。
请参阅图7，图7为本申请实施例提供的存储集成芯片的外部结构图，将存储芯片10、扩展芯片20和芯片载体30封装为存储集成芯片100之后，由存储集成芯片100的外部结构图仅能看到外部引脚组13。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (14)

1.一种存储集成芯片，其特征在于，至少包括存储芯片和扩展芯片，所述存储芯片和所述扩展芯片之间连接并互相通信；
其中，所述存储芯片用于接收外部输入信号并传输至所述扩展芯片以使得所述扩展芯片根据所述外部输入信号进行工作，以及输出所述扩展芯片的工作数据。
2.如权利要求1所述的存储集成芯片，其特征在于，所述存储芯片至少包括第一输入控制器、第一输入缓冲器、第一输出控制器以及第一输出缓冲器，所述扩展芯片至少包括第二输入控制器、第二输入缓冲器、缓冲控制器、第二输出缓冲器和第二输出控制器；
所述第一输入控制器用于将所述外部输入信号输入至所述第一输入缓冲器；所述第二输入控制器用于将所述外部输入信号由所述第一输入缓冲器输入至所述第二输入缓冲器，以使得所述扩展芯片根据所述外部输入信号进行工作；
所述缓冲控制器用于将所述扩展芯片的工作数据由所述第二输入缓冲器输入至所述第二输出缓冲器，所述第二输出控制器用于将所述扩展芯片的工作数据由所述第二输出缓冲器输入至所述第一输出缓冲器，所述第一输出控制器用于所述扩展芯片的工作数据由所述第一输出缓冲器输出至外部；
其中，所述扩展芯片的工作数据包括根据所述外部输入信号生成的第一工作数据和/或所述扩展芯片自身产生的第二工作数据。
3.如权利要求2所述的存储集成芯片，其特征在于，所述存储芯片还至少包括一状态寄存器，所述状态寄存器分别与所述第一输出控制器和所述第二输出控制器连接，所述状态寄存器用于寄存所述扩展芯片的工作状态数据。
4.如权利要求1所述的存储集成芯片，其特征在于，所述存储芯片采用串行接口接收所述外部输入信号。
5.如权利要求1所述的存储集成芯片，其特征在于，所述存储芯片和所述扩展芯片之间采用串行接口进行通信。
6.如权利要求1-5任一项所述的存储集成芯片，其特征在于，所述存储芯片为闪存芯片，所述扩展芯片为应答保护单调计数器芯片。
7.一种存储集成芯片的通信方法，其特征在于，包括：
提供一存储芯片和一扩展芯片，使所述存储芯片和所述扩展芯片连接并互相通信；
提供一外部输入信号，所述存储芯片接收所述外部输入信号并传输至所述扩展芯片，以使得所述扩展芯片根据所述外部输入信号进行工作；
通过所述存储芯片输出所述扩展芯片的工作数据。
8.如权利要求7所述的通信方法，其特征在于，所述存储芯片包括第一输入控制器、第一输入缓冲器、第一输出控制器以及第一输出缓冲器，所述扩展芯片包括第二输入控制器、第二输入缓冲器、缓冲控制器、第二输出缓冲器以及第二输出控制器；所述通信方法还包括：
所述第一输入控制器接入并输出所述外部输入信号至所述第一输入缓冲器；
在所述第二输入控制器的控制下，所述第一输入缓冲器输出所述外部输入信号至所述第二输入缓冲器；
在所述缓冲控制器的控制下，所述第二输入缓冲器输出所述扩展芯片的工作数据至所述第二输出缓冲器；
在所述第二输出控制器的控制下，所述第二输出缓冲器输出所述扩展芯片的工作数据至所述第一输出缓冲器；以及
在所述第一输出控制器的控制下，所述第一输出缓冲器输出所述扩展芯片的工作数据至外部，所述扩展芯片的工作数据包括根据所述外部输入信号生成的第一工作数据和/或所述扩展芯片自身产生的第二工作数据。
9.如权利要求8所述的通信方法，其特征在于，所述存储芯片还包括一状态寄存器；所述通信方法还包括：
电性连接所述状态寄存器与所述第一输出控制器和所述第二输出控制器；
所述第二输出控制器输出所述扩展芯片的工作状态数据至所述状态寄存器；以及
所述第一输出控制器输出所述扩展芯片的工作状态数据至外部。
10.一种存储集成芯片的封装结构，其特征在于，所述存储集成芯片至少包括一存储芯片和一扩展芯片，所述存储芯片和所述扩展芯片之间连接并互相通信；
其中，所述存储芯片包括外部焊盘组和第一内部焊盘组，所述扩展芯片包括第二内部焊盘组；
所述存储芯片通过所述外部焊盘组连接外部引脚组，以通过所述外部引脚组接入外部输入信号和输出所述扩展芯片的工作数据，并通过所述第一内部焊盘组连接所述扩展芯片的第二内部焊盘组，以通过所述第一内部焊盘组和所述第二内部焊盘组与所述扩展芯片互相通信。
11.如权利要求10所述的存储集成芯片的封装结构，所述外部引脚组、所述外部焊盘组、所述第一内部焊盘组和所述第二内部焊盘组均分别包括片选信号端、时钟信号端、输入信号端和输出信号端中的至少一个。
12.一种存储集成芯片的封装方法，其特征在于，包括：
将待封装的存储芯片和扩展芯片放置在芯片载体上，并将所述存储芯片和所述扩展芯片连接并相互通信，将所述存储芯片通过所述芯片载体接入外部输入信号；
将所述存储芯片、所述扩展芯片和所述芯片载体塑封为所述存储集成芯片。
13.如权利要求12所述的存储集成芯片的封装方法，其特征在于，所述存储芯片和所述扩展芯片并排放置或垂直叠加放置。
14.如权利要求13所述的存储集成芯片的封装方法，其特征在于，所述存储芯片和所述扩展芯片垂直叠加放置时，将所述存储芯片和所述扩展芯片中面积较小者设置于面积较大者之上。
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