DE4032154A1

DE4032154A1 - Integrierte schaltungsanordnung

Info

Publication number: DE4032154A1
Application number: DE4032154A
Authority: DE
Inventors: Kazuhiro Sakashita; Shuichi Kato; Isao Takimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-11
Filing date: 1990-10-10
Publication date: 1991-04-25
Anticipated expiration: 2010-10-11
Also published as: JPH03125430A; US5319224A; JPH07111971B2; DE4032154C2

Description

Die vorliegende Erfindung betrifft eine integrierte Schaltungs anordnung mit einer vorgegebenen Geometrie zur Verbesserung der Herstellung der Schaltungsanordnung sowie ein diesbezügliches Prüf- und Herstellverfahren. Die vorliegende Erfindung bezieht sich ganz allgemein auf als IC-Anordnungen bezeichnete inte grierte Schaltungsanordnungen sowie auf ein Herstellverfahren zur Herstellung dieser Schaltungsanordnungen, insbesondere auf eine IC-Anordnung, die sogar im Falle der Herstellung einer ge ringer Anzahl verschiedenartiger Produkte mit geringen Kosten entwickelt oder hergestellt werden kann. Desweiteren bezieht sich die vorliegende Erfindung auf ein entsprechendes Verfahren zur Herstellung einer solchen IC-Anordnung.

Mit zunehmender Verbesserung der Herstelltechniken zur Erzeu gung hochintegrierter Schaltungen wurden in den letzten Jahren IC-Anordnungen mit hohen Leistungen entwickelt. Dies geschah insbesondere aufgrund der Tatsache, da solche IC-Anordnungen Jahr für Jahr eine bedeutendere Rolle in der elektronischen In dustrie spielen. Mit weiterer Diversifizierung elektronischer Anordnungen entstand eine wachsende Forderung nach IC-Anordnun gen, die in kleinen Mengen und in unterschiedlichen Typen her gestellt werden können. Zur Herstellung geringer Mengen maßge schneiderter IC-Anordnungen verschiedener Typen sind bislang IC-Anordnungen mit Gate-Vorrichtungen in weit verbreitetem Ge brauch, wobei diese IC-Anordnungen sowohl durch Einsatz einer Herstelltechnik unter Verwendung eines Master-Chips (Master Slice) als auch durch Anwendung einer Konstruktionstechnik un ter Verwendung von CAD (Computer Aided Design = computerge stützte Konstruktion) hergestellt worden sind. Um jedoch die Leistung elektronischer Schaltungsanordnungen weiter zu ver bessern, bestand bislang die Forderung nach IC-Anordnungen mit höherer Leistung, d. h. mit höherer Betriebsgeschwindigkeit, ei nem höheren Integrationsgrad, einem geringeren Energiebedarf, etc. - und dies sogar auf der Basis einer geringen Produktions menge bei unterschiedlichen IC-Typen. Solche Hochleistungs-IC- Anordnungen auf der Basis geringer Herstellmengen und unter schiedlicher Typen werden mit eigens dafür vorgesehenen Masken hergestellt, die in allen Fertigungsstufen verwendet werden. Desweiteren werden in Abhängigkeit der spezifischen IC-Struktur speziell konfigurierte Werkzeuge od. dgl. in den jeweiligen Fertigungsstufen benötigt.

Die IC-Anordnungen weisen im allgemeinen Schaltkreise mit in ternen logischen Schaltungen und dgl. auf. Desweiteren sind Bonding-Anschlußflächen als Terminals für Bonding-Leitungen vorgesehen, die zur Übertragung elektrischer Signale zwischen den Schaltkreisen innerhalb der Anordnung und externen Schalt kreisen dienen. Nachfolgend wird die Struktur von IC-Anordnun gen auf der Basis einer geringen Produktionsmenge bei unter schiedlichen Typen beschrieben. Dies bedeutet, daß im vorlie genden Falle eine Konfiguration von Schaltungen und Bonding-An schlußflächen im Hinblick auf zwei IC-Anordnungen mit unter schiedlichen Signalverarbeitungsfunktionen und einer unter schiedlichen Anzahl von Eingabe-/Ausgabeterminals beschrieben wird.

Die Fig. 1A und 1B zeigen ein herkömmliches Beispiel einer Chip-Konfiguration zweier IC-Anordnungen mit unterschiedlichen Signalverarbeitungsfunktionen und einer unterschiedlichen An zahl von Eingabe-/Ausgabeterminals. Ein Substrat 10 einer ersten, in Fig. 1A dargestellten IC-Anordnung und ein Substrat 20 einer zweiten, in Fig. 1B dargestellten IC-Anordnung unter scheiden sich voneinander in der Größe ihrer Hauptflächen und in der Anzahl und der mustermäßigen Anordnung ihrer jeweiligen Bonding-Verbindungsflächen 11, 21. Hauptsächlich als interne logische Schaltkreise ausgebildete Schaltungen 12, 22 sind je weils in von den Bonding-Verbindungsflächen 11, 21 auf den je weiligen Substraten 10, 20 eingeschlossenen Bereichen ausgebil det. Die Eingabe-/Ausgabeterminals der Schaltungen 12, 22 sind einem Verbindungsprozeß ausgesetzt, so daß sie mit den jeweili gen Bonding-Verbindungsflächen 11, 21 elektrisch verbunden wer den.

Die Fig. 2A und 2B zeigen den Zustand eines Wafer-Tests der in Fig. 1A gezeigten ersten IC-Anordnung. Dabei wird der Chip bzw. Wafer geprüft. Dieser Wafer-Test stellt einen Prüfschritt da hingehend dar, als geprüft wird, ob der Chip zufriedenstellend arbeitet. Dazu wird die Funktion des beim vorangegangenen Fer tigungsschritt ausgebildeten Schaltkreises überprüft, wobei es sich hier um ein fertiggestelltes Produkt nach Vollendung eines Wafer-Fertigungsschrittes handelt. Dieser Test wird üblicher weise bei der Entwicklung der IC-Anordnung und bei der Herstel lung der IC-Anordnung durchgeführt, bevor der Chip bzw. Wafer zerschnitten wird. Während dieses Wafer-Tests sind gemäß den Darstellungen in den Fig. 2A und 2B die Spitzen der zum Prüfen dienenden, sich von einem ortsfesten Meßwertkartensubstrat 30 aus erstreckenden Meßwertanschlüsse 31 mit den Bonding-Verbin dungsflächen 11 auf den auf einem Tisch 40 montierten Substrat 10 in Kontakt. Auf einer unteren Oberfläche des festen Meßwert kartensubstrats 30 sind leitende Verbindungsmuster 32 ausgebil det. Auf der oberen Oberfläche des festen Meßwertkartensub strats 30 sind desweiteren Elektroden 33 zur Übertragung elek trischer Signale zu oder von einem in den Figuren nicht gezeig ten Prüfer ausgebildet. Die Elektroden 33 und die Verbindungs muster 32 sind über eine die inneren Seitenwände der Öffnungen 34 bedeckende, elektrisch leitfähige Substanz verbunden. Die Meßwert- bzw. Signalanschlüsse 31 sind durch eine elektrisch leitfähige, haftende bzw. klebende Substanz 35 auf die Verbin dungsmuster geklebt bzw. damit adhäsiv verbunden.

Gemäß den Darstellungen in den Fig. 2A und 2B ist während des Wafer-Tests der eine große Anzahl der IC-Anordnungen nebenein ander darauf angeordnet aufweisende Wafer auf den Tisch 40 mon tiert und wird zeitweise darauf befestigt. Die Spitze des ent sprechenden Signalanschlusses des befestigten Signalkartensub strats wird in einer spezifischen Chip-Fläche auf dem Wafer auf jede der Bonding-Verbindungsflächen gedrückt, so daß sie mit der Bonding-Verbindungsfläche 11 elektrisch verbunden ist. Folglich werden zwischen der Schaltung 12 in der ersten IC-An ordnung und dem Prüfer über die Bonding-Verbindungsfläche 11, den Signalanschluß 31, die klebende Substanz 35, das Verbin dungsmuster 32, die Öffnung 34 und die Elektrode 33 des festen Signalkartensubstrats 30 elektrische Signale zur Durchführung eines Operationstests der ersten IC-Anordnung übertragen.

Die Fig. 3A und 3B zeigen den Wafer-Chip in einem Zustand, in dem er in einer Baueinheit 50 zur Vervollständigung der ersten IC-Anordnung als ein fertiges Produkt montiert ist. Gemäß den Darstellungen in den in Rede stehenden Figuren ist das Substrat 10 auf die Oberfläche eines Bodenbereichs 53 in der Baueinheit 50 montiert. Die Bonding-Verbindungsfläche 11 auf dem Substrat 10 ist mit einer in den Figuren nicht gezeigten externen Lei tung der Baueinheit 50 durch einen Bonding-Draht 51 und ein Verbindungsmuster 52 elektrisch verbunden. Nachdem das IC-Sub strat 10 in die Baueinheit 50 eingebaut ist, wird die Oberflä che des Substrats und die Baueinheit von einer Kappe überdeckt, um das Endprodukt zu bilden. Obwohl der voranstehend beschrie bene Wafer-Test und das Zusammenstellen des Chip hinsichtlich der ersten IC-Anordnung beispielhaft beschrieben worden sind, lassen sich diese Schritte für jeden Typen einer IC-Anordnung bei der Herstellung von geringen Mengen maßgeschneiderter ICs durchführen. Dies heißt, daß der Wafer-Test und das Einbinden des Substrats in die Baueinheit 50 auch für die zweite IC-An ordnung erfolgen kann. Die relative Anordnung der dort ausge bildeten Bonding-Verbindungsflächen 21 unterscheidet sich dabei jedoch von der Anordnung der Bonding-Verbindungsflächen 11. Un ter Zugrundelegung der Anordnung der Bonding-Verbindungsflächen 21 wird daher die Position der Spitze der die jeweiligen Bonding-Verbindungsflächen 21 kontaktierenden Signalanschlüsse 31 eingestellt. Auch dann, wenn das Substrat 20 in die Bauein heit 50 eingebunden wird, erfolgt das Verbinden der Drähte von Verbindungsflächen, die sich von denen der zuvor beschriebenen ersten IC-Anordnung unterscheiden, wie zuvor beschrieben, zumal die Verbindungsmuster 52 und die Bonding-Verbindungsflächen 21 durch die Bonding-Drähte 51 miteinander verbunden sind.

In den Fig. 4A bis 4C ist die Verbindung zwischen einer Bonding-Verbindungsfläche 11 und einem Schaltkreis 12 beispiel haft gezeigt. Ein Schaltkreis der in Rede stehenden IC-Anord nung ist gemäß dem in Fig. 4C gezeigten Ersatzschaltbild wie folgt aufgebaut. Ein allgemeiner Terminal 13 für zwei MOS-Tran sistoren im Schaltkreis 12 ist mit einer Leitung 11a der Bonding-Verbindungsfläche 11 über eine Kontaktöffnung 15 ver bunden. Die gesamte Oberfläche des Schaltkreises 12 und die Oberfläche der Leitung 11a der Bonding-Verbindungsfläche 11 sind beide mit einem zum Schutz dienenden Isolierfilm 16 be deckt.

Die Verbindung zwischen der Bonding-Verbindungsfläche 11 und dem Schaltkreis 12 erfolgt gemäß der Darstellung in Fig. 5 manchmal über einen Eingabe- und/oder Ausgabe-Puffer-Schalt kreis 17. Dieser Eingabe- und/oder Ausgabe-Puffer-Schaltkreis 17 speichert zeitweise ein von der Bonding-Verbindungsfläche 11 kommendes Signal entsprechend der Signalverarbeitungsgeschwin digkeit des Schaltkreises 12, so daß die Verarbeitungsgeschwin digkeit eines Schaltkreises außerhalb der Vorrichtung od. dgl. mit der Verarbeitungsgeschwindigkeit des Schaltkreises 12 über einstimmt.

Die zuvor beschriebenen Bausteine, nämlich die Bonding-Verbin dungsfläche 11, der Schaltkreis 12 und der Eingabe- und/oder Ausgabe-Puffer-Schaltkreis 17, lassen sich durch Anwendung her kömmlicher fotolithografischer Techniken extrem miniaturi sieren.

Die Struktur integrierter Schaltkreisanordnungen auf der Basis geringer Produktionsmengen und unterschiedlicher Typen weist folgende Probleme auf:

Wenn bei der Entwicklung der ersten IC-Anordnung und der zwei ten IC-Anordnung herkömmliche Vorrichtungen auf der Basis ge ringer Produktionsmengen und unterschiedlicher Typen für die erste IC-Anordnung eine feste Signalkarte für die erste IC-An ordnung auch für die zweite IC-Anordnung zur Durchführung eines Wafer-Tests verwendet wird, lassen sich elektrische Verbindun gen zwischen den Bonding-Anschlußflächen 21 und den Signalan schlüssen 31 manchmal nicht durchführen, da die Anzahl der vor gesehenen Muster der Anschlußflächen 11 und 21 zwischen der ersten und der zweiten IC-Anordnung nicht identisch sind. Daher ist es schwierig, die gleiche feste Signalkarte allgemein sowohl bei der ersten als auch bei der zweiten IC-Anordnung zu verwenden. Sogar dann, wenn die Anzahl der Bonding-Anschlußflä chen 11 nahezu der der Bonding-Anschlußflächen 21 entspricht, ist es dann, wenn eine für eine IC-Anordnung geeignete Bauein heit 50 für eine andere IC-Anordnung in gleicher Weise unter Inkorporation der IC-Anordnung in die Baueinheit 50 verwendet wird, möglich, daß jegliche benachbarte Bonding-Drähte 51 ein ander kontaktieren und elektrische Kurzschlüsse verursachen. Daher ist es schwierig, die gleichen Baueinheiten 50 für beide IC-Anordnungen zu verwenden. Folglich erfordert die Entwicklung bzw. Herstellung zweier Typen von IC-Anordnungen jeweils eine bestimmte fest vorgegebene Signalkarte 30 für eine bestimmte zu fertigende Baueinheit 50 in Abhängigkeit vom Typ der IC-Anord nungen, wodurch das Problem einer Zunahme der Versuchs- und Herstellkosten auftritt.

Hinzu kommt die Tatsache, daß beim Verbinden bzw. Anschließen der Drähte zur Verbindung der Bonding-Drähte 51 ein Einstellen der exakten Position der Verdrahtung aufgrund einer Begrenzung der mechanischen Genauigkeit nicht einfach ist. Somit erfordert eine Variation in Musteranordnungen der Bonding-Anschlußflächen 11, 12 eine große Anstrengung bei der Einstellung der exakten Positionierung der Verdrahtung, wodurch wiederum eine Erhöhung der Herstellkosten hervorgerufen wird.

Im Rahmen des voranstehenden Beispiels wurde die Entwicklung bzw. Herstellung zweier Typen von IC-Anordnungen beschrieben. Es ist jedoch zu berücksichtigen, daß es eine große Anzahl un terschiedlicher Typen von IC-Anordnungen auf der allgemeinen Basis geringer Produktionsmengen und unterschiedlicher Typen gibt. Daher sind die voranstehend genannten Probleme in der Realität sehr ernst zu nehmen.

Die voranstehenden Probleme lassen sich durch Standardisierung der Größe des Substrats und der Anzahl der angeordneten Muster von Anschlußflächen der IC-Anordnungen eliminieren. Dabei müßte die Standardisierung in Richtung der größten IC-Anordnung er folgen, damit die feste Signalkarte 30 und die Baueinheit 50 im Rahmen der Vielzahl der IC-Anordnungen allgemein verwendet wer den kann. Dies jedoch verursacht eine erhöhte Menge ungenutzter Bereiche auf dem Substrat, nämlich eine erhöhte Menge freier Räume zwischen den Schaltkreisbereichen und den Anschlußflä chen. Dies wiederum führt zu einem anderen Problem, nämlich zu dem Problem der Leistungsverringerung der IC-Anordnungen auf grund eines erhöhten Widerstandes aufgrund längerer leitfähiger Verbindungsmuster. Desweiteren führt dies zu einer Verringerung des Integrationsgrades der IC-Anordnungen.

Der voranstehend beschriebene, die Signalkarte verwendende Wafer-Test ist in der japanische Offenlegungsschrift Nr. 63-2 89 826 offenbart. Die dort offenbarte Signalkarte ist derart strukturiert, daß darauf eine große Anzahl von Anschlußflächen angeordnet und auf einem ersten Substrat befestigt sind, auf dem ein zweites Substrat mit einer Funktion zur Auswahl ledig lich notwendiger Ausgänge von den jeweiligen Anschlußflächen abnehmbar vorgesehen ist. Diese Struktur ermöglicht es, ver schiedene unterschiedliche Wafer-Tests lediglich durch Austau schen des zweiten Substrats ohne Änderung der Anschlußflächen bei jedem Test durchzuführen. Sogar dann, wenn solche eine Signalkarte verwendet wird, lassen sich die voranstehend erör terten Nachteile bei einem Wafer-Test bei IC-Anordnungen auf der Basis geringer Produktionsmengen und unterschiedlicher Typen mit verschiedenartigen Anordnungen von Anschlußflächen noch nicht eliminieren.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, einen hochintegrierten maßgeschneiderten IC ohne das Erforder nis spezifischer Test- oder Baukonfigurationen in einem kurzen Produktionsverfahren einfach herzustellen.

Eine erfindungsgemäße integrierte Schaltungsanordnung weist ein Substrat, eine auf dem Substrat ausgebildete Schaltung zur Aus gabe und Eingabe eines Signals nach bzw. von außerhalb der An ordnung, eine Mehrzahl auf dem Substrat angeordneter verbinden der Anschlußflächen zur Eingabe bzw. Ausgabe eines Signals zwi schen der Schaltung und außerhalb der Anordnung sowie Verbin dungsmittel zur elektrischen Verbindung der Anschlußflächen mit entsprechenden Eingabe-/Ausgabeterminals der Schaltung auf. Eine vorgegebene definierte Anzahl von definiert ausgebildeten Mustern von Anschlußflächen ist auf dem Substrat ausgebildet. Das Substrat weist eine beliebige Größe auf, so daß dort zumin dest eine vorgegebene Anzahl von Anschlußflächen angeordnet werden kann. Der Schaltkreis ist an einer beliebigen Position auf dem Substrat angeordnet, wobei diese Position von derjeni gen abweicht, in der die Anschlußflächen angeordnet sind. Die Anzahl der Anschlußflächen ist größer oder gleich der Anzahl der Anschlußflächen, die für die Eingabe bzw. Ausgabe des Signals zwischen dem Schaltkreis und außerhalb der Anordnung erforderlich sind.

Im Falle der Anwendung für verschiedene Typen integrierter Schaltungsanordnungen muß aufgrund der Tatsache, daß die Anzahl und die Anordnung der Muster der Anschlußflächen definiert ist, ein Signalkartensubstrat für den Wafer-Test oder für eine Bau einheit erfindungsgemäß zur Herstellung eines fertigen Produk tes verwendet werden. Ein vorgefertigtes Muster der Elektroden läßt sich dann allgemein verwenden. Folglich läßt sich auch auf der Basis einer geringen Produktionsmenge unterschiedlicher Typen von IC-Anordnungen ein allgemeines Signalkartensubstrat oder eine allgemeine Baueinheit für die verschiedenen Typen in tegrierter Schaltungsanordnungen verwenden. Da zur Verbindung externer Terminals mit Anschlußflächen ein allgemeines Muster von Drahtverbindungen verwendet werden kann, wobei die Kon trolle der Genauigkeit in der Positionierung aufgrund einer Be grenzung der mechanischen Genauigkeit der Drahtverbindungsma schinen schwierig ist, ist es unnötig, die Kontrolle der Posi tion für jede integrierte Schaltungsanordnung der verschiedenen Typen zu überprüfen.

Ein Verfahren zur Herstellung der erfindungsgemäßen integrier ten Schaltungsanordnungen weist folgende Verfahrensschritte auf: Zunächst wird auf Hauptflächen einer Mehrzahl von Substra ten die gleiche Anzahl und die gleiche Anordnung von Mustern aus Anschlußflächen ausgebildet. Anschließend werden in Berei chen auf den jeweiligen Oberflächen der Substrate dort, wo die Mehrzahl der Anschlußflächen nicht ausgebildet ist, Schalt kreise mit unterschiedlichen Signalverarbeitungsfunktionen aus gebildet. Schließlich werden Eingabe-/Ausgabeterminals der je weiligen Schaltungen mit entsprechenden Anschlußflächen verbun den.

Nach einem weiteren Aspekt des erfindungsgemäßen Verfahrens zur Herstellung integrierter Schaltungsanordnungen werden die je weils unterschiedliche Signalverarbeitungsfunktionen aufweisen den Schaltkreise zuerst auf den jeweiligen Oberflächen der Mehrzahl von Substraten ausgebildet. Anschließend werden die Oberflächen der jeweiligen Schaltkreise mit einem isolierenden Film überdeckt, auf den die gleiche Anzahl und die gleiche An ordnung von Mustern von Anschlußflächen ausgebildet werden. An schließend erfolgt eine Verbindung zwischen den Eingabe-/Aus gabeterminals der Schaltkreise und den Anschlußflächen.

Nach dem erfindungsgemäßen Verfahren ist es möglich, einen Wafer-Test einer Mehrzahl integrierter Schaltungsanordnungen verschiedener Typen auf der Basis einer geringer Produktions zahl verschiedener Typen durchzuführen. Darüber hinaus lassen sich die integrierten Schaltungsanordnungen in Baueinheiten in tegrieren und Verbindungsdrähte zwischen externen Terminals und den Anschlußflächen bewerkstelligen. Dies alles geschieht mit der gleichen Anordnung und unter den gleichen Bedingungen.

Darüber hinaus führt der Verfahrensschritt der ersten Ausbil dung der jeweiligen Schaltkreise auf der Mehrzahl der Substrate und das anschließende Ausbilden der Anschlußflächen auf dem als Zwischenschicht dienenden Isolierfilm, der diese Schaltungen bedeckt, zur Ausbildung einer mehrschichtigen integrierten Schaltungsanordnung, bei der die Anschlußflächen auf Bereichen ausgebildet werden können, wo auch die Schaltungen angeordnet sind.

Es gibt nun verschiedene Möglichkeiten, die Lehre der vorlie genden Erfindung in vorteilhafter Weise auszugestalten und wei terzubilden. Dazu ist einerseits auf die nachgeordneten Ansprü che, andererseits auf die nachfolgende Erläuterung von Aus führungsbeispielen der Erfindung anhand der Zeichnung zu ver weisen. In Verbindung mit der Erläuterung der bevorzugten Aus führungsbeispiele der Erfindung anhand der Zeichnung werden auch im allgemeinen bevorzugte Ausgestaltungen und Weiterbil dungen der Lehre erläutert. In der Zeichnung zeigt

Fig. 1A und 1B eine Anordnung von Anschlußflächen und Schaltkreisen auf Substraten zweier Typen integrierter Schaltungsanordnungen, wobei diese Schaltungsanordnungen auf der Basis geringer Herstellmengen und unterschied licher Typen produziert wurden,

Fig. 2A in einer Draufsicht den Zustand im Rahmen eines Wafer-Tests einer integrierten Schal tungsanordnung,

Fig. 2B den Gegenstand aus Fig. 2A im Schnitt ent lang der Linie E-E,

Fig. 3A in einer Draufsicht eine in eine Baueinheit 50 montierte integrierte Schaltungsanord nung, die desweiteren verdrahtet ist,

Fig. 3B den Gegenstand aus Fig. 3A im Schnitt ent lang der Linie F-F,

Fig. 4A in einer Draufsicht ein Ausführungsbeispiel eines leitenden Verbindungsmusters zur Ver bindung einer Anschlußfläche 11 und einer Schaltung 12 in einer integrierten Schal tungsanordnung,

Fig. 4B den Gegenstand aus Fig. 4A im Schnitt ent lang der Linie G-G,

Fig. 4C das Ersatzschaltbild des Gegenstandes aus den Fig. 4A und 4B,

Fig. 5 ein weiteres Beispiel eines lei tenden Verbindungsmusters zur Verbindung der Anschlußfläche 11 mit der Schaltung 12 in der integrierten Schaltungsanordnung,

Fig. 6A und 6B ein erstes Ausführungsbeispiel der erfin dungsgemäßen integrierten Schaltungsanord nung, wobei hier die Anordnung der An schlußflächen und der Schaltungen auf dem Substrat einer ersten und einer zweiten in tegrierten Schaltungsanordnung dargestellt sind,

Fig. 7A und 7B ein zweites Ausführungsbeispiel der erfin dungsgemäßen integrierten Schaltungsanord nung, wobei hier ebenfalls die Anordnung der Anschlußflächen und der Schaltkreise auf dem Substrat einer ersten und einer zweiten Schaltungsanordnung dargestellt sind,

Fig. 8A und 8B ein drittes Ausführungsbeispiel einer er findungsgemäßen integrierten Schaltungsan ordnung, wobei hier ebenfalls die Anordnung der Anschlußflächen und der Schaltkreise auf den Substraten einer ersten und einer zweiten Schaltungsanordnung dargestellt sind,

Fig. 9A und 9B ein viertes Ausführungsbeispiel einer er findungsgemäßen integrierten Schaltungsan ordnung, wobei hier die Anordnungen der An schlußflächen und Schaltkreise auf den Sub straten der ersten und der zweiten inte grierten Schaltungsanordnung dargestellt sind,

Fig. 10A und 10B ein fünftes Ausführungsbeispiel der erfin dungsgemäßen integrierten Schaltungsanord nung, wobei hier die Anordnungen der An schlußflächen und Schaltkreise auf den Sub straten der ersten und zweiten integrierten Schaltungsanordnung dargestellt sind,

Fig. 11A und 11B ein sechstes Ausführungsbeispiel der erfin dungsgemäßen integrierten Schaltungsanord nung, wobei hier ebenfalls die Anordnungen der Anschlußflächen und Schaltkreise auf den Substraten der ersten und zweiten inte grierten Schaltungsanordnung dargestellt sind,

Fig. 12A in einer Draufsicht das sechste Ausfüh rungsbeispiel der vorliegenden Erfindung, wobei die erste integrierte Schaltungsan ordnung in die Baueinheit 50 integriert ist,

Fig. 12B den Gegenstand aus Fig. 12A im Schnitt ent lang der Linie A-A,

Fig. 13A und 13B eine weitere Ausgestaltung des sechsten Ausführungsbeispiels der vorliegenden Er findung,

Fig. 14A und 14B ein siebtes Ausführungsbeispiel der vorlie genden Erfindung, wobei die Anordnung der Anschlußflächen und Schaltkreise auf den Substraten der ersten und der zweiten inte grierten Schaltungsanordnung dargestellt sind,

Fig. 15A in einer Draufsicht das siebte Ausführungs beispiel der vorliegenden Erfindung, wobei die erste integrierte Schaltungsanordnung in die Baueinheit 50 integriert ist,

Fig. 15B den Gegenstand aus Fig. 15A im Schnitt ent lang der Linie B-B,

Fig. 16A und 16B eine Weiterbildung des siebten Ausführungs beispiels der vorliegenden Erfindung,

Fig. 17A und 17B detaillierte Beispiele der Anordnung von Anschlußflächen 11 und Schaltkreisen 12 der ersten integrierten Schaltungsanordnung ge mäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung,

Fig. 17C in einem detaillierten Beispiel die Anord nung der Anschlußflächen 11 und Schaltkrei se 12 der ersten integrierten Schaltungsan ordnung des siebten Ausführungsbeispiels der vorliegenden Erfindung,

Fig. 18A in einer Draufsicht das siebte Ausführungs beispiel der vorliegenden Erfindung, wobei die Anordnung im Bereich der Anschlußfläche 11 dargestellt ist,

Fig. 18B den Gegenstand aus Fig. 18A im Schnitt ent lang der Linie C-C,

Fig. 18C in einer geschnittenen Darstellung den Ge genstand aus Fig. 18A im Schnitt entlang der Linie D-D und

Fig. 18D in einer geschnittenen Darstellung eine elektrische Verbindung zwischen einer Lei tung 17a und einer Verbindungsschicht 18 im Bereich nahe des Randes des Substrats 11.

Nachfolgend werden Ausführungsbeispiele der vorliegenden Erfin dung unter Bezugnahme auf die Figuren erläutert.

Die Fig. 6A und 6B zeigen eine Chip-Konfiguration einer ersten und einer zweiten IC-Anordnung gemäß einem ersten Ausführungs beispiel der vorliegenden Erfindung. Bei dem zuvor beschriebe nen herkömmlichen Beispiel einer IC-Anordnung unterscheidet sich die Anzahl und die Ausgestaltung der Muster der Anschluß flächen 11 von denjenigen der Anschlußflächen 21 zwischen der ersten und der zweiten IC-Anordnung. Bei dem in Rede stehenden Ausführungsbeispiel ist jedoch die Anzahl der Anschlußflächen 21 in der zweiten IC-Anordnung derart erhöht, daß sie der An zahl der Anschlußflächen 11 entspricht. Desweiteren sind die Anschlußflächen 11 und 21 entlang der drei Seiten eines jeden rechtwinkligen Substrats 10, 20 nach gleichem Muster angeord net. Die erhöhte Anzahl der Anschlußflächen 21 bei der zweiten IC-Anordnung ist zum Betrieb einer Schaltung 22 unnötig. Folg lich wird diese erhöhte Anzahl zur Übertragung von Signalen in der Praxis nicht verwendet. Darüber hinaus unterscheidet sich das Substrat 10 der ersten IC-Anordnung von dem Substrat 20 der zweiten IC-Anordnung hinsichtlich der Größe, wobei eine Seite jedes der die Signalanschlüsse 11, 21 aufweisenden Substrate 10, 20 relativ zu den Anschlußflächen 11, 21 um eine Seite ver schoben bzw. gekippt ist. Desweiteren sind in Bereichen inner halb der Anschlußflächen 11, 21 auf den Substraten 10, 20 Schaltungen 12, 22 mit gegenseitig unterschiedlichen Breiten ausgebildet. Die Schaltungen 12, 22 bestehen hauptsächlich aus internen logischen Schaltkreisen mit Signalverarbeitungsfunk tionen und einer Mehrzahl von in den Figuren nicht gezeigten Eingabe-/Ausgabeterminals, die mit den entsprechenden Anschluß flächen 11, 21 verbunden sind.

Ein Wafer-Test dieser IC-Anordnungen wird wie bei dem in den Fig. 2A und 2B dargestellten herkömmlichen Beispiel durchge führt. Die IC-Anordnungen sind wie bei dem in den Fig. 3A und 3B gezeigten herkömmlichen Beispiel in eine Baueinheit 50 ein gebunden. Da die Anschlußflächen 11, 21 dieselbe Musteranord nung zwischen der ersten und der zweiten IC-Anordnung für den Wafer-Test aufweisen, läßt sich das gleiche Signalkartensub strat verwenden. Die gleiche Baueinheit läßt sich ebenso zur Einverleibung der Anordnungen in die Baueinheit 50 verwenden. Ungenutzte oder "Dummy"-Anschlußflächen werden während des Tests durch entsprechende Anschlußflächen kontaktiert, jedoch liegt an diesen Anschlußflächen kein Signal an. Beim ab schließenden Einbinden der IC-Anordnungen werden unbenutzte An schlußflächen nicht mit Terminals der Baueinheit verbunden.

Daher kann bei diesem Ausführungsbeispiel der Wafer-Test mit der gleichen Anordnung zur Entwicklung oder Herstellung der Schaltungen 12, 22 mit unterschiedlichen Breiten und Signalver arbeitungsfunktionen durchgeführt werden. Ebenso ist es mög lich, die Anordnungen in die gleiche Baueinheit einzubringen. Dies ermöglicht die Reduzierung der Entwicklungskosten und der Herstellkosten solcher zwei Typen von IC-Anordnungen, bei denen die Schaltungen unterschiedliche Breiten od. dgl. gemäß voran gegangener Beschreibung aufweisen. Die in Rede stehenden IC-An ordnungen eignen sich zur Herstellung geringer Mengen unter schiedlicher Typen. Während sich die unterschiedlichen IC-An ordnungen bei dem in Rede stehenden Ausführungsbeispiel auf zwei unterschiedliche Typen bezogen haben, werden die aus der erfindungsgemäßen Anordnung resultierenden Effekte mit zuneh mender Diversifikation der IC-Anordnungen größer.

Die Fig. 7A und 7B zeigen eine Chip-Konfiguration der ersten und zweiten IC-Anordnung entsprechend einem zweiten Ausfüh rungsbeispiel der vorliegenden Erfindung. Bei diesem Ausfüh rungsbeispiel sind die Anzahl und Anordnungsmuster der An schlußflächen 11 die gleichen wie diejenigen der Anschlußflä chen 21. Die Anschlußflächen 11, 21 sind desweiteren linear an geordnet und befinden sich dabei auf jeweils gegenüberliegenden Seiten der Substrate 10 bzw. 20. Das Substrat 10 der ersten IC- Anordnung unterscheidet sich von dem Substrat 20 der zweiten IC-Anordnung hinsichtlich der Größe und des Abstandes zwischen den einander gegenüberliegenden Seiten der Substrate 10, 20, wo keine der Anschlußflächen 11, 21 vorgesehen sind.

Bei dem in Rede stehenden Ausführungsbeispiel ist es ebenso möglich, nahezu den gleichen Effekt zu erzielen, wie bei dem erstgenannten Ausführungsbeispiel. Desweiteren läßt sich die relative Position der Schaltungen 12, 22 in lateraler Richtung bezüglich der Anschlußflächen 11, 21 flexibler bestimmen.

Die Fig. 8A und 8B zeigen eine Chip-Konfiguration der ersten und der zweiten IC-Anordnung gemäß einem dritten Ausführungs beispiel der vorliegenden Erfindung. Bei diesem Ausführungsbei spiel sind entlang zweier aneinander grenzender Seiten jedes der Substrate 10, 20 die gleiche Anzahl und die gleiche Muster folge von Anschlußflächen 11, 21 in Form des Buchstabens "L" angeordnet. Die Substrate 10, 20 unterscheiden sich in der Größe durch laterale oder longitudinale Änderung der relativen Position zweier von vier Seiten jedes der Substrate 10, 20, auf denen keine Anschlußflächen 11, 21 angeordnet sind - relativ zu den Anschlußflächen 11, 21.

Bei dem in Rede stehenden Ausführungsbeispiel ist es möglich, nahezu die gleichen Effekte wie bei dem zuvor beschriebenen ersten Ausführungsbeispiel zu erhalten. Dies liegt an der Mehr zahl von IC-Anordnungen, bei denen Schaltungen mit unterschied lichen Breiten und Längen ausgebildet sind.

Die Fig. 9A und 9B zeigen eine Chip-Konfiguration der ersten und der zweiten IC-Anordnung gemäß einem vierten Ausführungs beispiel der vorliegenden Erfindung.

Bei diesem Ausführungsbeispiel sind jeweils die gleiche Anzahl und die gleiche Musterfolge von Anschlußflächen in linearer An ordnung entlang jeweils einer Seite jedes der Substrate 10, 20 vorgesehen. Die Substrate 10, 20 unterscheiden sich in ihrer Größe durch laterale oder longitudinale Änderung ihrer Position hinsichtlich der verbleibenden drei Seiten der jeweiligen Sub strate 10, 20, auf denen keine Anschlußflächen 11, 21 vorgese hen sind - im Hinblick auf die Anschlußflächen 11, 21.

Mit diesem Beispiel erhält man nahezu den gleichen Effekt wie bei dem zuvor beschriebenen dritten Ausführungsbeispiel. Ebenso läßt sich die relative Position der Schaltungen 12, 22 in late raler Richtung bezüglich der Anschlußflächen 11, 21 flexibler festlegen.

Die Fig. 10A und 10B zeigen die erste und die zweite IC-Anord nung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel ist dieselbe Anzahl und dieselbe Musterfolge der Anschlußflächen 11, 21 vorgesehen, wobei die Anschlußflächen 11, 21 entlang vier rechtwinklig zu einander ausgebildeten Seiten mit gleicher Seitenlänge und Ge stalt auf den jeweiligen Hauptflächen der Substrate 10, 20 an geordnet sind. Die Substrate 10, 20 unterscheiden sich in ihrer Größe durch laterale oder longitudinale Änderung der relativen Position der vier Seiten jedes der Substrate 10, 20 bezüglich der Anschlußflächen 11, 21. Die jeweiligen Schaltungen 12, 22 sind in Bereichen zwischen den jeweiligen Anschlußflächen 11, 21 und den umliegenden Bereichen der jeweiligen Substrate 10, 20 sowie in durch die jeweiligen Anschlußflächen 11, 21 einge schlossenen Bereichen vorgesehen.

Gemäß dem in Rede stehenden Ausführungsbeispiel ist es möglich, den gleichen Effekt wie bei dem voranstehend beschriebenen Aus führungsbeispiel aufgrund der Mehrzahl von IC-Anordnungen ver schiedener Typen mit darin vorgesehenen Schaltungen unter schiedlicher Breiten und Längen zu erhalten. Desweiteren ist es möglich, die relative Lage zwischen den Anschlußflächen 11, 21 und den Schaltungen 12, 22 freier zu bestimmen. Die Vorkehrung von Anschlußflächen 11, 21 in der Nähe des Zentrums der Sub strate 10, 20 verursachen vergleichsweise kürzere Entfernungen zwischen den Eingabe-/Ausgabeterminals der in der Nähe der Mitte der Substrate 10, 20 und der Anschlußflächen 11, 21 ange ordneten Schaltungen 12, 22. Dadurch wird der Verbindungsprozeß erleichtert, worin ein weiterer Verdienst bzw. Vorteil dieser Erfindung liegt.

Nachfolgend wird unter Bezugnahme auf die Fig. 11A und 11B ein weiteres Ausführungsbeispiel der vorliegenden Erfindung be schrieben. Diese Figuren zeigen eine Chip-Konfiguration der ersten und zweiten IC-Anordnung dieses Ausführungsbeispiels. Dieses in Rede stehende Ausführungsbeispiel unterscheidet sich von den zuvor erörterten fünf Ausführungsbeispielen dahinge hend, daß die gleiche Anzahl und das gleiche Anordnungsmuster von Anschlußflächen in einer Mehrzahl von Reihen und Spalten gemäß einer Matrix angeordnet sind. Die Anzahl der Anschlußflä chen 11, 21 ist größer als zur Signalübertragung zwischen den Eingabe-/Ausgabeterminals der Schaltungen 12, 22 und außerhalb der Anordnungen erforderlich ist. Folglich sind diejenigen An schlußflächen 11, 21, die nicht mit den Eingabe-/Ausgabe- Terminals der Schaltungen 12, 22 verbunden sind, zur Signal übertragung nicht genutzt. Die Substrate 10, 20 unterscheiden sich in ihrer Größe durch laterale und longitudinale Unter schiede ihrer relativen Position jeder der Seiten der Substrate 10, 20 bezüglich der Anschlußflächen 11, 21.

Die Fig. 12A und 12B zeigen eine IC-Anordnung, die in eine aus einer isolierenden Substanz gebildete Baueinheit 50 eingebracht ist. Gemäß der in Rede stehenden Figuren ist die IC-Anordnung derart in die Baueinheit 50 eingebracht, daß diejenige Seite der Anordnung, auf der die Anschlußflächen 11 ausgebildet sind, nach unten gerichtet ist. Elektroden 54 der Baueinheit 50 sind in Positionen entsprechend der Anordnung der Anschlußflächen 11 ausgebildet. Innerhalb der Baueinheit 50 ist zur elektrischen Verbindung mit den Elektroden 54 über eine elektrisch leitende Verbindungssubstanz 56 ein elektrisch leitfähiges Verbindungs muster 55 vorgesehen. Die Elektroden 54 und die entsprechenden Anschlußflächen 11 sind miteinander elektrisch verbunden und kleben mittels einer elektrisch leitfähigen Substanz 57 anein ander. Das Verbindungsmuster 55 ist mit einer in den Figuren nicht gezeigten externen Elektrode der Baueinheit 50 elektrisch verbunden.

Die so in die Baueinheit 50 eingebrachte IC-Anordnung weist eine mit Harz od. dgl. abgedichtete bzw. isolierte Oberfläche auf, so daß das Produkt fertiggestellt ist. Die Anschlußflächen 11 sind über die elektrisch leitende Klebesubstanz 57, elek trisch leitende Verbindungssubstanzen 56 und das elektrisch leitende Verbindungsmuster 55 der Baueinheit 50 mit externen Elektroden der Baueinheit 50 elektrisch verbunden. Dadurch ist es möglich, die signalverarbeitende Funktion der Schaltung 12 von der externen Elektrode der Baueinheit 50 aus zu nutzen.

Da bei diesem Ausführungsbeispiel die Anschlußflächen 11, 21 das gleiche Muster zwischen der ersten und der zweiten IC-An ordnung aufweisen, ist es möglich, ein gemeinsames Signalkar tensubstrat zum Wafer-Test zu benutzen und zur Einverleibung der in Rede stehenden Anordnungen in die Baueinheit 50 eine allgemeine Baueinheit zu verwenden.

Das Verdrahten bzw. die bei diesem Ausführungsbeispiel ange wandte Bonding-Methode wird auch Flip-Flop-Bonding genannt. Als Basispatent für dieses Flip-Flop-Bonding wird das US-Patent 34 95 133 von Miller et al genannt. Die Merkmale des Flip-Flop- Bondings bestehen darin, daß beim Bonding bzw. Verdrahten eine Bonding-Zuleitung derart vorgesehen wird, wie sie beim Löten (elektrisch leitende Klebesubstanz 57 bei dem in Rede stehenden Ausführungsbeispiel) erhitzt und zum Plazieren auf einer An schlußfläche geschmolzen wird, wobei die Oberflächenspannung der Bonding-Zuleitung zu einer automatischen Lagegenauigkeit führt.

Die in den Fig. 13A und 13B gezeigte Weiterbildung zeigt eben falls eine positionale Beziehung zwischen den Anschlußflächen 11, 21 und den Schaltkreisen 12, 22 des in Rede stehenden Aus führungsbeispiels. Bei dieser Ausgestaltung sind gleiche Anzahl und gleiches Muster von Anschlußflächen 11, 21 in Form einer Matrix nahezu mittig auf dem Substrat 10 bzw. 20 vorgesehen. Die Substrate 10, 20 weisen unterschiedliche Größe durch late rale und longitudinale Änderung der relativen Position der je weiligen vier Seiten der Substrate 10, 20 bezüglich der An schlußflächen 11, 21 auf.

Nachfolgend wird nun ein siebtes Ausführungsbeispiel der vor liegenden Erfindung beschrieben. Gemäß den Darstellungen in den Fig. 14A und 14B entspricht die Konfiguration der ersten und zweiten IC-Anordnung der in den Fig. 13A und 13B gezeigten Aus gestaltung des vorbeschriebenen sechsten Ausführungsbeispiels. Die Konfiguration des hier in Rede stehenden Ausführungsbei spiels unterscheidet sich von dem sechsten Ausführungsbeispiel darin, daß die IC-Anordnungen hier eine mehrschichtige Struktur aufweisen, in der die Anschlußflächen 11, 21 auf der Oberfläche einer obersten Schicht ausgebildet sind, die sich von derjeni gen Schicht unterscheidet, auf der die Schaltungen 12, 22 aus gebildet sind.

Die Fig. 15A und 15B zeigen einen Zustand des in Rede stehenden Ausführungsbeispiels, bei dem die erste IC-Anordnung in die Baueinheit 50 eingebracht ist. Das Befestigen des Substrats 10 auf der Baueinheit 50 und das Verbinden gemäß des in Rede ste henden Ausführungsbeispiels ist ähnlich der Vorgehensweise ge mäß dem in den Fig. 12A und 12B beschriebenen sechsten Ausfüh rungsbeispiel. Bei dem in Rede stehenden Ausführungsbeispiel läßt sich der gleiche Effekt wie bei dem zuvor beschriebenen Ausführungsbeispiel erreichen, was sogar dann gilt, wenn die IC-Anordnung als mehrschichtige Struktur ausgebildet ist. Dies bedeutet, daß die Ausgestaltung der gleichen Anzahl und der gleichen mustermäßigen Ausgestaltung der Anschlußflächen 11, 21 auf der obersten Schicht der Substrate 10, 20 es ermöglicht, ein gemeinsames Signalkartensubstrat zur Durchführung des Wafer-Tests oder eine gemeinsame Baueinheit zur Inkorporation beim Fertigungsschritt zum Herstellen des Endprodukts mehrerer Typen von IC-Anordnungen zu verwenden. Da die Oberfläche der Substrate 10, 20, auf der die Anschlußflächen 11, 21 ausgebil det sind, sich von der die Schaltungen 12, 22 aufweisenden Schicht bei dem in Rede stehenden Ausführungsbeispiel unter scheiden, lassen sich die Anschlußflächen 11, 21 in ebener Aus gestaltung auch in Bereichen anordnen, wo die Schaltkreise 12, 22 ausgebildet sind.

Als weitere Ausgestaltung des in Rede stehenden Ausführungsbei spiels wird auf die in den Fig. 16A und 16B gezeigte Anordnung verwiesen, die der Weiterbildung in den Fig. 10A und 10B gemäß dem fünften Ausführungsbeispiel entspricht.

Die Fig. 17A und 17C zeigen detaillierte Beispiele der Anord nung von Anschlußflächen 11 und Schaltungen 12 auf dem Substrat 10 hinsichtlich der meisten der voranstehend beschriebenen Aus führungsbeispiele. Die detailliert dargestellten Beispiele ge mäß der Fig. 17A und 17B beziehen sich auf zwei Weiterbildungen des fünften Ausführungsbeispiels. Bei diesen detaillierten Bei spielen einer Anordnung ist die Verbindung zwischen jeder An schlußfläche 11 und jeder Schaltung 12 mittels eines Eingabe und/oder Ausgabe-Puffer-Schaltkreises 17 durchgeführt. Die in Fig. 17C dargestellte detaillierte Anordnung zeigt eine Weiter bildung des voranstehend beschriebenen siebten Ausführungsbei spiels. Dabei sind die Eingabe- und/oder Ausgabe-Puffer-Schalt kreise 17 an Randbereichen einer obersten Schicht des Substrats 10 ausgebildet. Die Anschlußflächen 11 sind ebenfalls auf der gleichen Schicht vorgesehen. Das Umfeld einer Anschlußfläche 11 des in Fig. 17C dargestellten detaillierten Ausführungsbei spiels ist beispielsweise in den Fig. 18A, 18B und 18C darge stellt. Gemäß dieser Figuren ist in unmittelbarer Nähe der An schlußfläche die Oberfläche einer Schaltung 12 durch elektri sche Verbindung zwischen einem MOS-Transistor 14 und einer elektrisch leitenden Verbindungsschicht 18 über eine Kontakt öffnung 14a gebildet, wobei das Ganze durch einen als Zwischen schicht ausgebildeten Isolierfilm 16a überdeckt ist. Zwischen der auf dem als Zwischenschicht dienenden Isolierfilm 16a aus gebildeten Anschlußfläche 11 und der Schaltung 12 ist im Be reich der Anschlußfläche 11 keine Kontaktöffnung vorgesehen. Folglich sind die Anschlußfläche 11 und die Schaltung 12 in diesem Bereich nicht leitend.

Desweiteren sind der Randbereich der Anschlußfläche 11 und die Oberfläche einer Leitung 11a durch einen zum Schutz dienenen Isolierfilm 16b bedeckt. Folglich ist die rechtwinklige Ober fläche der Anschlußfläche 11 an der Oberfläche der IC-Anordnung freigelegt.

Die elektrische Verbindung zwischen der Anschlußfläche 11 und den Eingabe-/Ausgabeterminals der Schaltung 12 ist dadurch realisiert, daß sich ein Leitungsmuster von der Anschlußfläche 11 bzw. den Schaltungen 12 aus erstreckt. Die Anschlußfläche 11 und die Schaltungen 12 sind über außerhalb des Bereichs der Schaltungen 12 ausgebildete Kontaktöffnungen miteinander ver bunden. Beispielsweise bei dem in Fig. 17C dargestellten de taillierten Beispiel sind die Terminals der jeweiligen Eingabe und/oder Ausgabe-Puffer-Schaltkreise 17 am Randbereich der obersten Schicht der IC-Anordnung ausgebildet und an ihren Lei tungen 17a über Kontaktöffnungen 17b mit einer Verbindungs schicht 18 der Schaltungen 12, 22 verbunden, wobei diese direkt unterhalb der Terminals gemäß der Darstellung in Fig. 18D ange ordnet sind.

Gemäß der Beschreibung zu den voranstehenden Ausführungsbei spielen sind die Anzahl und die mustermäßige Anordnung der An schlußflächen 11, 21 in jedem Falle eindeutig vorgegeben. Folg lich ist es sogar im Falle einer geringen Fertigungsmenge ver schiedener Typen nicht erforderlich, die konstruktive Ausge staltung der die IC-Anordnungen beinhaltenden Baueinheit 50 und das Signalkartensubstrat zur Durchführung eines Wafer-Tests für jeden Typ zu ändern. Konstruktiv ist es lediglich erforderlich, die die Eingabe- und/oder Ausgabe-Puffer-Schaltungen 17 od. dgl. zwischen den Schaltungen 12, 22 und den Anschlußflächen 11, 21 zu ändern. Mit der fortgeschrittenen CAD-Technik läßt sich die in Rede stehende Verbindung konstruktiv leicht ändern und die konstruktive Ausgestaltung sowie Herstellung einer ent sprechenden Maske läßt sich leicht durchführen. Folglich er folgt die Ausgestaltung der Anschlußflächen 11, 21, der Schal tungen 12, 22 und der Eingabe- und/oder Ausgabe-Puffer-Schal tungen 17 etc. relativ leicht durch übliche Fotolithografie, was für alle vorangegangenen Ausführungsbeispiele gilt.

Desweiteren verursacht die eindeutig festgelegte Anzahl sowie mustermäßige Ausgestaltung der Anschlußflächen 11, 21 einen vergleichsweise großen freien Bereich zwischen den Anschlußflä chen 11, 21 und den Schaltungen 12, 22 einer IC-Anordnung mit Schaltungen 12, 22 geringer Größe. Die erfindungsgemäße Lehre läßt sich jedoch auch oft auf solche IC-Anordnungen anwenden, die vergleichweise enge Funktionen und Anwendungen bei geringer Herstellmenge und unterschiedlichen Typen aufweist. Folglich beanspruchen solche freien Bereich in einem solchen Falle kei nen so großen Raum wie bei dem zuvor erörterten Ausführungsbei spiel. Wenn der freie Bereich groß ist, nimmt die Verbindungs strecke zwischen den Schaltungen 12, 22 und den Anschlußflächen 11, 21 zu, was zu einem Problem eines zunehmenden elektrischen Widerstandes führt. Dieser freie Bereich ist jedoch ein Verbin dungsbereich zwischen den Anschlußflächen 11, 21 und dem Ein gabe- und/oder Ausgabe-Puffer-Schaltkreis 17, so daß im Ver gleich mit einer internen Verbindung der IC-Anordnung eine min destens zehnmal größere kapazitive Ladung als die der internen Verbindung parasitär mit diesem freien Bereich verbunden ist. Sogar dann, wenn dieser freie Bereich mehr oder weniger größer wird, ist eine sich daraus ergebende Verschlechterung der elek trischen Charakteristik zu vernachlässigen.

Obwohl die erfindungsgemäße Lehre durch die voranstehenden Aus führungsbeispiele ausführlich erläutert worden ist, dienen die voranstehenden Ausführungsbeispiele lediglich der Illustration der erfindungsgemäßen Lehre und schränken diese nicht ein. Vielmehr ist die erfindungsgemäße Lehre ausschließlich durch die nachfolgenden Patentansprüche vorgegeben.

Claims

1. Integrierte Schaltungsanordnung mit
einem Substrat (10, 20),
einer auf dem Substrat (10, 20) ausgebildeten Schaltung (12, 22), wobei die Schaltung (12, 22) zur Durchführung einer vorgegebenen Funktion dient und Eingabe-/Ausgabeterminals zur Aufnahme und Abgabe elektrischer Signale dienen,
einer Mehrzahl von Anschlußflächen (11, 21) zur Bildung elektrischer Verbindungen zu der Schaltung (12, 22) über die Eingabe-/Ausgabeterminals der Schaltung (12, 22) und
Verbindungsmitteln (11a) zur elektrischen Verbindung der Anschlußflächen (11, 21) mit einem entsprechenden Eingabe /Ausgabeterminal der Schaltung (12, 22),
dadurch gekennzeichnet, daß die Anschluß flächen (11, 21) mit vorgegebener Geometrie auf dem Substrat (10, 20) ausgebildet sind, daß das Substrat (10, 20) eine be liebige Größe aufweist, so daß zumindest eine Mehrzahl von An schlußflächen (11, 21) darauf anordenbar sind, daß die Schal tung (12, 22) an einer beliebigen Stelle auf dem Substrat (10, 20) angeordnet ist, die nicht durch die Anschlußflächen (11, 21) belegt ist und daß die Anzahl der Anschlußflächen (11, 21) mindestens so groß ist wie die Anzahl der Eingabe /Ausgabeterminals der Schaltung (12, 22).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich net, daß das Substrat (10, 20) eine rechtwinklige Oberfläche aufweist und daß die Anschlußflächen (11, 21) nahe des äußeren Umfangs entlang einer Seite bis hin entlang dreier Seiten von vier Seiten der Oberfläche des Substrats (10, 20) ausgebildet sind.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich net, daß das Substrat (10, 20) eine rechtwinklige Oberfläche aufweist, daß die Anschlußflächen (11, 21) auf einer Seite ei nes Rechtecks ausgebildet sind, wobei die Seiten des Rechtecks im wesentlichen parallel zu den Seiten des Substrats (10, 20) angeordnet sind, und daß die Schaltung (12, 22) innerhalb und außerhalb eines durch die Anschlußflächen (11, 21) eingeschlos senen Bereichs ausgebildet sind.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich net, daß das Substrat (10, 20) eine rechtwinklige Oberfläche aufweist, daß die Anschlußflächen (11, 21) matrixförmig ange ordnet sind und dabei ein Rechteck bilden, dessen Seiten im we sentlichen parallel zu den Seiten des Substrats (10, 20) liegen und daß die Schaltung (12, 22) in einem Bereich außerhalb des jenigen Bereiches angeordnet ist, in dem die Anschlußflächen (11, 21) liegen.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich net, daß die Anschlußflächen (11, 21) auf einem als Zwischen schicht dienenden Isolierfilm (16a) angeordnet sind und daß der Isolierfilm (16a) eine obere Oberfläche der Schaltung (12, 22) bedeckt.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeich net, daß das Substrat (10, 20) eine rechtwinklige Oberfläche aufweist und daß die Anschlußflächen (11, 21) auf den Seiten eines Rechtecks angeordnet sind, wobei die Seiten des Rechtecks im wesentlichen parallel zu den Seiten des Substrats (10, 20) auf dem als Zwischenschicht dienenden Isolierfilm (16a) liegen.

7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeich net, daß das Substrat (10, 20) eine rechtwinklige Oberfläche aufweist und daß die Anschlußflächen (11, 21) matrixförmig an geordnet sind und dabei ein Rechteck bilden, dessen Seiten im wesentlichen parallel zu den Seiten des Substrats (10, 20) auf dem als Zwischenschicht dienenden Isolierfilm (16a) liegen.

8. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich net, daß die Anschlußflächen (11, 21) mit den Eingabe-/Ausgabe terminals der Schaltung (12, 22) über einen Eingabe-/Ausgabe- Puffer-Schaltkreis (17) verbunden sind.

9. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeich net, daß die Anschlußflächen (11, 21) mit dem Eingabe-/Ausgabe terminal der Schaltung (12, 22) verbunden sind und daß diese Verbindung über den Eingabe-/Ausgabe-Puffer-Schaltkreis (17) erfolgt, der auf dem als Zwischenschicht dienenden Isolierfilm (16a) an der Außenseite desjenigen Bereichs ausgebildet ist, wo die Anschlußflächen (11, 21) ausgebildet sind.

10. Integrierte Schaltungsanordnung, gekennzeichnet durch
ein Substrat, dessen Größe sich von der Größe eines Sub strats integrierter Schaltungsanordnungen unterschiedlichen Typs unterscheidet,
eine auf dem Substrat angeordnete Schaltung mit einer Mehrzahl von Verbindungspunkten, wobei sich die Funktion der Schaltung von der Funktion einer Schaltung der integrierten Schaltungsanordnungen eines unterschiedlichen Typs unterschei det und
einer Mehrzahl auf dem Substrat ausgebildeter Anschluß flächen, wobei die Anzahl der Anschlußflächen die gleiche ist wie die Anzahl der Anschlußflächen der integrierten Schaltungs anordnung des unterschiedlichen Typs, wobei die Anordnung der Anschlußflächen auf dem Substrat der Anordnung der Anschlußflä chen auf dem Substrat der integrierten Schaltungsanordnung des anderen Typs entspricht und wobei die Anschlußflächen mit den Anschlußpunkten des Schaltkreises elektrisch verbunden sind.

11. Integrierte Schaltungsanordnung mit
einem eine rechtwinklige Oberfläche aufweisenden Substrat (10, 20) ,
einer auf dem Substrat (10, 20) ausgebildeten Schaltung (12, 22), wobei die Schaltung (12, 22) die Eingabe bzw. Ausgabe eines Signals nach bzw. von außerhalb der Anordnung bewirkt,
einer Mehrzahl auf dem Substrat (10, 20) angeordneter Verbindungsflächen (11, 21) zur Übertragung von Eingabe-/Aus gabe-Signalen zwischen dem Schaltkreis (12, 22) und
einem Bereich außerhalb der Anordnung und Verbindungsmit teln (11a) zur elektrischen Verbindung der Anschlußflächen (11, 21) mit einem entsprechenden Eingabe-/Ausgabeterminal der Schaltung (12, 22), dadurch gekennzeichnet, daß die Verbin dungsflächen (11, 21) an vorgegebenen Positionen an den Seiten eines auf dem Substrat (10, 20) ausgebildeten vorgegebenen Rechtecks vorgesehen sind, daß die Seiten des Rechtecks im we sentlichen parallel zu den Seiten des Substrats (10, 20) ange ordnet sind, daß die Schaltung (12, 22) innerhalb und außerhalb eines von den Anschlußflächen (11, 21) eingeschlossenen Be reichs ausgebildet ist und daß die Anschlußflächen (11, 21) mit einem mit dem Eingabe- und/oder Ausgabeterminal der Schaltung (12, 22) über einen Eingabe- und/oder Ausgabe-Puffer-Schalt kreis (17) verbunden sind, wobei der Eingabe- und/oder Ausgabe- Puffer-Schaltkreis (17) in einem Bereich zwischen den Anschluß flächen (11, 21) und der Schaltung (12, 22) ausgebildet ist.

12. Verfahren zur Herstellung einer Mehrzahl integrierter Schaltungsanordnungen mit unterschiedlich gestalteten äußeren Randbereichen der Schaltung auf den jeweiligen Substraten, ge kennzeichnet durch folgende Verfahrensschritte:
Bereitstellung einer Mehrzahl von Substraten (10, 20);
Ausbildung einer Mehrzahl von Anschlußflächen (11, 21) in vorgegebener geometrischer Anordnung auf der Oberfläche jedes der Substrate (10, 20);
Ausbildung von Schaltungen (12, 22) mit unterschiedlichen Signalverarbeitungsfunktionen in jeweiligen Bereichen des Sub strats (10, 20), die nicht von den Anschlußflächen (11, 21) be legt sind und wobei die Schaltung Eingabe-/Ausgabeterminals aufweist; und
Verbinden der Eingabe-/Ausgabeterminals der Schaltungen (12, 22) mit den jeweiligen Anschlußflächen (11, 21).

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Mehrzahl der Substrate (10, 20) jeweils rechteckige Ober flächen unterschiedlicher Größen aufweist und daß die Anschluß flächen (11, 21) mit jeweils gleichem Muster nahe des äußeren Randbereichs entlang einer bis drei Seiten der insgesamt vier Seiten der Oberfläche jedes der Substrate (10, 20) ausgebildet sind.

14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Mehrzahl der Substrate (10, 20) jeweils rechteckige Ober flächen unterschiedlicher Größen aufweist, daß die Anschlußflä chen (11, 21) an Seiten der jeweiligen Rechtecke ausgebildet sind, wobei jede der Seiten im wesentlichen parallel zu den Seiten des Substrats (10, 20) verläuft und daß innerhalb oder außerhalb der durch die Anschlußflächen (11, 21) eingeschlosse nen Bereiche Schaltungen (12, 22) ausgebildet sind.

15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß in Bereichen zwischen den Anschlußflächen (11, 21) und den Schal tungen (12, 22) vor deren gegenseitiger Verbindung ein Eingabe und/oder Ausgabe-Puffer-Schaltkreis (17) ausgebildet wird und daß die Eingabe-/Ausgabeterminals der Schaltungen (12, 22) mit den Anschlußflächen (11, 21) entsprechend der Eingabe-/Ausgabe terminals über den Eingabe-/Ausgabe-Puffer-Schaltkreis (17) verbunden werden.

16. Verfahren zur Herstellung einer Mehrzahl integrierter Schaltungsanordnungen mit unterschiedlich gestalteten Außen bzw. Randbereichen der auf Substraten ausgebildeten Schaltung, gekennzeichnet durch folgende Verfahrensschritte:
Vorbereitung einer Mehrzahl von Substraten (10, 20);
Ausbildung von unterschiedliche Signalverarbeitungsfunk tionen aufweisenden Schaltungen (12, 22) auf einer Mehrzahl von Substraten (10, 20), wobei die Schaltungen Eingabe- /Ausgabeterminals aufweisen;
Überdecken der Oberflächen der Schaltungen (12, 22) mit einem als Zwischenschicht dienenden Isolierfilm (16a),
Ausbildung einer vorgegebenen Mehrzahl von Anschlußflä chen (11, 21) auf dem als Zwischenschicht dienenden Isolierfilm (16a), wobei die Anschlußflächen (11, 21) eine vorgegebene geo metrische Anordnung aufweisen; und
Verbinden der Eingabe-/Ausgabeterminals der Schaltungen (12, 22) mit den jeweiligen Anschlußflächen (11, 21).

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Mehrzahl der Substrate (10, 20) jeweils rechtwinklige Ober flächen unterschiedlicher Größe aufweisen und daß bei der Aus bildung der Anschlußflächen (11, 21) die Anschlußflächen (11, 21) an den Seiten der jeweiligen Rechtecke angeordnet sind, wo bei die Seiten der Rechtecke im wesentlichen parallel zu den jeweiligen Seiten der Substrate (10, 20) liegen und wobei die Anschlußflächen auf dem als Zwischenschicht dienenden Isolier film (16a) ausgebildet sind.

18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Mehrzahl der Substrate (10, 20) jeweils rechtwinklige Ober flächen unterschiedlicher Größe aufweisen und daß bei der Aus bildung der Anschlußflächen (11, 21) die Anschlußflächen (11, 21) matrixförmig angeordnet werden und dabei jeweils Rechtecke mit zu den Seiten der Substrate (10, 20) weitgehend parallelen Seiten bilden und daß die Anschlußflächen auf dem als Zwischen schicht dienenden Isolierfilm (16a) ausgebildet werden.

19. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß auf dem als Zwischenschicht dienenen Isolierfilm (16a) in äuße ren Bereichen ein Eingabe- und/oder Ausgabe-Puffer-Schaltkreis (17) dort ausgebildet wird, wo die Anschlußflächen (11, 21) ausgebildet sind, daß dies vor dem Anschließen der Anschlußflä chen (11, 21) erfolgt und daß das Anschließen bzw. Verbinden der Anschlußflächen (11, 21) über den Eingabe- und/oder Aus gabe-Puffer-Schaltkreis (17) erfolgt.