DE4032154C2 - Integrierte Schaltungsanordnung mit einem standardisierten Anschlußflächenmuster - Google Patents
Integrierte Schaltungsanordnung mit einem standardisierten AnschlußflächenmusterInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine integrierte Schal
tungsanordnung mit einem Substrat, auf dem Substrat angeordneten
Schaltungen mit Anschlußpunkten und mit den Anschlußpunkten elek
trisch verbundenen Anschlußflächen der in dem Anspruch 1 angegebenen
Gattung. Die integrierte Schaltungsanordnung weist
ein standardisiertes Anschlußflächenmuster auf, wie
es in der WO 85/04 518 A1 offenbart ist.
Mit zunehmender Verbesserung der Herstelltechniken zur Erzeu
gung hochintegrierter Schaltungen wurden in den letzten Jahren
IC-Anordnungen mit hohen Leistungen entwickelt. Dies geschah
insbesondere aufgrund der Tatsache, da solche IC-Anordnungen
Jahr für Jahr eine bedeutendere Rolle in der elektronischen In
dustrie spielen. Mit weiterer Diversifizierung elektronischer
Anordnungen entstand eine wachsende Forderung nach IC-Anordnun
gen, die in kleinen Mengen und in unterschiedlichen Typen her
gestellt werden können. Zur Herstellung geringer Mengen maßge
schneiderter IC-Anordnungen verschiedener Typen sind bislang
IC-Anordnungen mit Gatter-Vorrichtungen in weit verbreitetem Ge
brauch, wobei diese IC-Anordnungen sowohl durch Einsatz einer
Herstelltechnik unter Verwendung eines Master-Chips (Master
Slice) als auch durch Anwendung einer Konstruktionstechnik un
ter Verwendung von CAD (Computer Aided Design = computerge
stützte Konstruktion) hergestellt worden sind. Um jedoch die
Leistung elektronischer Schaltungsanordnungen weiter zu ver
bessern, bestand bislang die Forderung nach IC-Anordnungen mit
höherer Leistung, d. h. mit höherer Betriebsgeschwindigkeit, ei
nem höheren Integrationsgrad, einem geringeren Energiebedarf,
etc. - und dies sogar auf der Basis einer geringen Produktions
menge bei unterschiedlichen IC-Typen. Solche Hochleistungs-IC-
Anordnungen auf der Basis geringer Herstellmengen und unter
schiedlicher Typen werden mit eigens dafür vorgesehenen Masken
hergestellt, die in allen Fertigungsstufen verwendet werden.
Desweiteren werden in Abhängigkeit der spezifischen IC-Struktur
speziell konfigurierte Werkzeuge od. dgl. in den jeweiligen
Fertigungsstufen benötigt.
Die IC-Anordnungen weisen im allgemeinen Schaltkreise mit in
ternen logischen Schaltungen u. dgl. auf.
Bond-Anschlußflächen sind als Anschlüsse für Bond-Leitungen
vorgesehen, die zur Übertragung elektrischer Signale zwischen
den Schaltkreisen innerhalb der Anordnung und externen Schalt
kreisen dienen. Nachfolgend wird die Struktur von IC-Anordnun
gen mit einer geringen Produktionsmenge bei unter
schiedlichen Typen beschrieben. Dies bedeutet, daß im vorlie
genden Falle eine Konfiguration von Schaltungen und Bond-An
schlußflächen im Hinblick auf zwei IC-Anordnungen mit unter
schiedlichen Signalverarbeitungsfunktionen und einer unter
schiedlichen Anzahl von Eingabe-/Ausgabeterminals beschrieben
wird.
Die Fig. 1A und 1B zeigen ein herkömmliches Beispiel einer
Chip-Konfiguration zweier IC-Anordnungen mit unterschiedlichen
Signalverarbeitungsfunktionen und einer unterschiedlichen An
zahl von Eingabe-/Ausgabeanschlüssen. Ein Substrat 10 einer
ersten, in Fig. 1A dargestellten IC-Anordnung und ein Substrat
20 einer zweiten, in Fig. 1B dargestellten IC-Anordnung unter
scheiden sich voneinander in der Größe ihrer Hauptflächen und
in der Anzahl und der mustermäßigen Anordnung ihrer jeweiligen
Bond-Anschlußflächen 11, 21. Hauptsächlich als interne
logische Schaltkreise ausgebildete Schaltungen 12, 22 sind je
weils in von den Bond-Anschlußflächen 11, 21 auf den je
weiligen Substraten 10, 20 eingeschlossenen Bereichen ausgebil
det. Die Eingabe-/Ausgabeanschlüsse der Schaltungen 12, 22 sind
einem Verbindungsprozeß ausgesetzt, so daß sie mit den jeweiligen
Bond-Verbindungsflächen 11, 21 elektrisch verbunden werden.
Die Fig. 2A und 2B zeigen den Zustand eines Wafer-Tests der in
Fig. 1A gezeigten ersten IC-Anordnung. Dabei wird der Chip bzw.
Wafer geprüft. Dieser Wafer-Test stellt einen Prüfschritt da
hingehend dar, als geprüft wird, ob der Chip zufriedenstellend
arbeitet. Dazu wird die Funktion des beim vorangegangenen Fer
tigungsschritt ausgebildeten Schaltkreises überprüft, wobei es
sich hier um ein fertiggestelltes Produkt nach Vollendung eines
Wafer-Fertigungsschrittes handelt. Dieser Test wird üblicher
weise bei der Entwicklung der IC-Anordnung und bei der Herstel
lung der IC-Anordnung durchgeführt, bevor der Chip bzw. Wafer
zerschnitten wird. Während dieses Wafer-Tests sind gemäß den
Darstellungen in den Fig. 2A und 2B die Spitzen der zum Prüfen
dienenden, sich von einer ortsfesten Meßkarte 30
aus erstreckenden Meßwertanschlüsse 31 mit den Bond-Verbin
dungsflächen 11 auf den auf einem Tisch 40 montierten Substrat
10 in Kontakt. Auf einer unteren Oberfläche der festen Meßkarte
30 sind leitende Verbindungsmuster 32 ausgebildet.
Auf der oberen Oberfläche der festen Meßkarte
30 sind desweiteren Elektroden 33 zur Übertragung elek
trischer Signale zu oder von einem in den Figuren nicht gezeig
ten Prüfer ausgebildet. Die Elektroden 33 und die Verbindungs
muster 32 sind über eine die inneren Seitenwände von Öffnungen
34 bedeckende, elektrisch leitfähige Substanz verbunden. Die
Meß- bzw. Signalanschlüsse 31 sind durch eine elektrisch
leitfähige, haftende bzw. klebende Substanz 35 auf die Verbin
dungsmuster geklebt.
Gemäß den Darstellungen in den Fig. 2A und 2B ist während des
Wafer-Tests der eine große Anzahl der IC-Anordnungen nebenein
ander darauf angeordnet aufweisende Wafer auf den Tisch 40 mon
tiert und wird zeitweise darauf befestigt. Die Spitze des ent
sprechenden Signalanschlusses der festen Signalkarte
wird in einer spezifischen Chip-Fläche auf dem Wafer auf
jede der Bond-Verbindungsflächen gedrückt, so daß sie mit
der Bond-Verbindungsfläche 11 elektrisch verbunden ist.
Folglich werden zwischen der Schaltung 12 in der ersten IC-An
ordnung und dem Prüfer über die Bond-Verbindungsfläche 11,
den Signalanschluß 31, die klebende Substanz 35, das Verbin
dungsmuster 32, die Öffnung 34 und die Elektrode 33 des festen
Signalkarte 30 elektrische Signale zur Durchführung
eines Operationstests der ersten IC-Anordnung übertragen.
Die Fig. 3A und 3B zeigen den Wafer-Chip in einem Zustand, in
dem er in einer Baueinheit 50 zur Vervollständigung der ersten
IC-Anordnung als ein fertiges Produkt montiert ist. Gemäß den
Darstellungen in den in Rede stehenden Figuren ist das Substrat
10 auf die Oberfläche eines Bodenbereichs 53 in der Baueinheit
50 montiert. Die Bond-Verbindungsfläche 11 auf dem Substrat
10 ist mit einer in den Figuren nicht gezeigten externen Lei
tung der Baueinheit 50 durch einen Bond-Draht 51 und ein
Verbindungsmuster 52 elektrisch verbunden. Nachdem das IC-Sub
strat 10 in die Baueinheit 50 eingebaut ist, wird die Oberflä
che des Substrats und die Baueinheit von einer Kappe überdeckt,
um das Endprodukt zu bilden.
Obwohl der voranstehend beschriebene
Wafer-Test und das Zusammenstellen des Chip hinsichtlich
der ersten IC-Anordnung beispielhaft beschrieben worden sind,
lassen sich diese Schritte für jeden Typ einer IC-Anordnung
bei der Herstellung von geringen Mengen maßgeschneiderter ICs
durchführen. Dies heißt, daß der Wafer-Test und das Einbinden
des Substrats in die Baueinheit 50 auch für die zweite IC-An
ordnung erfolgen kann. Die relative Anordnung der dort ausge
bildeten Bond-Verbindungsflächen 21 unterscheidet sich dabei
jedoch von der Anordnung der Bond-Verbindungsflächen 11. Un
ter Zugrundelegung der Anordnung der Bond-Verbindungsflächen
21 wird daher die Position der Spitze der die jeweiligen
Bond-Verbindungsflächen 21 kontaktierenden Signalanschlüsse
31 eingestellt. Auch dann, wenn das Substrat 20 in die Bauein
heit 50 eingebunden wird, erfolgt das Verbinden der Drähte von
Verbindungsflächen, die sich von denen der zuvor beschriebenen
ersten IC-Anordnung unterscheiden, wie zuvor beschrieben, zumal
die Verbindungsmuster 52 und die Bond-Verbindungsflächen 21
durch die Bond-Drähte 51 miteinander verbunden sind.
In den Fig. 4A bis 4C ist die Verbindung zwischen einer
Bond-Anschlußfläche 11 und einem Schaltkreis 12 beispiel
haft gezeigt. Ein Schaltkreis der in Rede stehenden IC-Anord
nung ist gemäß dem in Fig. 4C gezeigten Ersatzschaltbild wie
folgt aufgebaut. Ein allgemeiner Anschluß 13 für zwei MOS-Tran
sistoren im Schaltkreis 12 ist mit einer Leitung 11a der
Bond-Verbindungsfläche 11 über eine Kontaktöffnung 15 ver
bunden. Die gesamte Oberfläche des Schaltkreises 12 und die
Oberfläche der Leitung 11a der Bond-Verbindungsfläche 11
sind beide mit einem zum Schutz dienenden Isolierfilm 16 be
deckt. Eine solchermaßen aufgebaute Struktur ist z. B.
in der DE 32 23 276 A1 offenbart.
Die Verbindung zwischen der Bond-Verbindungsfläche 11 und
dem Schaltkreis 12 erfolgt gemäß der Darstellung in Fig. 5
manchmal über einen Eingabe- und/oder Ausgabe-Puffer-Schalt
kreis 17. Dieser Eingabe- und/oder Ausgabe-Puffer-Schaltkreis
17 speichert zeitweise ein von der Bond-Verbindungsfläche 11
kommendes Signal entsprechend der Signalverarbeitungsgeschwin
digkeit des Schaltkreises 12, so daß die Verarbeitungsgeschwin
digkeit eines Schaltkreises außerhalb der Vorrichtung od. dgl.
mit der Verarbeitungsgeschwindigkeit des Schaltkreises 12 über
einstimmt.
Die zuvor beschriebenen Bausteine, nämlich die Bond-Verbin
dungsfläche 11, der Schaltkreis 12 und der Eingabe- und/oder
Ausgabe-Puffer-Schaltkreis 17, lassen sich durch Anwendung her
kömmlicher fotolithografischer Techniken extrem miniaturisieren.
Die Struktur integrierter Schaltkreisanordnungen auf der Basis
geringer Produktionsmengen und unterschiedlicher Typen weist
folgende Probleme auf:
Wenn bei der Entwicklung der ersten IC-Anordnung und der zwei
ten IC-Anordnung herkömmliche Vorrichtungen auf der Basis ge
ringer Produktionsmengen und unterschiedlicher Typen für die
erste IC-Anordnung eine feste Signalkarte für die erste IC-An
ordnung auch für die zweite IC-Anordnung zur Durchführung eines
Wafer-Tests verwendet wird, lassen sich elektrische Verbindun
gen zwischen den Bond-Anschlußflächen 21 und den Signalan
schlüssen 31 manchmal nicht durchführen, da die Anzahl der vor
gesehenen Muster der Anschlußflächen 11 und 21 zwischen der
ersten und der zweiten IC-Anordnung nicht identisch sind. Daher
ist es schwierig, die gleiche feste Meßkarte allgemein
sowohl bei der ersten als auch bei der zweiten IC-Anordnung zu
verwenden. Sogar dann, wenn die Anzahl der Bond-Anschlußflächen
11 nahezu der der Bond-Anschlußflächen 21 entspricht,
ist es dann, wenn eine für eine IC-Anordnung geeignete Bauein
heit 50 für eine andere IC-Anordnung in gleicher Weise unter
Inkorporation der IC-Anordnung in die Baueinheit 50 verwendet
wird, möglich, daß jegliche benachbarte Bond-Drähte 51 ein
ander kontaktieren und elektrische Kurzschlüsse verursachen.
Daher ist es schwierig, die gleichen Baueinheiten 50 für beide
IC-Anordnungen zu verwenden. Folglich erfordert die Entwicklung
bzw. Herstellung zweier Typen von IC-Anordnungen jeweils eine
bestimmte fest vorgegebene Meßkarte 30 für eine bestimmte zu
fertigende Baueinheit 50 in Abhängigkeit vom Typ der IC-Anord
nungen, wodurch das Problem einer Zunahme der Versuchs- und
Herstellkosten auftritt.
Hinzu kommt die Tatsache, daß beim Verbinden bzw. Anschließen
der Drähte zur Verbindung der Bond-Drähte 51 ein Einstellen
der exakten Position der Verdrahtung aufgrund einer Begrenzung
der mechanischen Genauigkeit nicht einfach ist. Somit erfordert
eine Variation in Musteranordnungen der Bond-Anschlußflächen 11,
12 eine große Anstrengung bei der Einstellung der exakten
Positionierung der Verdrahtung, wodurch wiederum eine Erhöhung der
Herstellkosten hervorgerufen wird.
Im Rahmen des voranstehenden Beispiels wurde die Entwicklung bzw.
Herstellung zweier Typen von IC-Anordnungen beschrieben. Es ist
jedoch zu berücksichtigen, daß es eine große Anzahl unterschiedlicher
Typen von IC-Anordnungen auf der allgemeinen Basis geringer
Produktionsmengen und unterschiedlicher Typen gibt. Daher sind die
voranstehend genannten Probleme in der Realität sehr ernst zu nehmen.
Der voranstehend beschriebene, die Meßkarte verwendende Wafer-Test
ist in der japanische Offenlegungsschrift Nr. 63-289826 A2 offenbart.
Die dort offenbarte Meßkarte ist derart strukturiert, daß
darauf eine große Anzahl von Anschlußflächen angeordnet und auf
einem ersten Substrat befestigt sind, auf dem ein zweites Substrat
mit einer Funktion zur Auswahl lediglich notwendiger Ausgänge von
den jeweiligen Anschlußflächen abnehmbar vorgesehen ist. Diese
Struktur ermöglicht es, verschiedene unterschiedliche Wafer-Tests
lediglich durch Austauschen des zweiten Substrats ohne Änderung
der Anschlußflächen bei jedem Test durchzuführen. Sogar dann, wenn
solche eine Meßkarte verwendet wird, lassen sich die voranstehend
erörterten Nachteile bei einem Wafer-Test bei IC-Anordnungen auf
der Basis geringer Produktionsmengen und unterschiedlicher Typen
mit verschiedenartigen Anordnungen von Anschlußflächen noch nicht
eliminieren.
Die voranstehenden Probleme lassen sich durch Standardisierung der
Größe des Substrats und der Anzahl der angeordneten Muster von An
schlußflächen der IC-Anordnungen eliminieren. Dabei könnte die
Standardisierung in Richtung der größten IC-Anordnung erfolgen,
damit die feste Meßkarte 30 und die Baueinheit 50 im Rahmen der
Vielzahl der IC-Anordnungen allgemein verwendet werden kann. Dies
jedoch verursacht eine erhöhte Menge ungenutzter Bereiche auf dem
Substrat, nämlich eine erhöhte Menge freier Räume zwischen den
Schaltkreisbereichen und den Anschlußflächen. Dies wiederum führt
zu einem anderen Problem, nämlich zu dem Problem der Leistungsver
ringerung der IC-Anordnungen aufgrund eines erhöhten Widerstandes
aufgrund längerer leitfähiger Verbindungsmuster. Des weiteren führt
dies zu einer Verringerung des Integrationsgrades der IC-Anordnungen.
Aus der WO 85/04 518 ist eine integrierte Schaltungsanordnung be
kannt, bei der die Anschlußflächen auf den Seiten eines Rechteckes
angeordnet sind und das Anschlußflächenmuster ein Standardfeld
darstellt, wobei eine derartige integrierte Schaltungsanordnung
die Grundlage für den Oberbegriff des Anspruches 1 bildet. Die An
schlußflächen werden im Innenbereich der Schaltungsanordnung an
geordnet. Die Dimensionierung des Anschlußflächenmusters richtet
sich nach dem kleinsten Chip, für den es verwendet werden soll, so
daß keine ungenutzte Chipfläche anfällt. Da die Anschlußflächen
im Zentrum des Substrats liegen, sind beim Einbau in eine
Baueinheit (Fig. 3A, 3B) lange Bond-Drähte erforderlich.
Aus der US 3 795 845 ist eine integrierte Schaltungsanordnung
bekannt, bei der die Anschlußflächen auf Kreisen angeordnet sind.
Daher ist eine Vereinheitlichung des Anschlußflächenmusters für
Testzwecke und für Bondzwecke gegeben.
Aus der US 4 080 512 ist eine integrierte Halbleiterschaltung
bekannt, bei der ein Substrat mit einer darauf angeordneten Schaltung
mit einer Mehrzahl von Anschlußpunkten vorgesehen ist. Anschluß
flächen sind längs drei der vier Außenkanten mit einer vor
gegebenen Geometrie ausgebildet. Die Anschlußflächen sind mit den
Anschlußpunkten der Schaltungen elektrisch verbunden.
Daher liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine
integrierte Schaltungsanordnung nach dem Oberbegriff des Anspruchs
1 derart weiterzubilden, daß unterschiedlich große Schaltungen bei
einem standardisierten Anschlußflächenmuster benutzt werden können
und ferner die Länge der Bond-Drähte kurz gehalten werden kann.
Diese Aufgabe wird gelöst durch eine integrierte Schaltungs
anordnung mit den Merkmalen des Patentanspruches 1. Bevorzugte Aus
gestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Nach der Erfindung ist es möglich, einen Test einer Mehrzahl inte
grierter Schaltungsanordnungen verschiedener Typen auf der Basis
einer geringen Produktionszahl verschiedener Typen durchzuführen.
Darüber hinaus lassen sich die integrierten Schaltungsanordnungen
in Baueinheiten integrieren und Verbindungsdrähte zwischen externen
Anschlüssen und den Anschlußflächen bewerkstelligen.
In Verbindung mit der Erläuterung der bevorzugten Aus
führungsbeispiele der Erfindung anhand der Zeichnung werden
auch im allgemeinen bevorzugte Ausgestaltungen und Weiterbil
dungen der Lehre erläutert. In der Zeichnung zeigen
Fig. 1A und 1B eine bekannte Anordnung von Anschlußflächen und
Schaltkreisen auf Substraten zweier Typen
integrierter Schaltungsanordnungen, wobei
diese Schaltungsanordnungen auf der Basis
geringer Herstellmengen und unterschiedlicher
Typen produziert wurden,
Fig. 2A in einer Draufsicht den Zustand im Rahmen
eines üblichen Wafer-Tests einer integrierten Schal
tungsanordnung,
Fig. 2B den Gegenstand aus Fig. 2A im Schnitt ent
lang der Linie E-E,
Fig. 3A in einer Draufsicht eine in eine Baueinheit
50 montierte integrierte Schaltungsanord
nung, die desweiteren verdrahtet ist,
Fig. 3B den Gegenstand aus Fig. 3A im Schnitt ent
lang der Linie F-F,
Fig. 4A in einer Draufsicht ein Ausführungsbeispiel
eines bekannten leitenden Verbindungsmusters zur Ver
bindung einer Anschlußfläche 11 und einer
Schaltung 12 in einer integrierten Schal
tungsanordnung,
Fig. 4B den Gegenstand aus Fig. 4A im Schnitt ent
lang der Linie G-G,
Fig. 4C das Ersatzschaltbild des Gegenstandes aus
den Fig. 4A und 4B,
Fig. 5 ein weiteres bekanntes Beispiel eines
leitenden Verbindungsmusters zur Verbindung
der Anschlußfläche 11 mit der Schaltung 12
in der integrierten Schaltungsanordnung,
Fig. 6A und 6B ein erstes Ausführungsbeispiel der erfin
dungsgemäßen integrierten Schaltungsanord
nung, wobei hier die Anordnung der An
schlußflächen und der Schaltungen auf dem
Substrat einer ersten und einer zweiten inte
grierten Schaltungsanordnung dargestellt
sind,
Fig. 7A in einer Draufsicht ein Ausführungs
beispiel der vorliegenden Erfindung, wobei
die Anordnung im Bereich der Anschlußfläche
11 dargestellt ist,
Fig. 7B den Gegenstand aus Fig. 7A im Schnitt
entlang der Linie C-C,
Fig. 7C in einer geschnittenen Darstellung den
Gegenstand aus Fig. 7A im Schnitt entlang
der Linie D-D und
Fig. 7D in einer geschnittenen Darstellung eine
elektrische Verbindung zwischen einer Lei
tung 17a und einer Verbindungsschicht 18 im
Bereich nahe des Randes des Substrats 11.
Nachfolgend werden Ausführungsbeispiele der vorliegenden Erfin
dung unter Bezugnahme auf die Figuren erläutert.
Die Fig. 6A und 6B zeigen eine Chip-Konfiguration einer ersten
und einer zweiten IC-Anordnung gemäß einem ersten Ausführungs
beispiel der vorliegenden Erfindung. Bei dem zuvor beschriebe
nen herkömmlichen Beispiel einer IC-Anordnung unterscheidet
sich die Anzahl und die Ausgestaltung der Muster der Anschluß
flächen 11 von denjenigen der Anschlußflächen 21 zwischen der
ersten und der zweiten IC-Anordnung. Bei dem in Rede stehenden
Ausführungsbeispiel ist jedoch die Anzahl der Anschlußflächen
21 in der zweiten IC-Anordnung derart erhöht, daß sie der An
zahl der Anschlußflächen 11 entspricht. Desweiteren sind die
Anschlußflächen 11 und 21 entlang dreier Seiten eines jeden
rechtwinkligen Substrats 10, 20 nach gleichem Muster angeord
net. Die erhöhte Anzahl der Anschlußflächen 21 bei der zweiten
IC-Anordnung ist zum Betrieb einer Schaltung 22 unnötig. Folg
lich wird diese erhöhte Anzahl zur Übertragung von Signalen in
der Praxis nicht verwendet. Darüber hinaus unterscheidet sich
das Substrat 10 der ersten IC-Anordnung von dem Substrat 20 der
zweiten IC-Anordnung hinsichtlich der Größe, wobei die vierte Seite
jedes der die Anschlußflächen 11, 21 aufweisenden Substrate
10, 20 relativ zu den Anschlußflächen 11, 21 ver
schoben ist. Des weiteren sind in Bereichen innerhalb
der Anschlußflächen 11, 21 auf den Substraten 10, 20
Schaltungen 12, 22 mit gegenseitig unterschiedlichen Breiten
ausgebildet. Die Schaltungen 12, 22 bestehen hauptsächlich aus
internen logischen Schaltkreisen mit Signalverarbeitungsfunk
tionen und einer Mehrzahl von in den Figuren nicht gezeigten
Eingabe-/Ausgabeanschlüssen, die mit den entsprechenden Anschluß
flächen 11, 21 verbunden sind.
Ein Wafer-Test dieser IC-Anordnungen wird wie bei dem in den
Fig. 2A und 2B dargestellten herkömmlichen Beispiel durchge
führt. Die IC-Anordnungen sind wie bei dem in den Fig. 3A und
3B gezeigten herkömmlichen Beispiel in eine Baueinheit 50 ein
gebunden. Da die Anschlußflächen 11, 21 dieselbe Musteranord
nung zwischen der ersten und der zweiten IC-Anordnung für den
Wafer-Test aufweisen, läßt sich die gleiche Signalkarte
verwenden. Die gleiche Baueinheit läßt sich ebenso zur
Einverleibung der Anordnungen in die Baueinheit 50 verwenden.
Ungenutzte oder "Dummy"-Anschlußflächen werden während des
Tests durch entsprechende Anschlußflächen kontaktiert, jedoch
liegt an diesen Anschlußflächen kein Signal an. Beim ab
schließenden Einbinden der IC-Anordnungen werden unbenutzte An
schlußflächen nicht mit Anschlüssen der Baueinheit verbunden.
Daher kann bei diesem Ausführungsbeispiel der Wafer-Test mit
der gleichen Anordnung zur Entwicklung oder Herstellung der
Schaltungen 12, 22 mit unterschiedlichen Breiten und Signal
verarbeitungsfunktionen durchgeführt werden. Ebenso ist es mög
lich, die Anordnungen in die gleiche Baueinheit einzubringen.
Dies ermöglicht die Reduzierung der Entwicklungskosten und der
Herstellkosten solcher zwei Typen von IC-Anordnungen, bei denen
die Schaltungen unterschiedliche Breiten od. dgl. gemäß voran
gegangener Beschreibung aufweisen. Die in Rede stehenden IC-An
ordnungen eignen sich zur Herstellung geringer Mengen unter
schiedlicher Typen. Während sich die unterschiedlichen IC-An
ordnungen bei dem in Rede stehenden Ausführungsbeispiel auf
zwei unterschiedliche Typen bezogen haben, werden die aus der
erfindungsgemäßen Anordnung resultierenden Effekte mit zuneh
mender Diversifikation der IC-Anordnungen größer.
Das Umfeld einer Anschlußfläche 11 ist in Fig. 7A bis 7D
dargestellt. Gemäß dieser Figuren ist in unmittelbarer Nähe der An
schlußfläche die Oberfläche einer Schaltung 12 durch elektri
sche Verbindung zwischen einem MOS-Transistor 14 und einer
elektrisch leitenden Verbindungsschicht 18 über eine Kontakt
öffnung 14a gebildet, wobei das Ganze durch einen als Zwischen
schicht ausgebildeten Isolierfilm 16a überdeckt ist. Zwischen
der auf dem als Zwischenschicht dienenden Isolierfilm 16a aus
gebildeten Anschlußfläche 11 und der Schaltung 12 ist im Be
reich der Anschlußfläche 11 keine Kontaktöffnung vorgesehen.
Folglich sind die Anschlußfläche 11 und die Schaltung 12 in
diesem Bereich nicht leitend.
Des weiteren sind der Randbereich der Anschlußfläche 11 und die
Oberfläche einer Leitung 11a durch einen zum Schutz dienenen
Isolierfilm 16b bedeckt. Folglich ist die rechtwinklige Ober
fläche der Anschlußfläche 11 an der Oberfläche der IC-Anordnung
freigelegt.
Die elektrische Verbindung zwischen der Anschlußfläche 11 und
den Eingabe-/Ausgabeanschlüsse der Schaltung 12 ist dadurch
realisiert, daß sich ein Leitungsmuster von der Anschlußfläche
11 bzw. den Schaltungen 12 aus erstreckt. Die Anschlußfläche 11
und die Schaltungen 12 sind über außerhalb des Bereichs der
Schaltungen 12 ausgebildete Kontaktöffnungen miteinander ver
bunden. Beispielsweise sind die Anschlüsse der jeweiligen Eingabe-
und/oder Ausgabe-Puffer-Schaltkreise 17 am Randbereich der
obersten Schicht der IC-Anordnung ausgebildet und an ihren Lei
tungen 17a über Kontaktöffnungen 17b mit einer Verbindungs
schicht 18 der Schaltungen 12, 22 verbunden, wobei diese direkt
unterhalb der Anschlüsse gemäß der Darstellung in Fig. 18D ange
ordnet sind.
Gemäß der Beschreibung zu den voranstehenden Ausführungsbei
spielen sind die Anzahl und die mustermäßige Anordnung der An
schlußflächen 11, 21 in jedem Falle eindeutig vorgegeben. Folg
lich ist es sogar im Falle einer geringen Fertigungsmenge ver
schiedener Typen nicht erforderlich, die konstruktive Ausge
staltung der die IC-Anordnungen beinhaltenden Baueinheit 50 und
das Signalkartensubstrat zur Durchführung eines Wafer-Tests für
jeden Typ zu ändern. Konstruktiv ist es lediglich erforderlich,
die die Eingabe- und/oder Ausgabe-Puffer-Schaltungen 17
od. dgl. zwischen den Schaltungen 12, 22 und den Anschlußflächen
11, 21 zu ändern. Mit der fortgeschrittenen CAD-Technik läßt
sich die in Rede stehende Verbindung konstruktiv leicht ändern
und die konstruktive Ausgestaltung sowie Herstellung einer ent
sprechenden Maske läßt sich leicht durchführen. Folglich er
folgt die Ausgestaltung der Anschlußflächen 11, 21, der Schal
tungen 12, 22 und der Eingabe- und/oder Ausgabe-Puffer-Schal
tungen 17 etc. relativ leicht durch übliche Fotolithografie,
was für alle vorangegangenen Ausführungsbeispiele gilt.
Claims (4)
1. Integrierte Schaltungsanordnung, mit
einem ersten Substrat (10), dessen Größe sich von der Größe eines zweiten Substrats (20) integrierter Schaltungsanordnungen unter schiedlichen Typs unterscheidet,
einer auf dem ersten Substrat (10) angeordneten ersten Schaltung (12) mit einer Mehrzahl von Anschlußpunkten, wobei sich die Funktion der ersten Schaltung (12) von der Funktion einer zweiten Schaltung (22) der integrierten Schaltungsanordnungen eines unterschiedlichen Typs unterscheidet und
einer Mehrzahl auf dem ersten Substrat (10) ausgebildeter erster Anschlußflächen (11), wobei die Anzahl der ersten Anschlußflächen (11) die gleiche ist wie die Anzahl der auf dem zweiten Substrat ausgebildeten zweiten Anschlußflächen (21) der integrierten Schaltungsanordnung des unterschiedlichen Typs und die Anordnung der ersten Anschlußflächen (11) auf dem ersten Substrat (10) der Anordnung der zweiten Anschlußflächen (21) auf dem zweiten Substrat (20) der integrierten Schaltungsanordnung des anderen Typen entspricht, wobei die ersten und die zweiten Anschlußflächen (11, 21) jeweils auf den Seiten eines Rechteckes ausgebildet sind, dessen Seiten im wesentlichen jeweils parallel zu den Seiten des ersten und des zweiten Substrates (10, 20) angeordnet sind,
wobei die erste und die zweite Schaltung (12, 22) von einem durch die Anschlußflächen (11, 21) eingeschlossenen Bereich jeweils nach außen vorsteht,
wobei die ersten und die zweiten Anschlußflächen (11, 21) mit den jeweiligen Anschlußpunkten der ersten und der zweiten Schaltungen (12, 22) elektrisch verbunden sind, und
wobei die Zahl und Anordnung der ersten und der zweiten Anschluß flächen (11, 21) der ersten integrierten Schaltungsanordnung und der zweiten integrierten Schaltungsanordnungen unterschiedlichen Types die gleichen sind wie die Zahl und Anordnung der Meßwert anschlüsse (31) einer festen Meßkarte (30) und/oder der festen Anordnung von Anschlüssen einer Baueinheit (50),
dadurch gekennzeichnet, daß die ersten und die zweiten Anschluß flächen (11, 21) jeweils auf nur drei Seiten des Rechtecks und jeweils entlang der Seiten des ersten und des zweiten Substrats (10, 20) ausgebildet sind, daß die erste und die zweite Schaltung (12, 22) jeweils auf der vierten Seite des Rechtecks unterschiedlich weit vorsteht und es sich bei der festen Anordnung von Anschlüssen um Bond-Drähte (51) handelt.
einem ersten Substrat (10), dessen Größe sich von der Größe eines zweiten Substrats (20) integrierter Schaltungsanordnungen unter schiedlichen Typs unterscheidet,
einer auf dem ersten Substrat (10) angeordneten ersten Schaltung (12) mit einer Mehrzahl von Anschlußpunkten, wobei sich die Funktion der ersten Schaltung (12) von der Funktion einer zweiten Schaltung (22) der integrierten Schaltungsanordnungen eines unterschiedlichen Typs unterscheidet und
einer Mehrzahl auf dem ersten Substrat (10) ausgebildeter erster Anschlußflächen (11), wobei die Anzahl der ersten Anschlußflächen (11) die gleiche ist wie die Anzahl der auf dem zweiten Substrat ausgebildeten zweiten Anschlußflächen (21) der integrierten Schaltungsanordnung des unterschiedlichen Typs und die Anordnung der ersten Anschlußflächen (11) auf dem ersten Substrat (10) der Anordnung der zweiten Anschlußflächen (21) auf dem zweiten Substrat (20) der integrierten Schaltungsanordnung des anderen Typen entspricht, wobei die ersten und die zweiten Anschlußflächen (11, 21) jeweils auf den Seiten eines Rechteckes ausgebildet sind, dessen Seiten im wesentlichen jeweils parallel zu den Seiten des ersten und des zweiten Substrates (10, 20) angeordnet sind,
wobei die erste und die zweite Schaltung (12, 22) von einem durch die Anschlußflächen (11, 21) eingeschlossenen Bereich jeweils nach außen vorsteht,
wobei die ersten und die zweiten Anschlußflächen (11, 21) mit den jeweiligen Anschlußpunkten der ersten und der zweiten Schaltungen (12, 22) elektrisch verbunden sind, und
wobei die Zahl und Anordnung der ersten und der zweiten Anschluß flächen (11, 21) der ersten integrierten Schaltungsanordnung und der zweiten integrierten Schaltungsanordnungen unterschiedlichen Types die gleichen sind wie die Zahl und Anordnung der Meßwert anschlüsse (31) einer festen Meßkarte (30) und/oder der festen Anordnung von Anschlüssen einer Baueinheit (50),
dadurch gekennzeichnet, daß die ersten und die zweiten Anschluß flächen (11, 21) jeweils auf nur drei Seiten des Rechtecks und jeweils entlang der Seiten des ersten und des zweiten Substrats (10, 20) ausgebildet sind, daß die erste und die zweite Schaltung (12, 22) jeweils auf der vierten Seite des Rechtecks unterschiedlich weit vorsteht und es sich bei der festen Anordnung von Anschlüssen um Bond-Drähte (51) handelt.
2. Integrierte Schaltungsanordnung nach Anspruch 1,
bei der die Mehrzahl von ersten und zweiten Anschlußflächen (11,
21) zur Bildung elektrischer Verbindungen zu der ersten und
zweiten Schaltung (12, 22) über Eingabe-/Ausgabeanschlüsse der
ersten und zweiten Schaltung (12, 22) dient und
Verbindungsmittel (11a) zur elektrischen Verbindung der ersten
und zweiten Anschlußflächen (11, 21) mit einem entsprechenden
Eingabe-/Ausgabeanschluß der ersten und zweiten Schaltung (12, 22)
vorgesehen sind.
3. Schaltungsanordnung nach Anspruch 2,
bei der die ersten und zweiten Anschlußflächen (11, 21) mit den
Eingabe-/Ausgabeanschlüssen der ersten und zweiten Schaltung (12,
22) über einen Eingabe-Ausgabe-Puffer-Schaltkreis (17) verbunden
sind.
4. Schaltungsanordnung nach Anspruch 1,
bei der die ersten und zweiten Anschlußflächen (11, 21) auf einem
als Zwischenschicht dienenden Isolierfilm (16a) angeordnet sind
und der Isolierfilm (16a) eine obere Oberfläche der ersten und
zweiten Schaltung (12, 22) bedeckt.
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