KR960009090B1 - 표준 배열의 접촉 패드를 가진 집적회로 - Google Patents

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KR960009090B1
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다니엘 제이. 퀸
웨인 에이. 물홀랜드
로버트 에이취. 본드
마이클 에이. 올라
제리 에스. 커플스
일야 엘. 트시토프스키
바바라 알. 모즈덴
챨스 에프. 헬드
린다 에스. 윌슨
옌 티. 뉴엔
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에스지에스 톰슨 마이크로일렉트로닉스, 인코 오포레이티드
더글라스 제이. 퓨.
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Abstract

내용없음.

Description

[발명의 명칭]
표준 배열의 접촉 패드를 가진 집적회로
[도면의 간단한 설명]
제 1 도는 본 발명을 사용한 시스템의 공정도를 예시한 것이다.
제 2 도는 제 1 도의 단계를 보다 상세히 예시한 것이다.
제 3a 및 3b 도는 본 발명에 사용된 칩의 다른 형태를 예시한 것이다.
제 4a 및 4b 도는 접점의 다른 배열을 예시한 것이다.
제 5 도는 리이드프레임 부분을 예시한 것이다.
제 6 도는 본 발명에 사용하기에 적합한 집적회로 칩의 횡단면도를 도시한 것이다.
제 7 도는 접합 단계 동안 리이드프레임과 다이를 홀드시키는데 사용되는 캐리어를 예시한 것이다.
[발명의 상세한 설명]
[기술분야]
본 발명은 리이드를 집적회로 칩에 부착시키는 것에 관한 것이다.
[배경기술]
통상 백 엔드(back-end)라 불리는 집적회로의 조립 공정은 수십개 이상의 집적회로 칩을 내장한 실리콘 웨이퍼를 취하는 단계, 작동여부를 판별하기 위해 그 칩을 시험(또는 프로우빙)하는 단계, 개개의 칩을 생산하기 위해 웨이퍼를 절단하는 단계, 칩을 리이드프레임에 부착하는 단계, 한번에 하나씩 와이어를 리이드에 접합하는 단계 및 소자에 대한 보호를 위해 그 조합체를 플라스틱으로 캡슐화하고 리이드프레임의 외부 리이드를 최종의 형태로 절단 및 형성하는 단계로 이루어진다.
와이어를 칩에 부착하는 표준화된 방법은 와이어 본딩 방법인데, 이 방법에서는 금 또는 알루미늄 합금와이어를 접합이 형성될때까지(승온 및/또는 초음파 에너지의 조건하에서) 칩상의 패드에 대해 매우 견고하게 압착시킨다.
이 방법은 상당한 노력이 들뿐만 아니라 값비싼 재료를 사용하여야만 된다. 자동화 와이어 본딩 머신은 잘 알려져 있지만, 고유의 제한 요소를 가지고 있다. 상상할 수 있는 가장 신속한 머신의 경우에도, 16핀칩에 대해 시간당 대략 2,000 단위로 제한된다. 와이어 본딩 기술에 있어서, 와이어 접합을 형성하는 동안 칩을 적소에 유지시키기 위해 칩을 패키지나 리이드프레임에 부착시키는 것도 필요하다. 또한, 이 공정에서의 리이드는 금-실리콘 공융 다이 접합이 사용될 경우 칩과 리이드 사이에 정확한 열 팽창 정합이 이루어지도록 통상 고가의 팽창 제어 합금으로 만들어지거나 혹은 열적 부정합을 보정하도록 고가의 특수합금 또는 접착제가 사용되어야 한다. 아울러, 리이드는 접합 와이어가 리이드에 신뢰성 있게 접속될 수 있도록 금, 은 또는 다른 귀금속으로 도금되어야 한다.
동시 납땜을, 제공하는 한가지 종래의 방법으로는 IBM사에서 개발된 플립칩(filp-chip)방법을 들수 있는데, 이 방법에서는 땜납 덩어리가 칩상에 배치되고 그 칩이 리이드에 부착된 세라믹 기판에 납땜된다. 이 IBM 방법은 칩의 상부상에 리이드층을 갖지 않는다.
[본 발명의 개요]
본 발명은 집적회로 칩을 조립 및 캡슐화 하는 자동화 방법에 적합한 집적회로 칩에 관한 것으로, 그 칩은 다수의 상이한 칩 모델에 대하여 동일한 위치에 있는 표준 접속부를 가지며, 리이드는(용융 합금 리플로우 접합 방법에 의해) 모두 동시에 부착되고, 리이드프레임은 구리와 같은 저가의 금속으로 만들어지며, 접적회로 다이는 중간 단계에서 지지부에 부착되지 않는다.
본 발명의 다른 특징은 집적회로의 내부를 통해 비교적 고 전류를 반송하는 입 출력 리이드를 루우팅(routing)하는 것이다.
본 발명의 또 다른 특징은 동일한 수의 핀을 갖는 다른 칩에 사용되는 표준 패드 배열(standard padarray)을 제공하는 것으로, 이렇게 함으로써 단지 한 형태의 리이드프레임만이 각 판 계열에 대한 목록으로 보존될 필요가 있다.
본 발명의 또 다른 특징은 자동 공정에서 동시에 접합을 신뢰성 있게 형성하는데 적합한 리이드프레임을 제공하는 것이다.
본 발명의 또 다른 특징은 칩 지지부와 칩 사이의 열 팽창을 제어할 필요성을 없애는 것이다.
본 발명의 또 다른 특징은 두꺼운 유전체로써 반도체 금속화 부분의 부식방지를 행하는 것이다.
본 발명의 또 다른 특징은 칩의 핀 카운트 계열(pin-count family)을 시험하기 위해 단일 배열의 탐침전극을 사용하는 것이다.
[본 발명을 실시하기 위한 최적의 형태]
본 발명은 집적회로를 조립 및 시험하기 위한 시스템의 다른 구성요소와 함께 개발되었다. 그 시스템의 다른 특징은 본원에 대응하는 미합중국 특허출원과 동일자로 출원되고 본 출원인에게 양도된 계류중인 미합중국 특허출원에 기재되어 있다. 본 발명을 설명함에 있어서 상기 인용 출원의 전체 시스템에 대한 설명이 본 명세서에 포함된 것으로 한다.
백 엔드(back-end) 어셈블리에 사용된 단계의 전체 순서도는 제 1 도에 예시되는데, 여기서 다수의 단계는 개략적으로 도시된 것으로 시험 및 기타 데이타를 기억하기 위하여 컴퓨터와 통신하고 때로는 컴퓨터에 의해 제어되는 각종 다른 기계에 의해 수행된다.
프론트 엔드(front-end) 또는 백 엔드(back-end)의 일부분인 블록박스 I로 표시된 제 1 의 주단계에서는 통상의 모든 단계(표면 안정화(passivation) 단계 등을 포함함)로서 완성하였던 웨이퍼를 받아들이고, 또 칩회로를 보호함과 아울러 유전체의 최상면 상에서 반송되는 신호들로부터 상기 칩회로를 전기적으로 절연시키기에 충분한 두께를 갖는 유전체의 층을 제공한다.
금속 리이드의 패턴은 선행 칩상의 접촉 패드로부터 유전체의 상부상의 접촉 패드의 표준배열로 연장되어 형성된다. 그 표준 배열은 칩 다이의 크기에 관계없이 동일한 수의 핀을 갖는 모든 칩에 대하여 동일하다.
주단계 II에서 웨이퍼는 탐침으로 시험되고 그 탐침시험 결과는 이를테면 컴퓨터에 전기적으로 기억된다. 불량 칩에 대한 통상의 잉크 도트 표시방식은 사용되지 않는다.
그 다음 웨이퍼는 그 공정에서 여러 고정구에 자동 삽입 및 방위시키는 것을 가능케하는 형상으로된 프레임 홀더의 접착 필름상에 접착식으로 장착되고 웨이퍼의 전체 두께를 절단하는 자동 소잉(sawing) 공정(단계 III)에서 절단된다.
이어서 우량 다이들은 회로측을 아래로 놓이게 하는 전용 캐리어내에 다이를 선택적으로 집어 내리도록 테이프에 대하여 위로부터 누르는 자동적인 순서(단계 IV)로 웨이퍼로부터 제거된다. 이것은 표준 패드 유전체 및 표준 패드에 의해 그 능동 회로망이 보호되기 때문에 아무런 문제점이 없다. 웨이퍼와 펀치 아웃(punch-out)장치는 컴퓨터 제어하에서 캐리어 내의 정확한 위치로 다이들을 접어 넣도록 이동된다.
다이들은 2-캐리어 샌드위치(sandwich)를 180도 회전시키는 반전 동작에서 동시에 결합용 캐리어로 반송되므로, 제 2 캐리어에 놓인 다이들은 최상부 측상에 접점을 갖는다. 1세트의 다이들은 편리한 수, 예컨대 14개의 다이들을 홀드하는 접합용 고정구로 반송된다. 일단 적재가 완료되면, 고정구내의 다이들의 공간에 정합되는 리이드프레임은 납땜용 고정구내의 다이들 위에 놓이며 상부 접합용 고정구는 접합 공정 동안 리이드를 패드 접점에 유지시키도록 부가된다.
접합용 고정구는 땜납을 다시 흐르게 하여 상호 접속부를 형성하도록 가열된다(단계 V).
다이들이 부착된 리이드프레임은 검사(단계 VI)후 다이를 리이드프레임에 대한 상호 접속부와 함께 캡슐화하는 반송 또는 주입 모울딩 기계에 놓인다(단계 VII).
이어서 소자들이 모울드된 스트립은 트리밍(trimming)되어 통상적으로 형성된다(단계 VⅢ).
상술한 단계들을 수행하는 기계와 제어용 컴퓨터간의 데이타 통신에 대해서는 제 1 도에 도시되어 있다. 대부분의 데이타 통신 단계는 임의적인 것이다. 실제로 그 단계는 오퍼레이터의 제어하에서 수행되고 데이타는 손으로 쓰여질 수도 있다. 데이타의 자동기록과 선행 단계로부터의 데이타의 에러없는 호출이 주는 이익은 본 분야의 숙련 기술자에게는 명백할 것이다.
본 발명의 다른 단계는 이하에서 보다 상세히 설명되며 또한 본원에 대응하는 미합중국 특허출원과 동일자로 출원되고 본 출원인에게 양도된 계류중인 미합중국 특허출원에 기재되어 있다.
제 2 도는 제 1 도에서의 단계를 보다 상세히 나타냄과 동시에 재료 및 데이타의 흐름을 예시한 것이다. 이 도면에서 파선은 재료를 콘테이너에 적재하여 콘테이너를 다른 장소로 이동시키는 재료 이송단계를 나타내고, 이중 화살표는 컴퓨터 또는 기타 기억장치로의 또는 그로부터의 데이타의 흐름을 나타낸다. 그 공정의 세가지 재료 입력은 웨이퍼, 리이드프레임 및 캡슐화용 플라스틱이다. 두개의 재순환 루우프는 소잉 및 다이 선택 단계 동안 웨이퍼를 지지하는데 사용되는 프래임과 접합 공정 동안 리이드프레임 세그먼트와 정렬되는 1세트의 다이들을 유지시키는데 사용되는 위치 설정용 고정구와 관련이 있다.
표준 접촉 패드
제 1 의 주단계로 돌아가서, 본 발명에 따른 집적회로는 제 3a 도에 예시되는데, 여기서 집적회로(300)는 모두 전체적으로 번호 310으로 표시된 기판, 트랜지스터 및 다른 능동소자, 상호 접속부, 표면 안정화층등을 가진 통상의 집적회로이다. 보호 격리 층(320)은 입력 및 출력 리이드에 의해 반송된 전기 신호로부터 아래에 있는 회로를 격리 시킬 뿐만 아니라 아래에 있는 회로에 대한 물리적 화학적 보호를 행하는 역할을한다. 예를 들어, 보호층(320)은 방습 시일을 제공할 뿐만 아니라 전기 절연을 행하도록 선정된다.
번호 340으로 표시한 접촉 패드 배열은 다이의 중앙에 위치하고 동일한 수의 핀을 갖는 모든 다이들에 대해 동일한 구성을 갖는다. 리이드(326)는 다이의 가장자리에 있는 장소(330)로부터 그 리이드의 통로를 따라 접촉 패드 배열(340)로 연장된다.
예시한 유전체층(320)은 6미크론의 두께를 가지며 260℃ 이상의 온도에서 경화되는 예컨대 Dupont 2525와 같은 폴리이미드로 구성된다. 리플로우 유리(reflow glass) 또는 다른 상부층에 대한 접착을 개선하도록 폴리이미드 아래에 질화물 또는 다른 층이 가해질 수도 있다. 통상의 처리 기술에 의해 집적회로 칩에 먼저 형성된 전기 접촉 패드는 유전체의 상부에 액체 또는 테이프의 형태로 포토레지스트를 가하고 그것을 통하여 통상의 방식으로 회로내의 금속 접촉 패드로의 통로를 식각함으로써 노출된다. 바이어(via)는 웨이퍼의 표면에 이르게될 때까지 금속 또는 다른 도체로 접촉 홀을 채움으로써 형성된다. 이어서 포토레지스트는 벗겨지고 금속 층이 폴리이미드의 표면 위에 스퍼터링(sputtering)과 같은 어떤 기술에 의해 가해진다. 일례로서, 폴리이미드는 표면을 제조하도록 백 스퍼터(back sputtered)되고, 그후 600옹스트롬의 10% 티단 +90% 텅스텐, 그 다음 100옹스트롬의 구리 및 티탄 텅스텐 혼합들이 동시에 스퍼터되며, 이어서 전형적으로 3미크론의 구리가 스퍼터된다.
제 2 층의 포토레지스터가 가해져서 금속층에 1세트의 금속 리이드를 형성하도록 패턴화 된다. 그 리이드는 웨이퍼를 관통하는 바이어로부터 동일한 수의 리이드를 갖는 모든 칩들에 대하여 동일한 패드 접점의 표준 패드 배열을 갖는 칩 중앙의 영역으로 도달한다. 예를들어, 16핀 칩은 .126×.126의 규격을 갖는 표준구성에서 약 .016''×.016'' 크기의 동일한 표준 패드 배열을 가지는데, 이것은 메모리이든가 또는 어떤 다른 논리장치이든간에 불문한다. 표준 패드 배열은 그 리이드프레임과 함께 사용되어질 가장 작은 칩상에 끼워질만한 크기이다. 본 발명의 변형예는 어떤 특정 목적을 위해 배치된 패드 배열을 이용한다.
금속의 노출영역은 95% 주석 및 5% 납의 혼합물을 이용하는 통상의 전해 도금 공정에서 납과 주석의 표준 혼합물로 구성된 땜납으로 도금된다. 포토레지스트는 벗겨지고 금속층의 도금 영역은 다음 단계에서 식각용 마스크로서 사용되는데, 그 단계에서 금속층의 나머지 원하지 않는 영역은 하이드로겐 페록사이드와 암모늄 하이드록사이드의 용액으로 식각된 다음 하이드로겐 페록사이드에 의해 식각되며, 이와같은 식각하면 땜납이 침식당하지 않는다.
이제 제 3a 도에 예시한 형태의 칩(300)이 남게 되는데, 여기서 다이(310)는 그위에 두꺼운 폴리이미드의 층(320)과 칩 외측상의 접촉영역(330)으로부터 표준 패드 배열(340)에 이르는 금속라인(326)의 네트워크를 갖는다. 금속라인(326)은 이전에 사용된 와이어와 비교하여 낮은 인덕턴스, 높은 열전도도 및 높은 강도를 갖는다.
제 3a 도에 도시한 예에서는, 제 1 접점 및 폴리이미드 층을 통과한 바이어가 모두 칩의 주변상에 형성된다. 용어 주변(perimeter)은 접촉 패드에 대하여 종래 기술분야에서 사용된 칩의 가장자리에 가까운 영역을 일컫는다. 이 도면은 종래의 와이어 본딩 방법을 위해 레이아웃 설계가 이루어진 칩을 예시한 것인데, 접촉영역이 칩의 주변상에 있어야 한다. 종래의 설계방식의 장점은 새로운 레이아웃의 비용을 절감하는 것이외에도 용량을 부가할 필요가 있을때 통상의 와이어 본딩 공정을 이용할 수 있다는 점이다. 그러나, 이렇게 하기 위하여는 표준 패드 공정을 위한 추가의 유전체층 및 금속화층이 사용되지 않아야 한다.
제 3b 도에 도시한 바와같이 본 발명을 사용하여 어떤 편리한 장소에 웨이퍼를 통과하는 접촉영역을 둘 수도 있다. 이 리이드들에 대한 바이어들은 종래의 경우처럼 오로지 가장자리가 아니라, 칩 표면상의 여러 장소에서 시작하는 것으로 도시되어 있다. 리이드(348)는 표준 패드 배열내에 위치한 바이어를 접속하는 것으로 도시되어 있다. 리이드(343)는 폴리이미드 아래에 있는 배후 칩의 표면안정화 층의 최상부에 놓인 브릿지(bridge)(도시생략)를 통해 바이어부(344)에 접속된다. 이것은 리이드를 루우팅(routing)하고 본 발명에 의해 제공된 부품들을 배치하는데 있어서의 부가적인 자유도를 예시한 것이다.
바이어(305)는 제 3a 도의 절결부에 도시된 바와같이 하부 접촉 영역(304)으로부터 리이드(326)중 하나의 단부에 있는 상부 접촉영역(306)으로 연장된다. 본 실시예에서 하부 접촉 패드는 통상 4mils×4mils이다. 이와같이 큰 영역을 접촉시키는데 있어서, 바이어의 형성 및 위치와 리이드(326)의 배치에 대한 정렬 허용오차는 보통 ±2mils 내지 ±3mils인데, 이것은 통상의 와이어 본딩에 사용되는 정밀 처리에서 리이드를 접속할 경우의 통상 ±1/2mil 내지 ±1mil의 허용오차보다 크다.
바이어를 형성하고 리이드를 배치하는 단계는 편의상 사진 석판술용 표준 기계를 사용한 프론트-엔드(front-end)에서 수행될 수 있다. 이러한 금속 리이드를 배치하기 위한 요건은 통상의 프론트-엔드 작업보다 위치 정렬에 있어 훨씬 덜 엄격하기 때문에, 유전체 및 상부-리이드의 패턴을 형성하도록 스크린 프린팅과 같은 후막(thick-film) 기술을 사용하는 것이 바람직하다. 통상적으로 후막 기술은 정밀기술(precision technique)의 비용에 비해 1/4 내지 1/2 정도의 비용만이 소요된다.
폴리이미드(polyimide)층(320)은 그 층 바로 아래의 산화물층에 직접 부착되는 경우에는 신뢰성 있게 접착하지 않는다. 다이의 일부에 대한 횡단면도가 제 6 도에 도시되어 있는데, 여기서 기판(6-100)은 실리콘 기판이고 개구(6-55)는 인접 다이들을 분리하는 스트리트(street)이다. 그 스트리트의 폭은 0.001인치의 폭을 가진 다이아몬드 소오(saw)로 수행되는 분리 단계에서 소오 절단하기 위한 공간을 마련할 수 있도록 전형적으로 100미크론(micron)이다.
접촉 패드(6-05)는 그 위에 일련의 개구들은 갖는 것으로 도시되어 있다. 패드(6-05)는 전형적으로 알루미륨으로 구성되고 회로의 나머지 부분에 금속화 스트립(도시안됨)에 의해 접속되는 것으로서, SiO2에 인과 다른 첨가제를 더한 통상의 조성물을 포함하는 1미크론의 두께를 가진 산화물(6-10)에 의해 둘러쌓여 있다. 산화물(6-10)은 상부면(6-15)을 가지며 그 위에는 먼저 폴리이미드층(6-50)이 직접 가해진다. 초기의 시험에서는 폴리이미드층(6-50)(제 3 도의 층(320))이 종종 접합되지 못하고 리이드프레임이 폴리이미드를 잡아당겨 배후의 층으로부터 떨어져 나가게 한다는 단점을 나타내었다.
산화물(6-10)은 회로에서 상부 유전층 역할을 한다. 그 산화물은 제 6 도에 도시된 바와같이 기판과 접점들을 피복할 뿐만 아니라 회로소자들 및 금속화 부분도 피복한다.
회로의 능동소자들의 표면안정화(pasivation)는 소오스, 드레인 및 활성 영역위에서 얇은 산화물에 의한 통상적인 실리콘 MOSFET 방법으로 실시되므로 산화물(6-10)은 표면안정화 층으로서가 아니라 오로지 유전체로서의 역할을 한다.
질화물층(6-20)은 스트리트(6-200)가 산화물(6-10)을 통해 기판까지 식각된 후에, 통상적인 방법으로 플라즈마 보조 CVD에 의해 250℃의 온도에서 0.3미크론의 두께로 증착된다. 듀퐁사의 2525 폴리이미드의 층이 인가되고 잡아늘여져서 비교적 편평한 상면을 형성한다. 접점(6-05)위의 개구(6-45)와 스트리트(6-200)위의 개구(6-55)는 Shipley 312 현상액과 같은 통상의 기본적인 용액으로 습윤식각(wet etching)함으로써 경화안된 폴리이미드를 통해 개방된다. 개구(6-55) 및 (6-45) 상면의 전형적인 규격은 각각 100 및 87미크론이다. 개구(6-45)가 개방된 후에, 개구(6-40)는 CF4로 플라즈마 식각에 의해 질화물 층(6-20)을 통해 개방된다. 개구(6-40)의 전형적인 규격은 75미크론이므로, 개구(6-40)는 질화물(6-20)에 의해 둘러싸여 산화물(6-10)을 전혀 노출시키지 않는다.
폴리이미드를 질화물(6-20)의 상면(6-25)에 접착하는 것은 표면(6-15)에서 폴리이미드를 산화물(6-10)에 접착하는 것보다 상당히 개선되는 것을 발견하였다. 질화물(6-20)은 표면(6-15)에서 산화물에 잘 접착한다. 그러므로, 질화물(6-20)의 기능은 바이어(via)에서 뿐만 아니라 스트리트상의 소오절단부에서 산화물(6-10)을 전체적으로 에워싸는 구조에 의해 폴리이미드의 접착을 개선하는 것이다.
탐침시험
다음 주단계 II는 웨이퍼에 아직까지 남아있는 개별적인 회로 다이들에 대한 시험이다. 통상의 웨이퍼의 전기적 시험단계가 수행될 수 있는데, 이 단계에서는 소형 탐침들이 입/출력부로 사용될 접점에 부착되어 개별 칩들이 시험된다. 본 발명의 장점은 폴리이미드 상면의 금속리이드가 종래의 접촉 패드 경우보다 상당히 큰 영역을 덮기 때문에, 통상의 기술에서 사용된 작은 접촉 패드로써 행하는 것보다 이와같은 큰 금속패드의 전기 접촉 탐침 또는 전극을 감소된 압력으로 전기접촉하는 것이 더 용이하다는 점이다. 또한, 접촉영역에 이르기 전에 리이드들에 전기접촉을 행할 수 있으므로 탐침 단계에서 부가적인 융통성을 제공하는 것이 가능하다. 본 발명으로부터 얻는 중요한 경제적 이익은 단일 세트의 탐침 선단만이 동일한 수의 핀을 가진 회로 계열의 전체에 대한 표준 패드 배열을 정합시키는데 필요하다는 것이다. 종래의 기술에서는, 다른 세트의 탐침 선단이 통상적으로 각각의 칩 설계에 필요하였다.
만일 칩이 제 3b 도에서 접점(350)(시험되어질 회로의 일점에 대한 통로를 제공하기 위해 형성된 바이어로서 정상적인 접점들중 어느것에도 접속되지 않음)으로 도시한 바와같이 표준 패드 배열외에 임의적 전기 접촉 패드를 가진다면, 그 경우에는 물론 다른 세트의 탐침관들이 필요하게 될 것이다.
통상의 웨이퍼 시험에서, 결함있는 칩들은 수동 조립시에 식별하여 버려질 수 있도록 작은 잉크 점으로 표시된다. 이 공정에서, 칩들은 전기적으로 식별된다. 즉, 웨이퍼가 특정 방식으로 배향되고 칩들은 X-Y행렬내에서의 위치에 의해 식별된다. 개별 칩들에 대한 시험 데이타는 중앙 컴퓨터 메모리나 플로피디스크 또는 다른 기억 메체에 기억되고, 결함있는 칩들은 그 컴퓨터에서 식별된다. 이 단계는 제 2 도에서 웨이퍼에핑이라 일컬어진다.
만일 칩이(대규모 메모리 배열에서 행해지는 것처럼) 레이저에 의해 용단(fuse blowing)됨으로써 접속 또는 분리되는 여분의 또는 임의적 회로 설비를 갖는다면, 이 단계는 현재 행해지고 있는 것처럼 폴리이미드층이 형성되기 전에 행하여지게 된다. 그러나, 폴리이미드층을 통해 금속 스트립의 외부에 배치되는 부가접점(접점(350)과 유사함)을 통한 액세스에 의해 혹은 나중에 폐쇄될 여분의 회로위에 큰 개구를 가진 폴리이미드를 형성함으로써 임의적 서브회로의 인에이블링 또는 디스에이블링 또는 여분의 회로의 인에이블링을 전기적으로 행할 수 있다. 그 경우에, 인에이블 또는 디스에이블되고 시험 탐침을 통해 적절히 용단될 임의적 선택회로는 중앙컴퓨터에 의해 식별된다. 용단이 행하여질 순서의 지점은 물론 임의적이다.
만일 웨이퍼에 식별용 표지가 붙여지지 않았다면, 이제 컴퓨터에 기억된 시험 데이타와 데이타를 발생하는 웨이퍼간의 접속을 유지하기 위해 웨이퍼 상에 표지를 붙이는 것이 필요하다. 이런 상관 관계를 실행할 방법은 물론 여러가지가 있으므로, 특정의 방법이 필요하지는 않다. 양호한 한가지 방법은 웨이퍼를 식별하는 광학 바아 코드와 같은 식별수단을 식별용 표지상에 붙이는 것이다. 다른 방법은 결함있는 칩들의 식별수단이 기억되도록 웨이퍼 내에 프로그램 가능한 메모리를 형성하는 것이다. 이 경우에는 웨이퍼가 메모리와 함께 필요한 정보를 운반하므로, 웨이퍼를 시험 결과로부터 분리하는데에 문제점이 전혀 없다.
다이를 소잉하고 자동화 처리에 의해 우량 다이들을 선택적으로 떼어놓는 단계들은 계류중인 특허출원에 보다 상세히 기재되어 있다. 이 단계들은 어떤 특별한 응용에서 자동 다이 선택에 의해 제공되는 증가된 생산 속도를 필요로하지 않는 경우 자동이 아닌 수동으로 행하여질 수도 있다.
접합
최종 접합 단계를 위한 조립체(제 1 도의 단계 V 및 제 2 도의 리이드프레임 고정구 조립, 접합, 분해)는 제 7 도에서 분해도로 도시되어 있는데, 개략적으로 나타낸 홀더(7-110)는 정확한 간격으로 14개의 칩을 홀드하며, 리셉터클(7-225)중 두개만이 도시되어 있다. 리셉터클(7-225)위에는 칩(7-230)이 위치하고 있고, 그 칩위에는 리이드프레임 스트립(5-125)의 일부인 리이드프레임(5-100)내의 1조의 핑거 접촉부(5-122)가 위치하고 있다. 리이드프레임의 상세는 후술한다. 덮개(7-120)는 리이드프레임 스트립(5-125)의 연부(5-110)를 누르며, 그 연부는 접촉 선단이 약간 편향되게끔 스트립의 외부부분을 위치 설정하도록 선반(7-112)상에 놓여진다. 이 편향은 제조 공정동안 선단의 위치에서의 불가피한 변동을 보상하므로 접합공정 동안 신뢰성 있는 접촉이 보장된다. 그 편향은 칩(7-230)의 최상부가 소정의 양 만큼 선반(7-112)의 평면위로 돌출할 만한 깊이의 리셉터클(7-225)을 만듦으로써 실시된다. 편향량(.005인치 내지 .007인치)은 신뢰성 있는 접합 형성을 보장하도록 선단 위치의 명목적인 변동에 대한 몇가지의 표준 편차로서 예시되어 있다. 리이드프레임 스트립(5-125)의 연부(5-110)는 덮개(7-120)에 의해 선반(7-112)상으로 힘이 가해지므로 선단(5-122)은 리이드의 스프링 계수로서 패드에 대하여 눌러질 것이다.
본 발명에 사용된 통상의 리이드프레임은 제 5 도에 예시되는데, 여기서는 개개의 프레임의 절반만이 도시된다. 개별 리이드프레임은 종래의 표준 공정에서 사용된 정확한 열특성을 가진 고가의 합금에 비해 저가의 구리 합금일 수도 있는 리본형의 금속으로 잘려진다. 본 출원의 목적상, 리이드프레임은 종래의 기술과 구별하기 위하여 금속학적으로 연속성인 것으로서 일컬어지는데, 종래의 기술에 있어서는 비교적 두꺼운 프레임이 얇은 와이어에 의해 칩에 접속되므로, 종래의 전기 접속은 크기 및 형상 뿐만 아니라 구조를 변경시키게 된다. 납땜의 사용은 리이드프레임이 금속학적으로 연속성인지의 여부에 영향을 받지 않는다. 그 리본 양쪽의 스트립(5-110)은 실제의 리이드(5-120)를 지지하는, 역할을 한다. 리이드(5-120)는 소켓에의 삽입 또는 표면 장착을 위해 형성된 외부단부(5-123)와, 다이에 부착하기 위한 내측 부분(5-121)을 가진다. 그 두 부분은 접합 단계후에 쪼개질 세그먼트(5-124)에 의해 이어진다. 홀(5-112)은 리이드프레임을 위치 설정하는데 있어 기준을 제공한다. 각 리이드(5-120)의 단부에는 리이드가 표준 규격의 편평한 접촉 영역을 형성하도록 4등분 원형으로 구부러지는(또는 평행 접촉부를 형성하도록 2번 구부러지는) 영역(5-122)이 있다. 다른 길이를 가진 각각의 다른 리이드(5-120)는 접촉 영역(5-122)이 납땜 공정을 위한 정확한 정렬을 제공하기 위해 다이상의 결합용 패드에 대하여 균일하게 눌러지도록 실질적으로 동일한 스프링 계수를 제공하는 형상으로 되어 있다. 리이드(5-120)는 리이드프레임 리본의 제조 이전의 단계에서 땜납으로 주석도금된다.
다이의 접촉 패드(342)와 선단(5-122)은 모두 주석 도금되고 가열될 것이다. 접합은 증기 상태 재흐름 납땜 기술 또는 가용성 합금을 다시 흐르도록 재료를 가열하는 다른 수단에 의해 행하여진다. 그 밖의 다른 기술로는 적외선 가열, 컨베이어 오븐, 고온 가스 가열 또는 레이저 가열등이 있다. 증기 상태 재흐름에서, 플루오리너트 FC-71과 같은 액체는 비등점에서 유지되는데, 그 액체는 비등점이 납땜 온도 이상이 되도록 선택된다. 정렬된 상태로 유지된 칩과 리이드프레임을 가진 홀더(7-110) 및 덮개(7-120)의 납땜용 어셈블리는 비등점 온도의 증기로 채워지고 땜납이 녹아 흘러서 접합을 형성하게 될때까지 그 온도로 유지되는 콘테이너나 오븐으로 삽입된다. 가열 사이클에 대한 통상의 기간은 5 내지 15초이다. 이 비등점 온도는 통상 225℃ 이상 300℃ 이하이다. 이와는 대조적으로, 현재의 와이어 본딩 및 다이 부착 단계는 460℃까지의 온도에서 수행되고 또한 개별적으로 수행된다. 가열 사이클의 기간을 줄이기 위해서는, 접합용 고정구는 낮은 질량의 것으로 하고 증기가 납땜 이음부 주위에서 자유롭게 흐르게 하도록 다수의 개구를 가져야 한다. 홀더(7-110) 및 덮개(7-120)는 도면의 복잡성을 줄이기 위해 개략적으로 도시하였다.
모든 리이드 선단(5-121)이 시스템에 사용될 필요는 없다. 불필요한 리이드가 있고 표준 리이드 프레임을 사용하고 싶을 경우에는, 여분의 리이드 선단(5-122)이 표준 배열(340)의 더어미 접점(dummy contacts)에 접속되거나 단순히 폴리이미드(320)상에 놓인다.
본 발명의 중요한 경제적 이익은 모든 리이드가 동시에 납땜되는데에 있다. 이것은 리이드가 하나씩 접합되어야 하는 와이어 본딩 기술과는 대조를 이룬다. 그 납땜 단계는 28핀 칩의 경우에도 16핀 칩의 경우보다 더 오래 걸리지 않는다.
모울드(mold)
다음의 주단계(제 1 도의 단계 VII)에서, 14개의 칩들이 부착된 리이드 프레임(5-100)은 칩을 캡슐화하여 보호하도록 그 주위를 플라스틱으로 모울딩하기 위해 반송 또는 주입 모울딩 기계로 이동된다. 모울딩(성형) 공정은 통상의 기술 및 장치를 사용하여 행하여진다. 본 발명의 한가지 장점은 리이드프레임과 접촉 패드 사이의 넓은 접촉 영역이 표준적으로 사용하는 와이어 본딩 기술에 비해 극히 조악하므로 취급시 칩들의 훨씬 적은 부분이 손상되고 칩들은 세심한 주의를 덜 요구하면서 보다 빠른 속도로 이동될 수 있다. 또 한가지 장점은 리이드들이 공정중에 열을 칩으로부터 방출하는 것이다.
캡슐화된 다이들(아직까지 리이드프레임내에 있음)이 성형 기계로부터 제거된 후, 제 2 도의 임의적 표지를 붙이는 단계가 수행된다. 다이 식별부는 개별 다이에 인가되는 데이타를 측정하는 탐침 시험중에 처음으로 나타난다. 그 식별부는 웨이퍼, 레이프 프레임 및 리이드프레임상의 표지에 의해 보존되고, 컴퓨터는 리이드프레임상에 다이 식별부를 기록(log)하도록 필요에 따라 갱신된다. 각 칩은 레이저 브랜딩 공정 또는다른 편리한 기술에 의해 식별표지, 시험결과 등으로 표시된다.
또한, 과잉 플라스틱이 리이드들로부터 제거되도록 하는 통상의 디정크(dejukk) 단계가 이 시간에 행해진다.
트리밍/형성 단계
다음의 단계(제 1 도의 단계 Ⅷ)에서, 칩과 리이드프레임 조합체는 리본으로부터 분리되고, 리이드들을 정확한 정렬 상태로 유지하는 역할을 하는 간격 세그먼트(5-124)가 절단된다. 만일 리본이 구리 또는 구리합금판으로부터 형성된다면, 연결 부분(5-124)을 절단해야 하며, 그렇지 않으면 모든 리이드들이 함께 단락될 것이다. 만일 구리 도금된 리이드가 상부에 형성되고 연부(5-110)에서 리이드(5-120)를 지지하기 위해 플라스턱 지지체를 사용하는 다른 형태의 리본이 사용되는 경우에는 연결 부분(5-124)을 플라스틱으로 유지하는 것이 용이하고 리이드를 분리시킬 필요가 없을 것이다.
개별 소자의 부착
이제 4a 도 및 4b 도를 보면, 표준 패드 레이아웃을 사용하는 다이의 변형이 도시되어 있다. 제 3a 도와 제 3b 도의 표준 패드 배열은 단일 리이드프레임이 완성된 크기의 범위로서 사용될 수 있도록 매우 작은 칩상에 끼워질만한 크기의 사각형 윤곽선을 사용하였다. 그러나, 상이한 패드 배열을 사용하는 기술적, 경제적인 고려가 있을 수 있다(이것은 또한 다수의 집적회로에 대해서도 공통임).
예를들면 제 4a 도는 전술한 바와 동일한 기판(310) 및 폴리이미드(320)를 갖는 다이를 도시하고 있으나, 패드 배열은 각각 칩의 외측을 향해 선정된 8개의 패드들로 구성된 2개의 행(350)들을 포함하고 있다. 중앙의 공간에는, 회로내의 여러 점들에 전력 공급 전을 분배해주는 버스(353)용의 공간이 있는데, 상기 여러 점들중 하나는 번호 352로 도시되고 리이드와 접촉하도륵 배열 위치들중의 하나에 위치된 바이어이다. 얇은 와이어들을 사용하는 종래 기술과 비교해볼 때, 버스(353)는 상당히 감소된 저항 및 인덕턴스를 제공한다. 마찬가지로, 버스(354)는 패드(351)와 접촉하여 다이 주위에 접지 단자를 분포시킨다.
강인한 폴리이미드층(320)의 또 다른 장점은 능동 또는 수동인 개개의 전기 소자들이 층(320)의 상부에 배치되어 바이어 또는 표준 패드들에 의해 회로에 접속될 수 있다는 것이다. 제 4a 도에서, 소자(368)는 바이어(370,369)에 접속된 것으로 도시되어 있다. 그 소자는 큰 크기를 가진 후막 저항이다(이것은 통상의 집적회로 기술로는 달성하기 어려운 것이다). 또한, 그것은 표면 장착 소자의 패키징으로써 임의의 분리 형성된 소자일 수 있다. 그 예로는 저항, 커패시터 및 인덕터가 있다.
커패시터의 한가지 유용한 예가 유닛(355)으로 도시되어 있는데, 그것은 367로 표시된 지점에서 도전성 접착제를 사용하여 전원과 접지 사이에 접속됨과 동시에 스트랩(366)에 접속되는 전하 보존 커패시터이다. 그러한 커패시터들은 회로가 스위치될 경우 안정화 공급 전압을 유지하기 위해 통상적으로 집적회로 소켓에 부착된다. 칩과 함께 커패시터를 포함한 것은 명백히 경제적으로 유리하다. 유닛(355)과 같은 소자는 물론 회로내의 어느 지점에나 접속될 수 있다.
큰 관심을 끄는 한가지 변형은 동일 기판상에 제작하기 어려운 광학 소자 또는 기타 소자로 된 분리 소자(355)를 사용하는 것이다. 예를들면, 소자(355)는 갈륨 아세나이드 기판을 사용하는 고체 상태 레이저이고, 다이(310)는 통상의 실리콘 집적회로일 수 있다. 그 경우에, 광섬유 피그테일(pigtail)이 다른 광학 소자로 통신하기 위해 포함될 것이다.
손쉽게 구성될 수 있는 다른 소자로는 고정 소자 또는 액세스 홈이 캡슐화 플라스틱 내에 형성되는 조정가능한 소자를 갖는 RC 타이밍 회로망, 혹은 열부하를 분산시키기 위해 소자의 영역(355)을 사용하는 파워트랜지스터가 있다. 열 싱크(heat sink)가 또한 층(320)에 집적 부착되거나 또는 기판(310)의 고전력부로부터 저 임피던스의 열전도 통로를 제공하는 바이어에 부착될 수 있다.
이러한 다른 소자들은 어떤 편리한 방법으로도 부착될 수 있다. 이것들은 리이드프레임의 납땜전이나 후에 접착전으로 부착될수 있다(또는 소자들은 납땜되고 리이드프레임이 접착적으로 부착될 수 있다). 이와는 달리, 리이드프레임과 개별 소자들의 납땜이나 글루접합은 접착제에 의한 접합전에 리이드프레임을 적소에 유지한 채로 동시에 행하여 질 수도 있다.
제 4b 도는 부품 목록을 상당히 감소시켜주는 본 발명의 다른 변형예를 도시하고 있다. 여기에서 두 칩 조립체는 전술한 바와같이 기판(310), 폴리이미드(320), 표면 패드들을 가진 제 1 칩(300')과, 기판(310'), 폴리이미드(320'), 층(320)상에서 접점 배열(382)과 결합하는 접점 배열(382')을 갖는 제 2 칩(380)을 구비하고 있다.
또 다른 변형예로서 U형 접점 배열(350')이 도시되어 있는데, 그것은 칩(380)에 대하여 층(320)의 반까지를 자유롭게 할 수 있는 장점을 갖는다. 모든 리이드들을 칩(300')의 반 이상으로까지 가져오기 위해, 리이드들의 탄성 계수에서 약간의 변경을 허용할 필요가 있다.
접점(350')과 접점(382)간의 몇개의 접속부만이 전원과 접지에 대해 도시되어 있다. 물론, 칩(380)은 입/출력을 위해 리이드들에 직접 접속할 수 있다. 도시된 경우에 있어서는 칩(380)은 전원과 접지가 필요한 ROM으로서 배열(382)에서의 바이어들을 통해 또는 리이드(373)와 같은 표면 리이드들을 통해 더 큰 칩과만 통신한다.
지대한 상업적 이익이 있는 한가지 특별한 응용은 한 ROM을 부가하여 주문 생산된(customized) 단일칩 마이크로컴퓨터와 같은 다용도 칩 응용이다. 만일 그 ROM이 마스크 옵숀(mask option)이라면, 생산에서의 변동이나 급작한 주문쇄도에 대처하기 위해 주문 생산된 마이크로컴퓨터의 예비 공급품(reserve supply)이 있어야만 하고, 제조자들은 단지 한 고객에게만 양호한 칩들의 부품목록(inventory)을 관리해야 한다. 그러나, 제 4b 도의 실시예의 경우에는 각 고객을 위한 부품 목록은, 마이크로컴퓨터보다 훨씬 저가의 ROM만을 필요로 한다. 제조자들은 물론 모든 고객들의 요구를 충족시키기에 충분한 마이크로컴퓨터 칩의 예비품을 관리할 것이다. 부품 목록의 총 가격은 단순히 통계학 법칙 때문에 중요 예비품보다 적을 것이다.
그 두 칩 시스템의 한 변형은 주칩(300')이 입력 제어기와 같은 일반화된 시스템으로 되어 있고, 제 2 칩(380)이 각각 특정 응용을 위해 주문 생산된 다수의 대안품들중의 하나로 되어 있다. 예를들면, 주칩은 5볼트 논리칩이고, 제 2 칩(380)은 모뎀 또는 부호기(coder)와 같은 전화 인터페이스에서 전화 회로망의 고전압을 견디도록 설계될 수 있다.
플러그 호환성(plug compatible)을 지닌 시스템을 위해 다른 제조자들의 컴퓨터에 대한 인터페이스와 같은 제 2 칩의 다른 여러 응용과 또는 병렬 출력 또는 직렬 출력과 같은 다수의 표준 논리 기능부중 하나에 대한 구성은 본 분야의 숙련 기술자에게는 명백할 것이다.
칩(380)을 부착하는 한가지 편리한 방법은 패드들(382')을 신뢰성 있는 접촉을 위해 충분한 양의 고온 납땜으로써 형성하고 저온에서 리이드와 접합하기전에 그 접합부를 리플로우(reflow)시키는 것이다. 다른 방법은 정렬한 칩(380)을 접착적으로 부착하여 접점 세트들을 동시에 납땜하는 것이다.
본 분야의 숙련 기술자는 본 명세서의 기재사항을 기초로 하여 본 발명의 또 다른 실시예를 용이하게 고안할 수 있을 것이다. 본 발명은 어떤 특정의 접촉 패드 구성으로 국한되지 않고, U자형의 배열(라인의 행들)이 사용되는 것치럼 정사각형 또는 직시각형 배열이 사용될 수도 있고 혹은 불규칙한 어떤 구성이 사용될 수도 있다.

Claims (3)

  1. 전기회로에서 전기 전도 통로의 네트워크에 의해 제 1 배열의 입/출력 접점(304)에 접속된 복수의 전기소자(310)를 갖는 집적회로에 전기 리이드(5-120)를 부착하는 방법에 있어서, 상기 전기회로위에 유전체층(320)을 제공하는 단계와, 상기 제 1 배열의 입/출력 접점위에서 상기 유전체층의 개구(305)를 개방하는 단계와, 상기 제 1 배열의 입/출력 접점과 상기 유전체층상에 소정의 패턴으로 배치된 제 2 배열(340)의 입/출력 접점(342) 사이에 전기 전도 통로(326)의 네트워크를 제공하는 단계와, 상기 제 2 배열의 입/출력 접점 근처에 부착선단(5-122)을 가진 전기 전도성 리이드(5-120)의 배열을 배치하는 단계와, 최소한 몇개의 상기 제 2 배열의 입/출력 접점과 최소한 몇개의 상기 부착선단 사이에 전기 전도성 접합을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로에 전기 리이드를 부착하는 방법.
  2. 제 1 항에 있어서, 상기 유전체(320)의 개구(305)를 개방하는 상기 단계가 상기 유전체층 위에 감광체시이트를 가하는 단계와, 상기 감광체를 개구영역으로 패턴화하는 단계와, 상기 개구를 형성하도록 상기 개구영역 아래에 있는 상기 유전체의 부분을 화학적으로 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 전기전도 통로(326)의 네트워크를 제공하는 상기 단계가 상기 전기전도 통로의 네트워크를 형성하도록 도전체의 후막패턴을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
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