KR940000741B1 - 집적 회로의 자동 조립 - Google Patents

집적 회로의 자동 조립 Download PDF

Info

Publication number
KR940000741B1
KR940000741B1 KR1019850700331A KR850700331A KR940000741B1 KR 940000741 B1 KR940000741 B1 KR 940000741B1 KR 1019850700331 A KR1019850700331 A KR 1019850700331A KR 850700331 A KR850700331 A KR 850700331A KR 940000741 B1 KR940000741 B1 KR 940000741B1
Authority
KR
South Korea
Prior art keywords
chip
lead
die
lead frame
wafer
Prior art date
Application number
KR1019850700331A
Other languages
English (en)
Other versions
KR860700073A (ko
Inventor
웨인 에이. 멀홀랜드
다니엘 제이. 퀸
로버트 에이치. 본드
마이클 에이. 올라
Original Assignee
씨티유. 오브 델라웨어. 인코오포레이티드
더글라스 제이. 퓨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 씨티유. 오브 델라웨어. 인코오포레이티드, 더글라스 제이. 퓨 filed Critical 씨티유. 오브 델라웨어. 인코오포레이티드
Publication of KR860700073A publication Critical patent/KR860700073A/ko
Application granted granted Critical
Publication of KR940000741B1 publication Critical patent/KR940000741B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67144Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67126Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H05K13/04Mounting of components, e.g. of leadless components
    • H05K13/0478Simultaneously mounting of different components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128Assembling formed circuit to base

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

내용 없음.

Description

집적 회로의 자동 조립
[도면의 간단한 설명]
제1도는 본 발명의 공정 흐름을 도시한다.
제2도는 제1도의 공정을 더 상세히 도시한다.
제3a도 내지 제3d도는 본 발명에 사용된 여러가지 형태의 칩을 도시한다.
제4도는 웨이퍼가 테이프상에 설치된 것을 도시한다.
제5도는 리이드프레임의 일부를 도시한다.
제6도는 소잉(sawing)된 웨이퍼로부터 다이를 선택하는 순서를 도시한다.
제7a-7c도는 소잉된 웨이퍼로부터 선택된 다이를 다이저장 캐리어에 픽 다운(pick-down)시키기 위하여 사용되는 기계의 레이아웃(layout)를 도시한다.
제8a-8c도는 제7도에 사용된 장치의 작동순서로 중간의 역단계를 위한 장치를 도시한다.
제9도는 접합단계에서 리이드프레임과 다이를 홀딩하는데 사용되는 캐리어를 도시한다.
제10도는 리이드프레임과 다이의 자동부착에 사용되는 기계의 레이아웃을 도시한다.
제11a-11c도는 16핀 다이스에 적합한 리이드프레임 구조를 도시한다.
제12도는 리이드프레임과 다이를 접합하기 위한 단순화된 광학검사장치를 도시한다.
제13a-13b도는 다이를 역전시키기 위한 다른 장치를 도시한다.
제14a-14b도는 제13도의 장치의 일부에 대한 다른 실시예를 도시한다.
제15a-15b도는 제13도의 장치의 일부에 대한 또 다른 실시예를 도시한다.
제16도는 한 세트의 다이를 평행하게 이동시키기 위한 이송장치를 도시한다.
제17a 및 17b도는 리이드프레임용 그리퍼(gripper)기구를 도시한다.
제18a 및 18b도는 특정된 임피던스를 지니는 다른 리이드프레임을 도시한다.
제19도는 제18도의 리이드프레임 일부를 도시한다.
제20도는 본 발명에 사용된 다이의 종단면을 도시한다.
[발명의 상세한 설명]
[기술분야]
본 발명은 집적회로 칩에 리이드(lead)를 부착하고 그 칩 및 리이드의 조합품을 플라스틱으로 캡슐화하는 것에 관한 것이다.
[배경 기술]
통상 "백 엔드(back-end)"라 불리는 집적회로의 조립공정은 수십개 또는 그 이상의 집적회로칩을 내장한 실리콘 웨이퍼를 취하는 단계, 작동여부를 판별하도록 그 칩을 시험하는 단계(통상 "프로우빙(probing)"으로 일컬어짐), 개개의 칩을 생산하도록 웨이퍼를 절단하는 단계, 칩을 리이드프레임에 부착하는 단계, 한번에 하나씩 와이어를 리이드에 접합하는 단계 및 소자에 대한 보호를 위해 그 조합체를 플라스틱으로 캡슐화하고 리이드프레임의 외부 리이드를 최종의 형태로 절단 및 형성하는 단계로 이루어진다.
와이어를 칩에 부착하는 표준화된 방법은 와이어 본딩 방버인데, 이 방법에서는 금 또는 알루미늄 합금 와이어를 접합이 형성될 때까지 칩상의 패드에 대해 매우 견고하게 압착시킨다(상승된 온도 및/또는 초음파 에너지에 의함). 이 방법은 상당한 노력이 들 뿐만 아니라 값비싼 재료를 사용하여야만 된다. 자동화 와이어본딩 머신은 잘 알려져 있지만, 고유의 제한 요소를 가지고 있다. 상상할 수 있는 가장 신속한 머신의 경우에도, 16핀 칩에 대해 시간당 대략 2,000단위로 제한된다. 와이어 본딩 기술에 있어서, 와이어 접합을 형성하는 동안 칩을 적소에 유지시키기 위해 칩을 패키지나 리이드프레임에 부착시키는 것도 필요하다. 또한, 이 공정에서의 리이드는 금-실리콘 공정 다이 접합법(gold-silicon eutectic die bonding)이 사용될 경우 칩과 리이드 사이에 정확한 열 팽창 정합이 이루어지도록 통상 고가의 팽창 제어 합금으로 만들어지거나 혹은 열적 부정합을 보정하도록 고가의 특수합금 또는 접착제가 사용되어야 한다. 아울러, 리이드는 접합 와이어가 리이드에 신뢰성있게 접속될 수 있도록 금, 은 또는 다른 귀금속으로 도금되어야 한다.
동시 납땜을 제공하는 한가지 종래의 방법으로는 IBM 사에서 개발된 "플립칩(flip-chip)"방법을 들 수 있는데, 이 방법에서는 땜납 덩어리가 칩상에 배치되고 그 칩이 리이드에 부착된 세라믹 기판에 납땜된다. 이 IBM 방법은 칩의 상부상에 리이드층을 갖지 않는다.
[본 발명의 개요]
본 발명은 집적회로 칩을 조립 및 캡슐화하는 자동화 방법에 관한 것으로, 그 칩은 다수의 상이한 칩 모델에 대하여 동일한 위치에 있는 표준 접속부를 가지며, 리이드는 용융 합금 리플로우 접합방법에 의해 모두 동시에 부착되고, 리이드프레임은 구리와 같은 저가의 금속으로 만들어지며, 집적회로 다이는 중간 단계에서 지지부에 부착되지 않는다.
본 발명은 특징은 모든 리이드가 동시에 부착되는 방법에 의하여 집적회로를 조립하는 것이며, 따라서 조립 속도가 편의 수에 의존하지는 않는다.
본 발명의 다른 특징은 동수의 핀을 지니는 여러가지 칩에 사용될 수 있는 표준 패드 배열(standard pad array)을 제공하는 것이며, 따라서 한 형태의 리이드프레임만이 각 핀 계열에 대한 부품 목록으로 보존 될 필요가 있다.
본 발명의 또 다른 특징은 자동공정에서 동시에 신뢰성 있는 접합부를 형성할 수 있는 리이드프레임을 제공하는 것이다.
본 발명의 또 다른 특징은 우량 칩을 설치하도록 저장된 데이타를 이용하여 웨이퍼로부터 칩을 선택적으로 자동제거하는 방법을 제공하는 것이다.
본 발명의 또 다른 특징은 리이드 부착전 지지부에 전 지지부에 다이를 접합하는 중간 단계를 제거한 것이다.
본 발명의 또 다른 특징은 칩과 칩지지부사이의 열팽창을 제어할 필요성을 제거한 것이다.
본 발명의 또 다른 특징은 두꺼운 유전체에 의해서 반도체 금속화의 부식보호를 제공하는 것이다.
본 발명의 또 다른 특징은 핀 카운트 계열(pin-count family)을 시험하기 위하여 단일 배열의 탐침전극을 사용하는 것이다.
본 발명의 또 다른 특징은 후방측을 적층시켜 웨이퍼를 얇게 하는 단계를 제거하는 것이다.
[본 발명을 실시하기 위한 최적의 형태]
백 엔드(back-end) 어셈블리에 사용된 단계의 전체 순서도는 제1도에 예시되는데, 여기서 다수의 단계는 개략적으로 도시된 것으로 시험 및 기타 데이타를 기억하기 위하여 컴퓨터와 통신하고 때로는 컴퓨터에 의해 제어되는 각종 다른 기계에 의해 수행된다.
블록박스 I로 표시된 제1의 주단계, 즉 "프론트 엔드(front-end)" 또는 "백 엔드(back-end)"의 부분일 수도 있는 공정에서는 통상의 모든 단계(표면안정화(passivation) 단계 등을 포함함)로서 완성하였던 웨이퍼를 받아들이고, 또 칩회로를 보호하고 유전체의 최상면 상에 반송중인 신호로부터 상기 칩회로를 전기적으로 절연시키기에 충분한 두께를 갖는 유전체의 층을 제공한다.
금속 리이드의 패턴은 선행 칩상의 접촉 패드로부터 유전체의 상부상의 접촉패드의 표준배열로 연장되어 형성된다. 그 표준 배열은 칩 다이의 크기에 관계없이 동일한 수의 핀을 갖는 모든 칩에 대하여 동일하다.
주 단계 II에서 웨이퍼는 탐침으로 시험되고 그 탐침시험 결과는 이를테면 컴퓨터에 전기적으로 기억된다. 불량 칩에 대한 통상의 잉크 도트 표시방식은 사용되지 않는다.
그 다음, 웨이퍼는 그 공정에서 여러 고정구에 자동 삽입 및 방위시키는 것을 가능케 하는 형상으로 된 프레임 홀더의 접착 필름상에 접착식으로 장착되고 웨이퍼의 전체 두께를 절단하는 자동 소잉(sawing) 공정(단계 III)에서 절단된다.
이어서 우량 다이스는 회로측을 아래로 놓이게 하는 저용 캐리어내에 e이를 선택적으로 집어 내리도록 테이프에 대하여 위로부터 누르는 자동적인 순서(단계 IV)로 웨이퍼로부터 제거된다. 이것은 표준 패드 유전체 및 표준 패드에 의해 그 능동 회로망이 보호되기 때문에 아무런 문제점이 없다. 웨이퍼와 펀치 아웃(punch-out)장치는 컴퓨터 제어하에서 캐리어 내의 정확한 위치로 다이스를 집어 넣도록 이동된다.
다이스는 두 캐리어의 "샌드위치(sandwich)"를 180도 회전시키는 반전동작에서 동시에 결합용 캐리어로 반송되므로, 제2캐리어에 놓인 다이스는최상부 측상에 접점을 갖는다. 1세트의 다이스는 편의상 가령 14개의 다이스를 홀드하는 접합용 고정구로 반송된다. 일단 적재가 완료되면, 고정구내의 다이스의 공간에 정합되는 리이드프레임은 납땜용 고정구내의 다이스 위에 놓이며 상부 접합용 고정구는 접합 공정동안 리이드를 패드 접점에 유지시키도록 부가된다.
접합용 고정구는 땜납을 다시 흐르게하여 상호 접속부를 형성하도록 가열된다(단계 V).
다이스가 부착된 리이드프레임은 다이를 리이드프레임에 대한 상호 접속부와 함께 캡슐화하는 반송 또는 사출성형기에 놓인다(단계 VII).
이어서 소자들이 모울드된 스트립은 트리밍(trimming)되어 통상적으로 형성된다(단계 VIII).
상술한 단계들을 수행하는 기계와 제어용 컴퓨터 간의 데이타 통신에 대해서는 제1도에 도시되어 이다. 대부분의 데이타 통신 단계는 임의적인 것이다. 실제로 그 단계는 오퍼레이터의 제어하에서 수행되고 데이타는 손으로 쓰여질 수도 있다. 데이타의 자동기록과 선행 단계로부터의 데이타의 에러없는 호출이 주는 이익은 본 분야의 숙련 기술자에게는 명백할 것이다.
본 발명의 다른 단계는 이하에서 보다 상세히 설명되며 도한 본원에 대응하는 미합중국 특허출원에 기재되어 있다.
제2도는 제1도에서의 단계를 보다 상세히 나타냄과 동시에 재료 및 데이타의 흐름을 예시한 것이다. 이 도면에 사용된 규약으로서, 파선은 재료를 콘테이너에 적재하여 콘테이너를 다른 장소로 이동시키는 형태로 재료 이송단계를 나타내고, 이중 화살표는 컴퓨터 또는 기타 기억장치로의 또는 그로부터의 데이타의 흐름을 나타낸다. 그 공정의 세가지 재료 입력은 웨이퍼, 리이드프레임 및 캡슐화용 플라스틱이다. 두개의 재순환 로우프는 소잉 및 다이선택 단계동안 웨이퍼를 지지하는데 사용되는 프레임과, 접합 공정동안 리이드프레임 세그먼트와 정렬되는 1세트의 다이스를 유지시키는데 사용되는 위치 설정용 고정구를 포함한다.
표준 접촉 패드
제1의 주단계로 돌아가서, 예시한 유전체층(320)은 6미크론의 두께를 가지며 260℃ 이상의 온도에서 경화되는 예컨대 Dupont 2525와 같은 폴리아미드로 구성된다. 리플로우 유리(reflow glass) 또는 다른 상부층에 대한 접착을 개선하도록 폴리이미드 아래에 질화물 또는 다른 층이 가해질 수도 있다. 통상의 처리 기술에 의해 접적회로 칩에 먼저 형성된 전기 접촉 패드는 유전체의 상부에 액체 또는 테이프의 형태로 포토레지스트를 가하고 그것을 통하여 통상의 방식으로 회로내의 금속 접촉 패드로의 통로를 식각함으로써 노출된다. "바이어(via)"는 유전체의 표면에 이르게 될 때가지 금속 또는 다른 도체로 접촉홀을 채움으로써 형성된다. 이어서 포토레니스트는 벗겨지고 금속 층이 폴리이미드의 표면 우에 스퍼터링(sputtering)과 같은 어떤 기술에 의해 가해진다. 일례로서, 폴리이미드는 표면을 제조하도록 백 스퍼터링(back sputtered)되고, 그후 600옹스트롬의 10% 티탄+90% 텅스텐, 그 다음 1000옹스트롬의 구리 및 티탄 텅스텐 혼합물이 동시에 스퍼터되며, 이어서 전형적으로 3미크론의 구리가 스퍼터링된다.
제2층의 포토레니스터가 가해져서 금속층에 1세트의 금속 리이드를 형성하도록 패턴을 이룬다. 그 리이드는 유전체를 관통하는 바이어로부터 동일한 수의 리이드를 갖는 모든 칩들에 대하여 동일한 패드 접점의 표준 패드 배열을 갖는 칩 중앙에 있는 영역으로 도달한다. 예를 들어, 16핀 칩은 .126″×.12″의 규격을 갖는 표준 구성에서 약 .016″×.016″ 크기의 동일한 표준 패드 배열을 가지는데, 이것은 메모리이든가 또는 어떤 다른 논리장치이든간에 불문한다. 표준 패드 배열은 그 리이드프레임과 함께 사용되어질 가장 작은 칩상에 끼워질만한 크기이다. 본 발명의 변형례는 어떤 특정 목적을 위해 배치된 패드 배열을 이용한다.
금속의 노출영역은 95% 주석 및 5% 납의 혼합물을 이용하는 통상의 전채 도금 공정에서 납과 주석의 표준 화합물로 구성된 땜납으로 도금된다. 포토레지스트는 벗겨지고 금속층의 도금 영역은 다음 단계에서 식각용 마스크로서 사용되는데, 그 단계에서 금속층의 나머지 원하지 않는 영역은 하이드로겐 패록사이드와 암모늄 하이드록사이드의 용액으로 식각된 다음 하이드로겐 페록사이드에 의해 식각되며, 이와 같이 식각하면 Eoa납이 침식당하지 않는다.
이제 제3a도에 예시한 형태의 칩(300)이 남게되는데, 여기서 다이(310)는 그 위에 두꺼운 폴리이미드의 층(320)과 칩 외측상의 접촉영역(330)으로부터 표준 패드 배열(340)에 이르는 금속라인(326)의 네트워크를 갖는다. 금속라인(326)은 이전에 사용된 와이어와 비교하여 낮은 인덕턴스, 높은 열전도도 및 높은 강도를 갖는다.
제3a도에 도시한 예에서는, 제1접점 및 폴리이미드 층을 통과한 바이어가 모두 칩의 주변상에 형성된다. 용어 "주변(perimeter)"은 접촉패드에 대하여 종래 기술분야에서 사용된 칩의 가장자리에 가까운 영역을 얼컫는다. 이 도면은 종래의 와이어 본딩 방법을 위해 레이아웃 설계가 이루어진 칩을 예시한 것인데, 접촉영역이 칩의 주변상에 있어야 한다. 종래의 설계방식의 장점은 새로운 레이아웃의 비용을 절감하는 것 이외에도 용량을 부가할 필요가 있을 때 통상의 와이어 본딩 공정을 이용할 수 있다는 점이다. 그러나 이를 이용하려면, 표준 패드 공정용 금속화 및 추가 유전체가 사용되어서는 안된다.
제3b도에 도시한 바와 같이 본 발명을 사용하고 어떤 편리한 장소에 유전체를 통과하는 접촉영역을 들 수도 있다. 이 리이드들에 대한 바이어들은 종래의 경우처럼 오로지 가장자리가 아니라, 칩 표면상의 여러 장소에서 시작하는 것으로 도시되어 있다. 리이드(348)는 표준 패드 배열내에 위치한 바이어를 접속하는 것으로 도시되어 있다. 리이드(343)는 폴리이미드 아래에 있는 배후칩의 표면안정화 층의 최상부에 놓인 브릿지(bridge)(도시생략)를 통해 바이어부(344)에 접속된다. 이것은 리이드를 루우팅(routing)하고 본 발명에 의해 제공된 구성요소를 배치하는데 있어서의 부가적인 자유도를 예시한 것이다.
바이어(305)는 제3a도의 절결부에 도시된 바와 같이 하부 접촉영역(304)으로부터 리이드(326)중 하나의 단부에 있는 상부 접촉영역(306)으로 연장된다. 본 실시예에서 하부 접촉 패드는 통상 4mils×4mils이다. 이와 같이 큰 영역을 접촉시키는데 있어서, 바이어의 형성 및 위치와 리이드(326)의 배치에 대한 정렬 허용오차는 보통 ±2mils 내지 ±3mils인데, 이것은 통상의 와이어 본딩에 사용되는 정밀 처이에 리이드를 접속할 경우의 통상 ±1/2mils 내지 ±1mil의 허용오차보다 크다.
바이어를 형성하고 리이드를 배치하는 단계는 편의상 사진 석판술용 표준 기계를 사용한 트론트-엔드(front-end)에서 수행될 수 있다. 이러한 금속 리이드를 배치하기 위한 요건은 통상의 트론트-엔드 작업보다 위치 정려에 있어 훨씬 덜 엄격하기 때문에, 유전체 및 상부-리이드의 패턴을 형성하도록 스크린 프런팅과 같은 후막(thick-film)기술을 사용하는 것이 바람직하다. 통상적으로 후막 기술은 정밀기술(precision tehnique)의 비용에 비해 1/4 내지 1/2 정도의 비용만이 소요된다.
제3a도의 폴리이미드(polyimide)층 (320)이 만일 그 층의 바로 아래에 있는 산화물층에 직접 부착된다면 상기 폴리이미드층은 신뢰할만하게 접착하지 않는다. 다이의 일부의 종단면도가 제20도에 도시되었는데, 이 도면에서 기판(20-100)은 실리콘 기판이고 개구(20-200)는 다이스에 인접해서 분리하는 "스트리트(street)"이다. 스트리트의 폭은 0.001인치의 폭을 가진 다이오몬드 소오(saw)로 수행되는 분리 단계에서 소오 절단하기 위한 여지를 제공하기 위해, 전형적으로 100미크론(micron)이다.
접촉패드(20-05)는 그 위치에서 한정된 일련의 개구들을 갖는 것으로 도시된다. 패드(20-05)는 전형적으로 알루미늄으로 구성되고 회로의 나머지 부분에 금속화 스트립(도시 안됨)에 의해 접속되는 것으로서, SiO2에 인과 다른 첨가제를 더한 종래의 화합물을 포함하고 1미크론의 두께를 가진 산화물(20-10)에 의해 둘러쌓여진다. 산화물(20-10)은 상부면(20-15)을 가지며 그 위에는 먼저 폴리이미드층(20-15)이 직접 가해진다. 초기의 시험에서는 폴리이미드층(20-50)(제3a도의 층(320))이 종종 접합되지 못하며 리이드프레임이 폴리이미드를 하부에 있는 층으로부터 떨어져나가게 한다는 단점을 나타내었다.
산호물(20-10)은 회로에서 상부 유전층 역할을 한다. 그 산화물은 제20도에 도시된 바와 같이 기판과 접점들을 피복할 뿐만 아닐, 회로소자들 및 금속화 부분도 피복한다.
회로의 능동소자들의 표면안정화(passivation)는 소오스, 드레인 및 능동영역상에 얇은 산화물에 의한 실리콘 MOSFET의 통상적인 방법으로 실시되므로 산화물(20-10)은 표면안정화 층으로서가 아니라 순수하게 유전체로서의 역할을 한다.
질화물층(20-20)은 스트리트(20-200)가 산화물(20-10)을 통해 기판까지 식각(etching)된 후에, 종래의 방법으로 250℃에서 플라즈마 보조 CVD에 의해 0.3미크론의 두께로 증착된다. 듀퐁사의 2525 폴리이미드의 층이 인가되고 잡아늘여져서 비교적 편평한 상면을 형성한다. 스트리트(20-200)위의 개구(20-55)와, 접점(20-05)위의 개구(20-45)는 Shipley 312 현상액과 같은 종래의 기본적인 용액으로 습윤식각(wet etching)하므로써 경화안된 폴리이미드를 통해 개방된다. 개구(20-55) 및 (20-45) 상면의 전형적인 칫수는 각각 100 및 87미크론이다. 개구(20-45)가 개방된 후에, 개구(20-40)는 CF4로 플라즈마 식각에 의해 질화물층(20-20)에 의해 둘러쌓여지고 산화물(20-10)을 전혀 노출시키지 않는다. 폴리이미드를 질화물층(20-20)의 상면(20-25)에 접착하는 것은 표면(20-15)에서 폴리이미드를 산화물(20-10)에 접착하는 것보다 상당히 개선되는 것을 발견하였다. 질화물층(20-20)은 표면(20-15)에서 산화물에 잘 접착한다. 그러므로, 질화물층(20-20)의 기능은 바이어(via)에서 뿐만아니라 스트리트상의 소오절단부에서 산화물(20-10)을 전체적으로 포위하는 구조에 의해 폴리이미드의 접착을 개선하는 것이다.
[탐침시험]
다음 주단계 II는 웨이퍼에 아직까지 남아있는 개별적인 회로 다이스에 대한 시험이다. 통상의 웨이퍼의 전기적 시험단계가 수행될 수 있는데, 이 단계에서는 소형 탐침들이 입/출력부로 사용될 접점에 부착되어 개별 칩들이 시험된다. 본 발명의 장점은 폴리이미드 상면의 금속리이드가 종래의 접촉패드 경우보다 상당히 큰 영역을 덮기 때문에, 통상의 기술에서 사용된 작은 접촉패드로써 행하는 것보다 이와 같은 큰 금속패드로써 전기 접촉 탐침 또는 전극을 감소된 이력으로 전기접촉하는 것이 더 용이하다는 점이다. 또한, 접촉 영역에 이르기 전에 리이드들에 전기접촉을 행할 수 있으므로 탐침 단계에서 부가적인 융통성을 제공하는 것이 가능하다. 본 발명으로부터 얻는 중요한 경제적 이익은 단일 세트의 탐침 선단만이 동일한 수의 핀을 가진 전체 계열의 회로에 대한 표준 패드 배열을 정합시키는데 필요하다는 것이다. 종래의 기술에서는, 다른 세트의 탐침 선단이 통상적으로 각각의 칩 설계에 필요하였다.
만일 칩이 제3b도에서 접점(350)(시험되어질 회로의 일점에 도달하도록 형성되는 바이어이지만 정상적인 접점들 중 하나에는 접속되지 않음)으로 도시한 바와 같이 표준 패드 배열 외부에 임의적 전기 접촉 패드를 가진다면, 그 경우에는 물론 다른 세트의 탐침핀들이 필요하게 될 것이다.
통상의 웨이퍼 시험에서는, 결함있는 칩들은 작은 잉크 점으로 표시되므로 수동 조립시에 식별될 수 있다. 이 공정에서는, 칩들이 전기적으로 식별된다. 즉, 웨이퍼가 특정 방식으로 배향되고 칩들이 그에 대한 X-Y 행렬 위치에 의해 식별된다. 개별 칩들에 대한 시험 데이타는 중앙 컴퓨터 메모리나 플로피디스크 또는 다른 기억 매체에 기억되고, 결함있는 칩들은 그 컴퓨터에서 식별된다. 이 단계는 제2도에서 웨이퍼 매핑이라 일컬어진다.
만일 칩이(대규모 메모리 배열에서 행해지는 것처럼) 레이저에 의해 용단(fuse blowing)됨으로서 접속 또는 분리되는 여분의 또는 임의적 회로 설비를 갖는다면, 이 단계는 현재 행해지고 있는 것처럼 폴리이미드층이 아래로 놓이기 전에 행하여지게 된다. 그러나, 폴리이미드층을 통해 금속 스트립의 외부에 배치되는 부가 접점(접점(350)와 유사함)을 통한 액세스에 의해 혹은 나중에 폐쇄될 여분의 회로위에 큰 개구를 가진 폴리이미드를 아래에 놓음으로써 임의적 서브회로의 인에이블링 또는 디스에이블링 또는 여분의 회로의 인에이블링을 전기적으로 행할 수 있다. 그 경우에, 중앙 컴퓨터가 인에이블되거나 디스에이블되어지고 시험탐침을 통해 적절히 용단될 임의적 선택회로를 식별할 것이다. 용단이 행하여질 순서의 지점은 물론 임의적이다.
만일 웨이퍼에 식별용 표지가 이전에 붙여지기 전이라면, 이제 컴퓨터에 기억된 시험 데이타와 그 데이타가 들어온 웨이퍼간의 접속을 유지하기 위해 웨이퍼 상에 표지를 붙히는 것이 필요하다. 이런 상관 관계를 실행할 방법은 물론 여러가지가 있으므로, 특정의 방법이 필요하지는 않다. 양호한 한가지 방법은 웨이퍼를 식별하는 광학 바아 코드와 같은 식별수단을 식별용 표지상에 붙히는 것이다. 다른 방법은 결함있는 칩들의 식별수단이 기억되도록 웨이퍼내에 프로그램 가능한 메모리를 형성하는 것이다. 이 경우에는 웨이퍼가 메모리와 함께 필요한 정보를 운반하므로, 웨이퍼를 시험 결과로부터 분리하는데에 문제점이 전혀 없다.
[소잉(sawing)]
공정의 다음 주 단계(단계 III)에서는, 웨이퍼가 정확한 고정구에 장착되며 다이스가 절단된다. 이제 제4도를 보면, 웨이퍼(410)는 프레임9430)위에 펼쳐있는 접착 테이프(420)상에 적확히 장착된다. 웨이퍼상이 다이스는 장방형 배열로 위치하므로, 간단한 기준 시스템이 모두 필요한데 그 시스템은 기준 방향을 정의하는 한 쌍의 디텐트(detent) (432,434)이다. 그 웨이퍼는 웨이퍼상의 기준점(411)이 이를테면 티텐트에 대해 정렬된 좌표계에서 디텐트(432)에 공지된 관계로 위치하도록 놓인다. 좌표계를 설정하기 위한 일련의 점들도 임의적인 것이다. 이때, 프레임상의 식별용 표지를 웨이퍼상의 식별번호와 상관관계가 있게 되며, 이것은 새로운 표지를 웨이퍼 표지와 일치시키는 프레임에 가하거나 또는 프레임상의 영구 표지를 판독함으로써 행하여 진다.
종래의 자동 소오(saw)로 다이스를 분리하는 "스트리트"(street)를 따라 웨이퍼(410)를 전체적으로 절단한다. 이것은 웨이퍼가 부분적으로 절단되고("새겨지고") 다이스가 떨어져나가는 종래의 기술과는 대조를 이룬다. 본 발명에 따른 방법에서는, 다이스가 분리 공정동안 적소에 유지되는데, 이것은 다이스가 떨어져나가 처리될 때 다이스의 식별부가 보통 손실되어 버리는 종래의 기술과는 대조를 이룬다. 다이스의 식별부가 보존되기 때문에, 본 발명의 경우에는 제조 공정을 통해 개개의 다이를 추적하는 것이 가능하다.
임의적 방법에서, 소오는 소잉 공정동안 칩에 가해진 손상을 검출하는 능력을 가지며, 컴퓨터에 기억된 시험 데이타는 손상된 칩을 식별하도록 갱신될 수 있다. 임의적 손상식별장치를 가진 소오는 K & S 모델 797이다. 웨이퍼는 일반적으로 소오시스템과 일체로 된 세정장치에 의해 세정된다.
[다이스 선택]
이제 제7a도를 보면, 소정의 성능 레벨을 가진 우량 다이스를 선택하는 분류 공정을 실시하는데 사용되는 장치가 예시되어 있다. 처리 단계의 보다 상세한 사항은 제2도에 도시되어 있는데, 그것은 주 단계 III, IV 및 V의 부분인 단계들을 도시한 것이다. 이하 제2도를 참조하면, 주 단계 III 또는 IV의 상당 부분을 차지하는 임의적 검사단계는 소잉된 웨이퍼를 검사하여 어떤 다이스가 소잉 공정에서 손상되었을 경우, "웨이퍼 맵"을 갱신한다. 그 장치는 상용화될 수 있으며 소잉작업소(work station)의 부분이다. 이어서 세척된 웨이퍼는 이하에서 설명될 작어소로 반송되는데 거기에서 웨이퍼 식별용 표지가 판독되며, 그 다음 기억된 데이타가 정렬된 웨이퍼에 관계되는 선택소(picking station)로 반송된다. 주 단계 III 또는 IV의 상당 부분을 차지하는 임의적 검사단계는 소잉된 웨이퍼를 검사하여 어떤 다이스가 소잉 공정에서 손상되었을 경우 "웨이퍼 맵"을 갱신한다. 그 장치는 상용화가 가능하다.
다이 선택 공정은 제6도와 관련하여 보다 상세히 설명된다. 이 순서동안, 테이프 프레임은 제2도에서 귀환라인으로 표시한 재순환 루우프에서 순환된다. 웨이퍼로부터 사용 가능한 다이스의 공급이 끝났을 때, 프레임은 오랜된 테이프 및 긁힌 다이스가 제거되는 작업소로 이동되고, 비어있는 프레임은 이력소로 다시 귀환된다.
이제 제7a도를 참조하면, 컴퓨터의 제어하에서 회전하는 회전식 인덱서(indexer)(7~210)는 1세트의 다이 홀더를 홀드시키는데, 그 중 2개가 (7-220) 및 (7-228)로 도시되어 있다. 이 명세서에서 사용된 규약으로서, 하이픈이 있는 도면 번호의 처음 숫자는 그 항목이 가장 상세히 설명되고 있는 도면을 가리킨다. 각각의 다이 홀더(그것의 외관 때문에 "왜플 팩"(waffle pack)이라 일컬어짐)는 아래에서 보다 상세히 설명될 공정에서 다이스가 웨이퍼(410)로부터 떨어져 나갈 때 다이스를 리셉터클의 장방형 배열속에 수용한다.
왜플 팩이 채워질 때, 인덱서(7-210)는 비어있는 팩을 적소로 회전시킨다. 그 전체 팩은 비적재 위치로 회전되어 반전소로 통과되는데, 거기에서 정합용 왜플 팩은 다이스의 상부에서 정렬되고 왜플 팩과 다이스인 "샌드위치"는 반전되어 다이스는 접촉측을 접합용 고정구에 배치되기 쉽도록 상방향으로 하여 놓이게 된다. 이 반전단계는 수동 또는 자동으로 수행될 수 있다. 이러한 반전의 임의적 형태는 이하에서 서술된다.
테이프 프레임은 먼저 제7a도의 바아 코드 판독소(reader station)(7-10)에서 식별되는데 그 순서(제6도의 6-114)에서 테이프프레임(430)은 선반(7-14)상에 놓이고 그 프레임이 이동하거나 판독기(7-12)가 표지 위에서 슬라이드된다. 통상의 바아 코드 판독 시스템은 코드를 읽어서 컴퓨터로 전송하는데, 테스트 결과의 데이타는 다이 선택 공정을 안내하도록 메모리(단계 6-200)로부터 인출된다.
선택 공정 및 장치의 보다 자세한 내용은 제7b도에 예시되는데, 여기서 축(7-50)은 웨이퍼(410)의 일부인 다이(7-55)위에서 에너자이저(energizer)(7-116) 및 스트라이커(striker)(7-114)를 포함하는 어셈블리(7-115)를 통과한다. 제4도에 대한 설명시 언급하였던 바와 같이 웨이퍼(410)는 프레임(430)에 홀드된 테이프(420)에 부착되고, 그것은 웨이퍼(410)와 함께 하부측상에서 장착된다. 다이(7-55)는 웨이퍼(410)상에 형성된 다이 배열로부터 제거될 다음번 다이이다. 프레임(430)은 통상의 장치(Kulicke & Soffa Model 350-103)의 경우처럼 제7a도에 개략적으로 도시한 바와 같이 홀더(7-10)에 의해 지지되어 X-Y 드라이브(drive)(7-120)에 의해 축(7-50)에 위치한다. 프레임(430)은 디텐트(432) 및 (434)와 홀더(7-110)내의 핀을 정합시킴으로써 제4도에서 설명한 바와 같이 적소게 정렬된다. 장치에 대한 불필요한 설명은 가장 명확하게 필수적 관계를 나타내기 위하여 생략되었다.
다이(7-55)아래의 홀더(7-220)에 형성된 리셉터클(7-225)은 다이를 기다린다. 홀더(7-220)는 인덱서 플레이트(7-210)상에 놓인 두개 이상의 홀더(7-220, 7-228)중 하나이다.
동작시, 스트라이크용 어셈블리(7-115)는 테이프(420)의 상부에 대해 스트라이커(7-114)를 누르고 약 1/4인치 만큼 아랫방향으로 편향시킨다. X-Y 드라이브(7-121)는 테이프위의 스트라이커(7-114)를 정확한 위치로 슬라이드시킨다. 픽 다운(pick-down) 동작은 다이(7-55)위의 한 저에서 테이프(420)를 때리기 위해 스타라이커(7-114)를 아랫방향으로 구동시키도록 여자되는 공기밸브(7-116)에너자이저의 변형례)에 의해 실시된다. 다이(7-55)는 부드럽게 접착테이프로부터 떠밀려서 리셉터클(7-225)로 떨어진다. 핀 어셈블리(7-114)는 제7c도에 도시된 1조의 바늘로서 테이프(420)를 통과한다. 4개의 바늘(7-311~7-314)은 축(7-310)에 견고하게 부착된다. 5번째 바늘(7-315)은 다른 것보다 아래로 0.050인치 연장되어 3온스의 힘으로 스프링 하중을 받는다.
예시한 바와 같이, 어셈블리(7-114)는 통상의 양방향 공기 밸브(7-116)에 의해 1파운드의 힘으로 아랫 방향으로 돌출되어 약 20밀리초의 기간동안 공기압력을 받는다. 바늘 어셈블리(7-114)는 그것의 주행이 바늘(7-311~7-314)의 선단이 홀더(7-320)의 하부면(7-325) 아래에서 약 1/8인치 돌출되도록 세트된 광학리미트 스위치를 트리거하였을 때 후퇴한다. 하부면(7-325)은 다이스상의 과도한 응력을 피하도록 2인치의 만고 반경을 갖는다.
바늘(7-315)의 중요한 기능은 다이의 바운싱(bouncing)을 억제하는 것이다. 다이는 리셉터클(7-225)로 3/16인치의 정격거리만큼 떨어진다. 그것은 극단적인 경우에 리셉터클로부터 부분적으로 바운싱되고, 측면에 기대어 놓이거나, 리셉터클의 바닥 또는 측면과 함께 충겨게 의해 쪼개질 수도 있다. 바늘(7-315)상의 스프링은 다이의 운동 에너지를 흡수하므로, 신속하게 최소의 충격으로 정지하게 된다.
대형 다이에 적합한 바늘 공간을 갖는 한 어셈블리로부터 다른 다이에 적합한 다른 공간을 갖는 다른 어셈블리로의 신속한 변화를 용이하게 하도록 장착한 통상의 급속해제부가 어셈블리(7-114)에 끼워지는 것이 바람직하다. 제7b도의 리셉터클(7-225)은 홈이 형성된 사각형으로 도시되어 있지만, 본분야 숙련기술자는 다른 형태를 가질 수도 있음을 이해할 수 있을 것이다. 홀더(7-220)의 내부에 다이를 유지하는데에 진공이 사용될 수 있도록 제7b도의 홀(7-224)을 통해 리셉터클(7-225)의 내부와 통하게 되어 다이(7-55)가 정렬로부터 벗어나는 것을 추가로 방지하게 된다. 홀더(7-220)내의 진공은 플레이트(7-210)의 하부면에 와이핑 시일(wiping seal)을 형성함으로써 유지된다. 플레이트가 회전함에 따라 플레이트(7-210)의 개구는 도면에서 도시치않은 고정 진공라인위에 놓이게 된다. 그 개구를 통해 홀더(7-220)의 내부와 진공부간의 소통을 확립한다.
홀더(7-220)가 채워질 대 즉 다이의 다른 성늘 레벨이 선택되어질 때, 플레이트(7-210)내의 드라이브는 플레이트(7-210)를 회전시켜 다음 홀더로 위치시킨다. 홀더(7-220)는 제거되어 다음 단계로 통과되거나, 동일 성능 레벨의 추가 다이스를 받아들여 다른 웨이퍼로부터 선택되도록 고정상태를 유지한다. 도면번호 7-100으로 표시된 두개의 X-Y 드라이브(7-120) 및 (7-121)과 홀더의 조립체는 구동핀(7-115) 및 프레임 홀더(7-110)을 홀드하도록 수정된 Design Components사의 모델번호 DC44 및 DC88의 상용화된 품목이다. 그 장치(7-100)는 컴퓨터, 즉, 제1도에 나타탠 중앙 컴퓨터 또는 소형국소 컴퓨터의 제어하에서 동작한다. 취급되어야하는 필수 정보는 현재 비어있는 리셉터클(7-225)의 위치, 지점(411)에서 중심을 갖는 좌표계에 대한 다음 우량 다이스(7-55)의 위치 및 홀더(7-220)에 대한 점(411)의 위치이다. 물론 축(7-50)은 다음에 채워질 리셉터클(7-225) 및 핀(7-315)상에 중심을 두고 있으며 제거될 다음번 다이는 이에 따라 위치하게 된다.
우량 다이를 낙찰시키는데 있어서 수반되어질 순서는 제6도에 나타내고 있는데, 여기서 테이프 프레임은 공정을 개시하도록 수동 또는 로보트에 의해 적재되고(6-112) ; 프레임상의 식별용 바아 코드는 단계(6-114)에서 판독된다. 프레임 번호가 판독되어 컴퓨터로 전송되거나 메모리에 기억된 다음 번호가 매겨지거나 코드화된 웨이퍼에 대한 데이타와 비교된다. 웨이퍼상의 모든 우량의 즉 선택된 다이에 대한 정확한 X-Y위치 또는 웨이퍼 맵이 알려져서 우량 다이가 선택되게 하는 프레임 번호와 결합하게 된다. 컴퓨터에 기억된 정보는 순서(6-200)에서 설치되는데, 단계(6-216)에서의 결과는 제1(다음)우량 다이의 X-Y 좌표이다. 병렬 순서는 비어있는 캐리어(7-220)을 적재하여 장치(7-100) 근처에 위치시키도록 테이블(7-210)을 회전시키는 것으로서 시작된다. 이와 같은 컴퓨터 제어는 일반 목적용 컴퓨터나 전용 하드웨어로도 수행 가능하다. 어느 경우이든지 간에 저장된 프로그램 및/또는 메모리 제어라 한다. 선택(pick) 순서(때때로 통상의 "픽 업(pick-up)"에 대해 "픽 다운(pick-down)"이라 함)는 단계(6-118)로서 표현된다.
픽 다운 순서는 먼저 웨이퍼(410)상에 있는 우량 다이스의 편향이 얼어난 다음 테이프(420)상의 배열에 있게 되어 캐리어(7-220)를 채울때까지 반복된다. 어떤 경우에는, 새로운 테이프 캐리어 또는 다이스 홀더가 대체되어 그 순서가 재개시된다. 다른 순서에서는, 일정한 기준을 갖는 다이스만이 한번 통과시에 선택되고 다른 용도로 사용되는 다른 우량 다이스는 나중에 선택되도록 남게된다.
테이프(420)에 위치되어 있는 동안, 다이스의 접점이 아래방향으로 홀더(7-220)를 향해 있다. 다이스를 반전시키는 것이 필요하므로, 다이가 리이드 프레임과 접촉하여 배치될 때, 표준 패드는 리이드 프레임과 맞닺게 되는데, 이것은 다음 단계에서 행하여 진다. 반전은 단독으로 혹은 그룹으로 수동 또는 기계에 의해 수행된다.
[단독 반전]
한번에 하나의 다이를 반전시키는 단계를 수행하기 위한 장치는 제8a도에 예시되어 있는데, 여기서 다이(7-55)는 전술한 바와 같은 헤드(7-320)내의 바늘(7-312~7-315)에 의해 웨이퍼(410)로부터 떨어지게 된다. 그러나 다이를 홀더(9-112)내의 리셉터클(9-225)로 직접 떨어뜨리는 대신에, 실린더(8-40)를 회전시킴으로써 지지되는 하우징(8-14)로부터 상방으로 연장되는 관(8-12)상으로 짧은 거리만큼 다이가 떨어진다. 이때 다이는 진공작용에 의해 홀드되는데, 그 진공은 도면에서 도시치 않은 통상의 수단에 의해 유지되고 절환된다. 관(8-12)은 실린더(8-40)과 동축인 축(8-42) 주위에 회전하는 캠 실린더(8-50)상의 캠(8-52)에 응답하여 화살표로 표시한 바와 같이 상하로 이동한다. 캠 실린더(8-50는 도시되지 않은 통상의 수단의 제어하에서 실린더(8-4)과 함께 회전하거나 실린더와는 독립적으로 회전할 수도 있다.
동작시, 새로운 다이는 관(8-12)상에 명목상의 중심을 둔 위치로 이동하지만, 실제로는 테이프(420)상의 웨이퍼의 배치에 있어서의 에러 뿐만 아니라 지지용 테이프 프레임(430)을 정렬시키는데 있어서의 에러때문에 약간 비정렬된다. 캠 실린더(8-50)는 회전하여 캠 폴로워(8-16) 아래의 위치로 캠(8-52)을 가져가므로 관(8-12)의 선단은 다이를 수용하는 위치로 상승한다.
상부관(8-12)이 다이를 수용함과 동시에 바닥관(8-12)은 그 다이를 리셉터클(9-225)에 퇴적시키도록 연장한다.
리셉터클(9-225)은 리이드 프레임과 다이와의 정확한 정렬을 위해서 불과 다이보다 .002인치 크기때문에, 다이는 그것이 들어갈 수 있기 전에 위치를 정정하도록 하여야 될 것이다. 제8a도에서, 이 정밀화 단계는 다이와결합되고 통상 경사진 표면에 의해 정렬시키도록 되어 있는 프리사이저(preciser)(8-20)에 의해 실시되는 것으로 도시되어 있다. 이 정밀화 단계는 다이스가 상부에서 퇴적되고 바닥에서 해제됨과 동시에 수행되므로, 전혀 시간이 손실되지 않는다.
본 분야의 숙련 기술자는 정밀화 단계가 세 위치중 어느 하나 또는 한 위치 이상에서 수행될 수도 있음을 인식할 것이다. 특히 제8b도는 홀더(8-14)상에 장착된 프레사이저(8-60)를 도시한 것이므로, 정밀화 단계는 관(8-12)이 정지위치로 복귀할 때 수행된다. 다이를 더욱 용이하게 적소로 슬라이드시킬 수 있도록 하기 위해서, 진공은 관(8-12)이 낮추어질 때 턴오프될 수도 있다.
또 다른 방법은 프리사이저(8-60)를 리셉터클(9-225)위에 장착시키는 것이다. 이 프레사이저는 공간에 고정되어 회전실린더(8-40)의 축(8-42)과 정렬되거나, 고정구(9-112)에 대하여 정렬될 수도 있다(그리고 리이드프레임이 퇴적되기 전에 제거된다).
본 분야의 숙련 기술자는여러 다른 장치가 반전 기능 수행할 수 있음을 인식할 것이다. 예를 들어, 캠 실린더(8-50)는 수압 실린더, 스크루 드라이브 또한 관(8-12)을 전진 및 후퇴시키기 위한 어떤 다른 수단으로 대체될 수도 있다. 또한 테이프(420) 및 고정구(9-112)가 충분히 정확하게 위치될 수 있으면, 관(8-12)은 실린더(8-40)에 긴밀하게 부착되어 실린더(80-40)에 대한 관(8-12)의 위치에 있어서의 허용 오차로부터 생기는 정렬 에러를 감소시킬 것이다. 그 경우, 어떤 필요한 수직 운동이 홀더(7-320) 및/또는 홀더(9-112)에 의해 제공될 것이다.
[대량 반전]
대량 반전 단계는 제13a도에 도시된 장치로써 수행되는데, 두개의 정합용 반전플레이트(13-12)는 각각 왜플 팩(7-228)을 홀드한다. 보다 명확히 나타내기 위해, 왜플 팩은 제외된채 하부 플레이트(13-12)만이 도시된다. 처음에, 아래를 면하고 있는 접점을 가진 다이스를 갖춘 풀 왜플 팩은 이점 윤곽선(13-14)내에 배치되어 스톱(13-15)에 의해 정렬되며 둥근 선단을 가진 스프링 하중을 받는 실린더로 된 컴플라이언트 부재(compliant member)(13-16)에 의해 적소에 홀드된다. 이 메카니즘은 제7a도에 사용된 것과 동일하고 또 로보트 그리퍼도 동일하다. 도면번호(13-10)으로 표시된 전체 메카니즘은 홀더(13-12) 및 통상의 평행 운동(평행사변형 연결) 수단(13-20),(13-22)를 구비하고 있는데, 이들은 개략적으로 도시된다. 이 조오(jaw)는 도면에 도시된 개방위치로부터 축상에 중심을 둔 폐쇄위치로(샤프트(13-25)(제어기(13-30)에 의해 작동됨)의 축(13-24)에 평행하게 이동한다. 그 작동수단은 수압실린더 또는 모터일 수도 있다. 정렬 핀(13-17) 및 저열 홀(13-18)은 왜플 팩이 결합하기 전에 다른 반전 플레이트에서 그들의 대향 부를 결합시킨다. 임의적으로, 왜플 팩은 또한 부재(13-15), (13-16)의 위치 허용오차를 보상하기 위한 미세 정렬용 정렬핀들을 가질 수도 있다.
일단 반전 플레이트와 왜플 팩이 결합하면 어셈블리(13-10)는 제어기(13-30)내의 회전용 테이블의 제어하에서 샤프트(13-25)를 회전시킴으로써 축(13-24) 주위를 180도 회전한다. 채워진 왜플 팩의 리셉터클(7-225)내의 다이스는 공기 압력과 샤프트(13-25)내에서 이송된 진공 라인의 도움을 받아 비어있는 곳으로 떨어진다. 이 라인들은 하부팩내에 다이스를 홀드시키기 위한 초기 진공으로부터 다이스를 다른 팩속으로 떠밀도록 하기 위한 정(+)의 압력으로 제어기(13-30)내의 밸브에 의해 절환될 것이다. 제어기(13-30)논 도면에서 박스로 개략적으로 도시된다. 그것은 회전테이블 또는 샤프트(13-25)를 회전시키기 위한 다른 통상의 수단 이외에 필요할 경우 공기 및 진공밸프를 구비하는데, 이들은 모두 마이크로컴퓨터 또는 핸드와이어형 논리(hand-wired logic)에 의해 제어된다. 본 분야의 전문가는 이러한 간단한 기능을 수행할 여러 다른 제어기를 용이하게 조립할 수 있으며 어떠한 특별한 형태도 본 발명에 필요치 않다.
이와는 달리, 다이가 왜플 팩내의 리셉터클의 한쪽에 기대어질 가능성을 피하기 위하여, 제13b도에 횡단면이 도시된 메카니즘에서는 개구(7-225 및 홀(7-224)를 가진 결합용 왜플 팩(7-220, 7-220′)의 일부가 개구(7-224)를 통과하는 핀(13-62)을 가진 프레임(13-60)을 구비한다. 프레임(13-60)은 플레이트(13-12)의 내부에서 지지된다. 핀(13-62)은 공기 압력, 스프링 압력 또는 어떤 편의 수단에 의해 부드럽게 상승되어 홀(7-224)을 통과한 다음 칩(10-80)을 결합용 왜플 팩(7-220′)내의 리셉터클(7-225)의 거의 바닥면(13-90)으로 들어올린다. 반전 단계가 수행될 때, 칩(13-80)은 짧은 거리 즉 .05인치만 떨어질 것이므로 칩은 리셉터클(7-225)의 표면(13-90)상에서 편평하게 될 것이다.
원활한 동작을 용이하게 하기 위해서, 두개의 왜플 팩은 기계적 비정렬을 보상하도록 선회되도록, 이들이 적적하게 결합하게 된다. 고정 피봇(13-50)주위에서 선회하는 그리퍼 아암(13-52)은 왜플 팩(7-220′)을 조이는 죔쇠단부(13-54)에서 종료된다. 고정피봇(13-50)은 명확화를 위해 도면에 도시되지 않은 짐볼 마운트(gymbal mount)와 같은 통상의 수단에 의해 지지된다. 양 그리퍼 아암(13-52)을 결합하는 가동피봇(13-55)은 왜플 팩을 결합 또는 해제시키도록 화살표로 도시한 것처럼 수압 실린더 또는 다른 수단에 의해 이동된다. 유사한 피봇이 왜플 팩을(7-220)용으로 사용될 수도 있다.
회전 후, 조오(13-20) 및 (13-22)는 분리되고 위를 향해 면하고 있는 접점을 가지고 있는 다이스를 내장한 이전의 비어있는 팩이 제거되고 초기의 채워진 팩이 다음의 반전을 위해 남게된다.
본 분야의 숙련 기술자는 본 명세서를 기초로하여 본 발명의 다른 실시예를 용이하게 고안할 수 있을 것이다. 예를 들어 제8a도의 반전기는 축(8-42)에 평행하게 연장되고 리이드 프레임 간격을 일치시키도록 이격된 평행한 14개의 리셉터클을 가지므로, 다이스의 리이드 프레임 세트마다 단지 1회의 반전만이 필요하다. 이러한 반전기 상부상의 리셉터클이 채워져서 완전한 세트가 왜플 팩으로 반전하게 될 것이다. 제8a도의 4개의 관(8-12)은 실린더(8-40)의 주변에서 이격된 편리한 번호로 대체될 수도 있다.
제14 및 15도는 풀 왜플 팩(full waffle-pack)으로 반전단계를 수행하기 위한 두개의 다른 장치를 예시 한 것이다. 제14a 및 14b도에서, 제13a도에 도시된 다른 장치는 샤프트(13-25)를 회전시키는 동일제어기(13-30)를 사용하지만, 두개의 홀더(13-12)는 다른 방식으로 지지된다.
이제 제14a도를 보면, 두개의 홀더(13-12) 및 (13-12′)가 도시되어 있는데, 그것은 수평운동없이 화살표로 수직으로 표시한 방향으로 이동한다. 그 운동은 각각 반대방향에서 나사로 끼워지는 두개의 영역(14-11),(14-13)을 가진 샤프트(14-10)에 의해 이루어진다. 이들 나사는 홀더(13-12)용 지지부의 일부인 나사식 블록(14-09) 및 (14-09′)에서 결합용 나사에 끼워진다. 샤프트(11-10)가 한 방향으로 회전할 때 홀더(13-12)는 왜플 팩이 삽입되거나 제거될 수 있도록 분리된다. 박스(14-12)는 회전력을 샤프트(14-10)에 공급하기 위해 가역 전기모터와 함께 워엄기어 드라이브(worm-gear drive)를 개략적으로 나타낸 것이다. 박스(14-12)는 상술한 바와 같이 회전하는 샤프트(13-25)에 의해 지지된다. 샤르트(13-25)의 중공 내부를 통해 박스(14-12)에 전력이 공급된다. 제14b도에는, 지지부(13-12)의 평면도가 도시되며, 홀더(13-12),(13-12′)을 정렬 상태로 유지하는 역할을 하는 안내부(14-14),(14-14′)가 도시되어 있다.
이제 제15a 및 제15b도를 보면, 홀더(13-12)용 지지 및 이동 기구의 또 다른 실시예가 도시되어 있다. 이 도면에서는 상부 플레이트만이 왜플 팩의 삽입 및 제거를 위해 틈새를 제공하도록 이동된다. 홀더(13-12)는 피벗(15-21) 주위에서 회전된다. 회저력은 피벗(15-22)에 의해 저속된 레버 아암(15-20)에 의해 이동 실린더(15-28) 및 하우징(15-26)을 구비한 실린더 어셈블리(15-24)에 공급된다. 실린더(15-24)는 축(13-24)상에 정렬된 피봇(15-30) 주위에서 선회한다. 상승력은 스프링(15-25)에 의해 공급되는데, 그것은 홀더(13-12)를 정상적으로 상승된 위치로 유지시킨다. 공기 압력이 실린더(15-28)에 가해질 때, 그것은 스프링(15-25)을 팽창시켜 홀더(13-12)가 축(13)을 향해 아랫쪽으로 힘을 가하도록 연장되어서 두개의 왜플 팩을 결합시킨다. 그 반전동작동안, 두개의 플레이트(13-12) 및 (13-12′)는 정렬된 각 왜플 팩(13-14) 및 (13-14′)과 평행하게 유지된다. 회전단계의 종료시에, 상부 플레이트(13-12)는 화살표로 표시한 것처럼 상승되어 로보트 그리퍼 아암으로 하여금 바닥 왜플 팩을 제거할 수 있도록 한다. 제15b도는 이 장치의 평면도를 도시한 것이다. 실린더(15-24) 및 (15-24′)용 공기 압력은 전술한 바와 같이 중공 샤프트(13-25)의 내부를 통과하는 호스(hose)를 통해 공급된다. 제어기(13-30)는 제13도를 참조하여 설명한 바와 같이 홀더를 개방 및 폐쇄시키고 샤프트를 회전시키는 역할을 한다.
왜플 팩으로 반전 단계를 수행하는 모든 실시예에서는, 제2도에서 "다이배치"로서 도시한 부가 선택 및 배치 단계가 있는데, 여기에서 홀더(7-220′)의 위쪽을 면하는 다이스는 접합공정용 리이드 프레임 세트와 정렬하도록 위치한 칩들을 갖는 (9-112)과 유사한 14개의 칩 홀더에서 제거 및 배치된다. 이것은 통상의 선택 및 배치 공정이지만, 홀더(7-220′)의 한행이 동시에 선택되고, 정확한 정렬을 보장하도록 프리사이저에 배치된 다음, 정확한 정렬로 접합용 고정구에 배치되는 병렬 처리 고정이다.
이제 제16도를 보면, 단순화된 반송장치의 투시도가 도시되어 있다. 제16도는 그 장치를 보다 명확하게 나타내기 위해 확대한 도면이다. 왜플 팩(7-220)(이 도면에서, 접합용 고정구의 공간을 갖는 왜플 팩이 사용된다)의 행(16-130)이 비어 있으면, 번호(9-230)로 표시된 다이스를 가지며 선택 고정구(16-120)에 의해 프리사이저(16-100)에 배치된다. 예시된 단계에서, 고정구(16-120)는 왜플 팩(7-220)의 리셉터클(7-225)내에 있는 다이스(7-55)의 행(16-132)과 프레사이저(16-100)의 정렬 고정구(16-225)내에 있는 다이스(9-230)의 행을 동시에 선택할 것이다.
그 다이스는 죔용 탐침(16-112) 및 (16-110)의 선단에 진공에 의해 홀드되는데, 그 진공은 고정구(16-120)의 내부에서 통상의 분기관(manifold)에 의해 분포된다. 두 쌍의 탐침 선단(16-110′) 및 (16-112′)은 다이스(7-55) 및 (9-230)와 접촉해 있다. 그 탐침들은 진공을 유지하기 위하여 통상의 고무나 플라스틱 선단을 갖는다.
다이스가 죄어졌을 때, 고정구(16-120)는 Z축(16-140)을 따라 드러 올려져 X축을 따라 좌측으로 반송되므로, 정렬된 다이스를 이송하는 탐침(16-110)은 하부 접합용 고정구(9-110)내의 리셉터클(9-225)위에 놓이게 되고 행(16-132)로부터 비정렬된 다이스를 이송하는 탐침(16-112)은 프리사이저(16-100)내의 프리사이저 앵글(16-225)위에 놓이게 될 것이다. 규약에 따라, 립세터클이나 정렬 고정구는 -225로서 나타내고 도면번호의 첫글자는 추가 관련 정보를 도시하는 도면을 나타내다. 고정구(16-120)는 낮추어지고 진공은 해제되므로, 다이스는 접합용 고정구와 프리사이저에 동시에 퇴적된다.
프리사이저(16-100)의 기능은 그것의 명치에 그대로 나타나 있다. 왜플 팩(7-220)내의 다이스는 과도한 크기의 리셉터클(7-225)내에 무작위로 놓이는데, 그것은 신속한 반송을 용이하게 하기 위해서 엄격하지 않은 허용오차(길이가 통상 1/8인티 더 크다)로써 만들어진다. 프리사이저(16-100)는 다이스를 수용하며, 프리사이저 앵글(16-225)상의 경사면에 의해서 접합용 고정구(9-110)으로 신뢰성 있는 삽입을 가능케 하기에 충분한 통상 .002인치의 허용오차를 갖는 코너에서 다이스를 적소로 안내한다. 다이스(7-55)의 위치에 있어서의 허용오차를 가능케하기 위해서, 프리사이저(16-100)는 모든 다이스가 경사진 쪽과 접촉하도록 화살표(16-144)로 표시한 바와 같이 X 및 Y축을 따라 오프셀 될 수 있다.
그것이 행하여지면, 고정구(9-110)는 또한 탐침(16-110) 및 (16-112)의 간격을 일치시키도록 오프셀될 것이다. 프리사이저(16-100)는 또한 솨살표(16-144)로 도시한 바와 같이 다른 크기의 다이스를 받아들일 위치로 이동될 수도 있다. 만일 프리사이저가 표준 다이스와 함께 동작하게 되면, 프리사이저 앵글(16-225) 대신에 장방형이 사용될 수도 있다.
도시된 실시예에서, 왜플 팩(7-220)은 여러행의 다이스를 갖는데, (16-132)는 현재의 행이다. 왜플 팩은 행(16-132)을 정확한 위치에 나타내기 위해서 프리사이저(16-100) 아래로 슬라이드 하였다. 결과적으로, 고정구(16-120)은 왜플 팩(7-220)에 대한 프리사이저(16-100) 아래에 틈새를 허용하는 양만큼 수직으로 오프된 탐침(16-100) 및 (16-112)을 가져야 한다.
또한, 고정구(9-110)는 다이스를 수용하기 위해서 왜플 팩(7-220)과 프리사이저(16-100) 사이와 동일한 수직 및 수평 배치로서 프리사이저(16-100)에 대하여 위치하게 되어야 한다. 지지용부재와 왜플 팩, 프리사이저, 접합용 고정구 및 선택고정구를 반송하기 위한 기구는 보다 명확하게 장치의 필수적 공간관계를 나타내도록 도면으로부터 생략된다.
본 분야의 숙련 기술자는 그 운동을 실시하도록 임의의 수효의 1 또는 2차원의 드라이브를 용이하게 부가할 수 있을 것이다. 예시한 바와 같이, 왜플 팩(7-220) 및 접합용 고정구(9-110)는 통상의 그리퍼를 가진 동일한 범용로보트에 의해 배치 및 제거될 것이다. 선택고정구(16-120)는 전용 2차원 반송기에 의해 이동될 수도 있다.
[접합]
최종 접합 단계를 위한 조립체(제1도의 단계 V 및 제2도의 리이드 프레임 고정구 조립, 접합, 분해)는 제9도에서 부해도로 도시되어 있는데, 개략적으로 나타낸 홀더(9-110)는 정확한 간격을 가진 14개의 칩을 홀드하며, 리셉터클(9-225)중 두개만이 도시되어 있다. 리셉터클(9-225)위에는 칩(9-230)이 위치하고 있고, 그 칩위에는 리이드 프레임(5-100)내의 1조의 핑거 접촉부(5-122) 및 리이드 프레임 스트립(5-125)의 부분이 위치하고 있다.
리이드 프레임의 상세는 수훌한다. 덮개(9-1200는 리이드 프레임 스트립(5-125)의 에지부(5-110)를 누르며, 그 연부는 스트립의 외부 부분을 위치 설정하도록 선반(9-122)상에 놓이므로 접촉 선단은 약간 편향될 것이다. 이 편향은 제조 공정동안 선단의 위치에서의 불가피한 변동을 보상하도록 행하여지므로, 접합 공정동안 신뢰성 있는 접촉이 보장된다. 그 편향은 칩(9-230)의 최상부가 설정된 양 만큼 선반(9-112)의 평면위로 돌출할 만한 깊이의 리셉터클(9-225)을 만듦으로써 실시된다. 편향량(.005인치 내지 .007인치)은 신뢰성 있는 접합 형성을 보장하도록 선단 위치의 명목적인 변동에 대한 몇가지의 표준 편차로서 예시되어 있다. 리이드 프레임 스트립(5-125)의 에지부(5-110)는 덮개(9-120)에 의해 선반(9-112)상으로 힘이 가해지므로 선단(5-122)은 리이드의 스프링 상수로서 패드에 대하여 눌러질 것이다.
본 발명에 사용된 통상의 리이드 프레임은 제5도에 예시되는데, 여기서는 개개의 프레임의 절반만이 도시된다. 개별 리이드 프레임은 종래의 표준 공정에 사용된 정확한 열적특성을 가진 고가의 합금에 비해 저가의 구리 합그 일수도 있는 리본형의 금속으로 잘려진다. 그 리본의 양측상의 스트립(5-110)은 실제의 리이드(5-120)를 이송시키는 역할을 한다. 리이드(5-120)은 소켓에의 삽입 또는 표면 장착을 위해 형성된 외부단부(5-123)와, 다이에 부착하기 위한 내측 부분(5-121)을 가진다. 그 두 부분은 접합 단계후에 쪼개질 세그먼트(5-124)에 의해 이어진다. 홀(5-112)은 리이드 프레임을 위치 설정하는데 있어 기준을 주도록 제공한다. 각 리이드(5-120)의 단부에는 리이드가 표준 규격의 편형한 접촉 영역을 형성하도록 4분 원형으로 구부러진다(또는 평행 접촉부를 형성하도록 2배 구부러진다). 다른 길이를 가진 각각의 다른 리이드(5-120)는 접촉 영역(5-122)이 납땜 공정을 위해 정확한 정렬을 주도록 다이상의 결합용 패드에 대하여 균일하게 눌러지도록 실질적으로 동일한 스프링 접촉을 행하도록 형성되었다. 리이드(5-120)는 리이드 프레임 리본의 제조 이전의 단계에서 땜납으로 주석 도금된다.
동일한 수의 핀을 가진 1군의 칩이 유전체 상부상에 동일한 표준 패드 배열을 가지는 것은 본 발명의 유리한 특징이지만, 필수적인 것은 아니다. 예시 목적상, 다른 크기의 두개의 다이스(5-130) 및 (5-132)가 링드 프레임과 함께 도시된다. 이러한 특징에 따라, 부품목록에서 실질적인 절약을 갖도록 칩의 전체 군에 대하여 하나의 리본형 리이드 프레임만을 갖는 것이 필요할 것이다.
다이스가 위의 리이드 프레임과 함께 먼저 접합고정구에 놓이는 것은 넓은 의미에서 본 발명의 실시예에서 필수적인 것은 아니다. 접점을 위로하고 바닥부에 리이드 프레임을 넣고 상기 다이스를 접점을 아래로 하여 놓는 것도 편리할 수 있다. 이러한 대체적인 방법에 의하며 다이스가 직접 접합고정구로 낙하될 수 있는 반전 단계가 불필요하게 된다.
또 다른 대체적인 방법으로는 어떤 경우에는 다이스를 다운시키는 대신 업(up)시키는 것이 바람직할 수 있다. 그 경우 웨이퍼는 접착 테이프의 상부 측면위에 있고 스트라이킹 어셈블리는 아래에 있게 된다. 스트라이킹 단계 이전에 컴플레인트 진공 그리퍼가 선택된 다이와 접촉하게 놓이며 접착그립이 스트라이킹 동작에 의해서 해제될 때 그 다이를 멀리 끌어내린다. 다이(접촉측부가 상향)가 접합고정구에 즉시 놓이게 되는데 중간 단계에서 어떤 필요한 정열이 분리된 고정구나 하부 접합고정구의 경사지 모서리부에 의해서 이루어진다.
다이의 접촉 패드(342)와 선단(5-122)은 모두 주석 도금되고 가열될 것이다. 접합은 증기 상태 재흐름 납땜 기술 또는 가용성 합금을 다시 흐르도록 재료를 가열하는 다른 수단에 의해 행하여진다. 그 밖의 다른 기술로는 적외선 가열, 컨베이어 오븐, 고온 가스 가열 또는 레이져 가열 등이 있다. 증기 상태 재흐름에서, 플로오리너트 FC-71과 같은 액체는 비등점에서 유지되는데, 그 액체는 비등점이 납땜 온도 이상이 되도록 선택된다. 정렬된 상태로 유지된 칩과 리이드 프레임을 가진 홀더(9-110) 및 (9-120)의 납땜용 어셈블리는 비등점 온도에서 증기로 채워지고 땜납이 녹아서 접합부를 형성하도록 흐르게 될 때까지 그 온도로 유지되는 콘테이너나 오븐으로 삽입된다. 가열 사이클에 대한 통상의 기간은 5 내지 15초이다. 이 비등점 온도는 통상 225℃ 이상 300℃이하이다. 이와는 대조적으로, 현재의 와이어 본딩 및 다이 부착 단계는 460℃까지의 온도에서 수행되고 또한 개별적으로 수행된다. 가열 사이클의 기간을 줄이기 위해서는, 접합용 고정구는 증기가 납땜 이읍부 주위에서 자유롭게 흐르게 하도록 낮은 질량과 다수의 개구를 가져야 한다. 홀도(9-110) 및 (9-120)는 도면의 복잡성을 줄이기 위해 개략적으로 도시된다.
본 발명의 중요한 경제적 이익은 모든 리이드가 동시에 납땜되는 데에 있다. 이것은 리이드가 하나씩 접합되어야 하는 와이어 본딩 기술과는 대조를 이룬다. 그 납땜 단계는 16핀 칩 경우보다 28핀 칩의 경우에 더 오래걸리지 않는다.
[검사]
조립 시퀀스의 다음 단계(제1도의 단계 VI)는 선택적인 검사공정으로서, 납땜 결합의 기계적, 전기적 결함이 검사되는 단계다. 공지의 여러 시험방식이 있는데, 예를 들면 결합부의 기계적 강도를 시험하기 위해 칩을 당기고, 전기적 연속성을 시험하기 위해 표준 패드의 에지와 리드 프레임상에 탐침을 놓고, 또는 납땜 덩어리를 광학적으로 조사하는 방법이 있다.
제12도에 개략적인 형태로 도시된 장치는 광학 시험 장치로서, 이 장치에서 리이드 프레임 스트립이 홀더(9-110)로부터 취해져 모울딩 스테이숀으로 운반하기 위해 카세트를 적재하는 공정에서 중간 단계로 검사하기 위해 제공된다.
광학원(12-2)은 예를 들면 반도체 다이오드 또는 반도체 레이저로서, 입력 비임 파워를 측정하는 파워 감시 소자(12-3)를 통과하는 비임(12-11)을 발생시킨다. 비임(12-11)은 리이드선단부(5-122)에 있는 납땜과 충돌하여 여러 방향으로 반사되는데, 반사된 출력의 정확한 분포는 납땜 덩어리의 상세한 모양에 따라 다르기 때문에 칩마다 달라진다. 두 검출기(12-13,12-15)는 반사된 광의 일부를 검사한다. 이러한 검출기들은 강고 분포에서의 작은 변동을 통합하기에 충분한 면적을 갖는 것이 바람직하다. 만일 리이드 팁(5-122)이 패드와 접촉되지 않는다면, 부드러운 납땜면 대신에 갭이 존재할 것이므로 매우 적은 광만이 반사될 것이다. 시험을 통과하기 위해서 두 검출기(12-13,12-15)는 모두 감시기(12-3)내에서 신호의 어떤 일부를 수신해야 한다. 임계값은, 생산라인이 처음에 동작될 때, 경험에 의해 설정될 것이다.
모든 14칩들상의 모든 리드들이 시험될 수도 있으며, 14개칩 단위당 오직 1리드만이 검사되거나 또는 그 사이의 어떠한 리드가 검사될 수도 있다. 시험회수는 통사의 비용/신뢰도에 따라 달라질 것이다. 한가지 적당한 방법은 제10도의 로보트(10-23)에 의해서 리이드 프레임 스트립을 비임(12-11)을 지나는 일정속도로 이동시키는 것이다. 검출기에서의 신호들은, 비임(12-11)이 접합이 이루어져야할 지점에 부딪힐 때, 샘플링된다. 그러므로 개별적인 접합부는 그들이 비임을 통과하는 시간에 의해 판별된다.
[모울드(mold)]
다음 주단계(제1도의 단계 VII)에서, 14개의 칩들이 부착된 리이드 프레임(5-100)은 반송 또는 사출 성형 기계로 이동되어 그 주위에서 플라스틱 성형됨으로써, 칩을 캡슐화하고 보호한다. 모울딩(성형) 공정은 통상의 기술 및 장치를 사용하여 행하여진다.
본 발명의 한가지 장점은 리이드 프레임과 접촉 패드 사이의 넓은 접촉 영역이 표준적으로 사용하는 와이어 본딩 기술에 비해 극히 울퉁불퉁하므로 취급시 칩들의 훨씬 적은 부분이 손상되고 칩들은 세심한 주의를 덜 요구하면서 보다 빠른 속도로 이동될 수 있다. 또 한가지 장점은 리이드들이 공정중에 열을 칩으로부터 방출하는 것이다.
캡슐화된 다이스(아직까지 리이드 프레임내에 있음)가 성형 기계로부터 제거된 후, 제2도의 임의적 표지를 붙이는 단계가 수행된다. 다이스 식별부는 개별 다이에 인가되는 데이타가 측정되는 탐침 시험중에 처음으로 나타난다. 그 식별부는 웨이퍼, 테이프 프레임 및 리이드 프레임상의 표지에 의해 보존되고, 컴퓨터는 리이드 프레임상에 다이 식별부를 이력 기록(log)하도록 요구될 때 갱신된다. 각 칩은 레이저 브랜딩 공정 또는 다른 편리한 기술에 의해 식별표지, 시험결과 등으로 표시된다.
또한, 과잉 플라스틱이 라이드들로부터 제거되도록 하는 통상의 "디정크(dejunk)"단계가 이 시간에 행해진다.
[트리밍 형성 단계]
다음의 단계(제1도의 단계 VIII)에서, 칩과리이드 프레임 조합체느 리본으로부터 분리되고, 리이드들을 정확한 정렬 상태로 유지하는 역할을 하는 간격 세그먼트(5-124)가 절단된다. 만일 리본이 구리 또는 구리 합금판으로부터 형성된다면, 연결부분(5-124)을 절단하는 것이 필요하거나, 또는 그 밖의 모든 리이드들이 함께 단선될 것이다. 만일 구리 도금된 리이드가 상부에 형성되고 연부(5-110)에서 리이드(5-120)를 지지하기 위해 플라스틱 지지체를 사용하는 다른 형태의 리본이 사용되는 경우에는 연결 부분(5-124)을 플라스틱으로 유지하는 것이 용이하고 리이드를 분리시킬 필요가 없을 것이다.
[리이드 프레임에 대한 상세한 설명]
제5도와 도시는 본 발명에 사용 가능한 리이드 프레임과 다이의 접합 원리가 광범위하게 사용되는 형태를 예시하기 위한 것이다. 보다 상세한 리이드 프레임의 상세도가 제11도에 도시되는데, 제11a도는 각각 지점(1),(2)에 중심이 설정된 두 리이드 프레임을 포함한 리이드 프레임 스트립의 일부분의 평면도이다.
이 도면은 본 발명의 한가지 유익한 특징을 도시하기 위해 복잡한데, 그 특징은 인접 프레임들의 외측 부분(5-123)이 중첩하게 하는 것인데(종래의 용어로 "인터디지레이티드(interdigitated)"됨), 이렇게 함으로써 금속 리본으로부터 리이드가 스탬핑되거나 시각될 때 발생되는 스크랩이 감소된다. 또한, 각 리드(5-120) 사이의 거리의 1/2만큼 각 리드프레임을 오프세트(offset)시키므로 그 부분(5-121)을 중첩시키는 것은 간단한 것이나, 그렇게하면, 고정구에서 칩 우치도 필연적으로 오프세트되어야 하는데, 이것은 고정구로의 다이 적재(loading) 공정이 더욱 복잡해진다.
각 16-핀 리이드 프레임은 점선부로 된 4개의 1/4부분(quadrant)들(10),(10′),(20),(20′)로 형성된다. 각 1/4부분(10),(10′)은 각 1/4부분(20),(20′)과 마찬가지로 중심선(11-3) 또는 (11-4)을 중심으로 반사된 거울 영상들이다. 1/4부분(10)와 (20)과의 차이는 결합하는 스트립(5-124)으로부터 개개의 리이드들의 저촉 패드(5-122)까지 연장한 핑거(5-121)의 모양이다. 4리이드들(11-11~11-14) 및 (11-21)의 두 세트가 제11a도에 도시되고 그것보다 상세한 도면이 각각 제11b도 및 제11c도에 도시된다.
리이드 프레임의 완전한 상세도를 보여주기 위해, 도면들의 해당 부위가 다시 도시된다. 소숫점으로 표시한 수치들은 구멍(5-112)의 중심에 원점을 둔직각 좌표계에서 인치로 표시한 칫수이다. 예를 들면 1/4부분(10)의 핑거(11-11)는 0.011인치(0.2641인치-0.2531인치)의 폭을 갖고, 핑거(12)로부터 0.012인치(0.2531인치-0.2413인치)만큼 분리된다.
핑거들(5-121)은 동일 탄성 계수를 갖도록 설계되는데, 이 실시예에서도 핑거팁(5-122)과 패드(342) 사이의 신뢰할 만한 접촉을 보장하기 위해 981dyne에 대해 0.025mm 편향(디플렉숀)을 갖는다. 팁(5-122)들은 0.010인치의 곡율반경으로 핑거(5-121)들을 구부리므로써 형성된다. 그 결과 접촉팁은 공칭적으로 0.01제곱인치가 된다.
도시된 특징 리이드 프레임은 16핀 D.I.P용 공업 표준 규격에 따르는 외부 리이드(5-120)들을 갖는다. 그 재료는 도금하기전에 두께 0.010+0.0005인치를 갖으며, OLIN 195,3/4 경도를 갖는다. 납땜 도금은 주석 성분이 88% 내지 98%이고 나머지가 납으로 된 주석-납으로서 200-350마이크로인치의 두께를 갖는다.
제11a도의 중심선(11-3,11-4)들은 0.540인치만큼 분리되어, 14리이드 프레임의 1세트가 7.75인치의 전체 길이를 갖는다.
본 발명의 개시로부터 본 분야에 숙련된 자들은 핑거(5-121)들에 대한 여러가지 다른 설계를 할 수 있다. 핑거(5-121)들이 정확히 동일 탄성 계수를 갖는 것이 본 발명의 실시예에 필수적인 것은 아니고, 실질적인 변화가 가능하다.
[머신 레이아웃]
소잉된 웨이퍼로부터 다이스를 배열시킨 다음 그 다이스가 납땜된 리이드 프레임이 생산되는 방법에 관한 부분이 제10도에서 일부는 개략도로, 다른 일부는 그림도해도록 도시된다(제1도에서 단계 IV와 V).
박스(10-12)는 소잉공정을 통과하고 어쩌면 선택적인 검사 공정까지도통과한 다수의 테이프 프레임(430)을 지니는 카세트 또는 랙크를 개략적으로 표시한다. 박스(10-28)는 하부 접합고정구(9-110)를 공급하는 카트 또는 다른 홀더를 개략적으로 나타낸다. 박스(10-14)는 바아코드 판독 스테이숀(7-10), 적어도 하나의 픽 다운 스테이숀(7-100)(제7a도) 및 적어도 하나의 로보트를 포함하는 디바이스의 조립을 개략적으로 나타내는데, 여기서 로보트는 Seiko RT-3000과 같은 것으로, 한 스테이숀에서 또다른 스테이숀으로 필름 프레임을 이동시키고, 왜플 팩(7-200)(제13,14,15도)내의 다이스를 반전시키며 ; 반전된 왜플 팩(7-220′)에서 접합고정구(9-110)(제16도)로 다이스를 이송하고, 컨베어(10-10)상에 채워진 고정구(9-110)를 놓는 것과 같은 재료 취급 단계를 수행한다. 양호한 실시예에 있어서, 작업 스테이숀은 왜플 팩 및 테이프 프레임을 취급하는데 적합한 그리퍼를 갖는 하나의 로보트, 두개의 픽 다운 스테이션 하나의 반전 스테이션 및 하나의 바아코드 판독기를 구비한다.
특수한 진공 픽업부를 지닌 두번째 로보트에 의해 왜플 팩에서 "프리사이저"로 반전된 다이스를 이동하는데, 그 프리사이저는 다이스의 코너를 정확한 허용오차내로 정열시키는 고정구이다. 단 하나의 코너만 정열된다면 다른 크기의 다이스에도 프리사이저가 사용될 수 있다. 그 뒤 제8도에 도시된 바와 같이 차례로 다이스가 반전되면, 그 반전된 다이스는 픽-다운 스테이숀에 위치되고 따라서 제16도의 대량 이송장치는 사용되지 않는다.
제10도에서, 컨베어(10-10)는 제16도의 이송 스테이숀으로부터 하부 접합고정구(9-110)를 수용하여, 리이드 프레임 스티립이 다이위에 놓이고 상부 접합고정구(9-120)는 리이드 프레임 조립체 위에 놓이게 되는 일련의 스테이숀으로 이송한다.
4개의 작업 스테이숀(10-14)이 도시된다. 어떤 상태에서 실제로 사용된 번호는 물론 접합 단계에서 취급 될 수 있는 생산고에 따라 특수한 제한 요인이 무엇이던지 간에 변화될 수 있다.
박스(10-16)는 리이드 프레임을 축적시켜 Seiko PN-100과 같은 로보트(10-15)에 보내는 리이드프레임 입력 스테이숀을 개략적으로 나타내는 것이며, 그 로보트에 의해서 다이위의 14-칩 리이드 프레임이 하부 접합고정구(9-100)에 위치된다. 유니트(10-16)는 단순히 미리 절단된 리이드 프레임 스트립의 저장소이거나 절단 기구를 지니는 롤형의 리이드 프레임일 수 있다. 구체적으로 저장소가 입력 높이까지 연속적으로 상승되고 미리 절단된 스트립이 에어 블라스트(air blast)에 의해 방출된다.
리이드 프레임을 취급하는 것은 어려운 문제이다. 그것들이 깨지기 쉬어 종래의 그리퍼에 의해서는 잘 부서진다. 그리퍼에 "택타일(tactile)"이란 감지기를 부착하여 하용하지만, 그것들의 가격은 비싸다. 진공식 리프터는 리이드 프레임에 많은 개구들이 있기 때문에 사용될 수 없다.
제17a도 및 제17b도는 리이드 프레임을 리프트하여정열시키는 일을 하는 경제적인 그리핑 고정구를 도시한 것이다. 제17a도는 분해도이고, 제17b도는 조립된 고정구의 측면도이다. 제17b도를 참조하면, 그 고정구의 원리는 그리핑 고정구(17-20)들이 인가하에 될 압력을 감소시키는 "백업바(back-up bar)"(17-22)를 사용하는 것이다. 그리퍼(17-20)들 사이에 연결된 것처럼 도시된 스프링(17-26)으로부터 힘이 상승하고 그들을 눌려 이격시킨다. 다른 방법의 작용힘 또는 상이한 위치의 다른 스프링이 또한 이용될 수도 있다.
리이드 프레임(17-30)은 그리핑 고정구(17-20)의 연장부(17-23)에서 백업 바이(17-22)와 노치(17-24)사이의 아래에 위치한다. 제17a도에 도시된 바와 같이, 4개의 노치(17-24)가 제공된다. 백업 바아(17-22)의 바닥과 노치(17-24)의 바닥사이에 0.015인치의 공칭간격이 존재한다. 리이드 프레임(17-30)의 두께는 0.010인치이기 때문에 0.005인치의 마진이 존재한다.
그리핑 고정구(17-20는 고정구(17-20)에 부착된 롤러(17-15)상의 콘(17-14)에 의한 하향 압력에 응답하여 피벗(17-29)주위에서 선회한다. 콘(17-14)은 Seiko사로부터 입수 가능한 스프링 복귀부(171-0)를 갖는 상용화 가능한 공기 작동 실린더 부분이다. 하우징(17-11)은 하부단부상에 콘(17-14)을 갖는 시린더(17-13)를 에워싸고, 아암(17-12)상의 홀단부(17-28)를 통해 피벗(17-29)용 지지부를 제공한다. 각 피벗(17-29)의 양단부를 지지하는 4개의 홀단부(17-18)가 존재한다. 하우징(17-11)은 또한 명료성을 위해 제17도에 생략된 고정 지지부를 통해 바아(17-22)를 지지한다. 그리핑 고정구(17-20)의 운동은 제17b도의 화살표 방향으로 표시된다.
제17a도에서 볼 수 있는 고정구(17-20)의 슬롯(17-30)은 백업 바아(17-22)에 고정되는 지지 바아(17-32)에 의해 지지되는 바와 같이, 도면에서 개략적으로 도시되는 스프링 하중 플런저(17-33)를 위한 간극을 제공한다. 플런저(17-33)의 기능은, 백업 바아(17-22)가 그것의 정열핀들에 의해 접합고정구에 유지되는 것을 방지하기 이해, 하부 접합 고정구(9-112)에 대항하여 압박하는 것이다.
두 정열핀(17-34)들이 제17b도에 도시된다. 핀(17-34)들은 바아(17-22)에 대해 접합고정구(9-112)를 위치시키기 위해 바(17-22)의 대각선상으로 반대되는 모퉁이에 위치된다. 이러한 정렬은 접합고정구 또는 다이스에 대해 리이드 프레임을 정렬시키지 못하는데, 그 이유는 핀(17-34)들이 통과하는 리이드 프레임의 구멍들이 너무 크기 때문이다. 정열은, 도면에 도시 생략된 접합 고정구내의 핀, 즉, 리이드 프레임내의 선택된 구멍에 들어가는 핀에 의해 달성된다. 접합고정구, 리이드프레임 및 그리퍼와의 조합은 반드시 접합고정구내의 정열핀들이 리이드프레임내의 적당한 구멍들에 들어가기전에 허용 공차 범위에 있어야 하는데, 이것을 담당하는 것이 핀(17-34)의 기능이다. 핀들과 구멍들이 정확한 위치에는 항상 오차가 있게 마련이고, 핀(17-34)들은 그들의 정합구멍에 결합한다. 플런저(17-33)들은, 핀(17-34)들이 접합고정구로부터 확실히 이탈하도록 하는데 사용된다. 리이드프레임(17-30)은 접합고정구와 함께 남아있게 되는데, 그 이유는 핀(17-34)들이 통과하는 리이드 프레임내의 구멍들이 접합고정구내의 정열핀들과 결합하는 4개의 구멍들보다 큰 허용공차를 가지기 때문이다. 4개의 핀들과 보다 조밀한 허용공차의 조합으로 인해서 리이드 프레임(17-30)은 그리퍼가 리프트될 때보다 견고히 유지된다.
다시 제10도에서 로보트(10-17)는, 예를 들어 또 다른 Seiko PN-100로보트와 같은 것인데, 하기에 설명되는 귀환 루우프의 단부인 어큐뮬레이터(10-18)(예를 들어 Dorner Corporation Series 4100)에서 상부 접합 고정구(9-120)를 집는다. 이 상부 고정구(9-120)는 상술된 바와 같이 우수한 접합접촉을 위하여 압착하기 위해 리이드프레임위에 놓인다. 예를 들면, 자석과 상·하부 고정구의 자성물질 사이의 자력을 이용하여 접합 공정중에 접합고정구의 정확한 정열을 유지시킨다.
완성된 접합고정구는 절열매체로서 Fluorinert FC-71을 사용하는 HTC사 IL-12증기상 가열 시스템의 일부인 제2컨베어(10-30)위에 놓인다. 보통 5-15초 동안 증기영역내에서 유지되어 신뢰할 만한 접합을 위해 적절하게 가열하도록 조절된 속도로 접합고정구가 시스템을 통과한다.
접합된 조립체는 냉각 스테이숀, 거기서 30~35초간 냉각된 판과 열접촉하게 된다. 그 시간과 냉각은 땜납이 고체화되고 리플로우온도 이하의 취급될 수 있는 온도에 칩과 리이드프레임이 도달되도록 설정된다.
그 뒤 접합 고정구가 해체되며 상부 고정구는 Seiko PN-100로보트(10-20)에 의해 제거되어 어큐뮬레이터(10-18)로 돌아가기 위해 컨베어(10-19)(Dorner Corporation, Series 5000)상에 놓인다. 제17a도에 도시된 그리퍼 고정구를 사용하는 도 다른 로보트(10-23)(또다른 Seiko PN-100)에 의해 집합된 리이드 프레임/다이스 조합품이 제거되어 저장소(10-24)에 놓이는데 40위치 0.1인치피치의 저장소가 다음 스테이숀으로 이송을 위하여 사용된다. 어큐뮬레이터 스테이숀(10-29)으로의 이송 및 계속 스테이숀(10-14)으로 귀환하도록 카드(10-28)로의 이송을 위하여 로보트(10-26)(또다른 Seiko PN-100)에 의하여 컨베어(10-27)(또다른 Douner Corporation, 5100 Series)에 하부 고정구(9-110)가 이송된다.
[개별 부품의 부착]
제3c도 및 제3d도를 참조하면, 표준 패드 레이아웃을 사용하는 다이의 변형이 도시된다. 제3a도와 제3b도의 표준 패드 어레이는, 단일 리이드 프레임이 완성된 크기의 범위에 대해 사용될 수 있도록 매우 작은 칩을 끼우기 위해 규격지워진 사각형 윤곽을 갖는다. 그러나, 상이한 패드 배열(이것은 직접 회로들의 수와 공통임)를 정당화하는 기술적, 경제적인 고려가 있을 수 있다.
예를 들면, 제3c도는 앞서와 같이 동일 기판(310)와 폴리이미드(320)를 갖는 다이를 도시하고 있으나, 패드 배열은, 각각이 칩의 외측으로 설치된 8개의 패드들로 구성된 2열(350)들을 포함한다. 중앙에 빈터(Clear)가 있어서 회로내의 여러점들에 저력 공급 전압을 분배해주는 버스(353)용의 공간을 제공하는데, 상기 점들중의 하나는 번호(352)로 도시된 바이어로서 리이드와 접촉하도록 배열 위치들중의 한 위치에 위치된다. 가는 와이어들을 사용하는 종래 기술과 비교해 볼 때, 버스(353)는 대단히 감소된 저항과 인덕턴스를 제공한다. 마찬가지로, 버스(354)도 패드(351)와 저촉하고 다이 주위에 접지 단자를 배치한다.
강인한 폴리이미드층(320)의 다른 장점은, 개별적인 전기소자들, 능동소자나 수동소자가 층(320)의 상부에 위치되고, 바이어들 또는 표준 패드에 의해 회로에 연결될 수도 있다는 점이다. 제3c도에서 소자(368)가 바이어(369,370)들에 연결된 것으로 도시된다. 소자는 대용량 후막 저항기이다(이것은 종래의 집적회로 기술로는 달성하기 어려운 것이다). 또한, 그것은 종래의 표면에 장착되는 소자 패키지법으로 분리 형성된 소자일 수 있다. 예를 들면, 저항기들, 커패시터들 및 인덕트들이 있다.
커패시터의 한가지 유용한 예가 유닛(355)로 도시되었는데, 그것은 전원과, 지점(367)에 부착된 도전성 접착제를 사용한 접지 사이에서 스트립(366)에 연결된 저하 보존 용량이다. 그러한 커패시터들은 회로가 스위치될 경우 안정한 공급전압을 유지하기 위해 종래에는 집적호로 소켓들에 부착되는 것이다. 칩과 함께 커패시터를 포함한 것은 명백한 장점이다. 유닛(355)와 같은 소자는 물론 회로내의 어느 지점이나 연결될 수 있다.
큰 관심을 끄는 한가지 변형은, 동일 기판상에 조립하기 어려운 광학소자 또는 다른 소자들인 분리소자(355)를 사용하는 것이다. 예를 들면, 소자(355)는 갈륨 비소 기판을 사용하는 반도체 레이저일 수 있으며, 다이(310)는 종래의 실리콘 집적회로일 수 있다. 그 경우에, 광섬유 피그테일(pigtail)이 다른 광학소자로 통신하기 위해 포함될 것이다.
쉽게 수행될 수 있는 다른 소자는, 고정되거나, 또는 접근 구멍이 조정가능한 소자를 위해 캡슐화 플라스틱내에 형성되는 그러한 조정 가능한 소자를 갖는 RC타이밍 네트워크나, 열 부하를 방출할 수 있게 소자(355)의 지역을 사용하는 파워 트랜지스터이다. 열 싱크(heat sink)가 층(32)에 직접 부착되거나 또는 기판(310)의 고전력부로부터 낮은 열기항 통로를 제공하는 바이어에 부착될 수 있다.
이러한 다른 소자들은 어떠한 종래의 방버으로도 부착될 수 있다. 이것들으 리이드 프레임의 납땜전이나 후에 접착가능하게 부착된다(또는 그들은 납땜되고 리이드 프레임이 접착식으로 부착될 수 있다). 이와는 달리 리이드 프레임과 개별적인 소자들의 납땜이나 글루접합은 접착제에 의해 접합하기 전의 위치에 리이드 프레임을 유지함과 동시에 이뤄진다.
제3d도는 부품수를 상당히 감소시킬 수 있는 본 발명의 다른 변형예가 도시된다. 여기에서 두 칩 조립체가 기판(310), 폴리이미드(320), 표면패드들을 전파 같이 갖는 제1칩(300′)과, 기판(310′), 폴리이미드층(320)상에서 접점배열(382)과 결합하는 접점배열(382′)를 갖는 제2칩(380)을 포함한다.
대안의 U형 접점 배열(350′)은 제2칩(380)에 대한 층(320)의 반까지 절감되는 장점을 갖는다. 모든 리이드들을 칩(300′)의 반까지 가져오기 위해, 리드들의 탄성 계수에서 약간의 변호를 허용할 필요가 있다.
접점(350′)와 (382)사이에 몇개의 접속만이 전원과 접지에 대해 도시되었다. 칩(380)은 입/출력을 위해 물론 리이드들에 직접 연결될 수 있다. 도시된 경우, 칩(380)은 저력 공급과 접지가 필요한 ROM이고, 배열(382)에서의 바이어들을 통해 또는 리이드(373)과 같은 표면 리이들을 통해 보다 큰 칩과만 통신한다.
지대한 상업적 이익이 있는 한 특정 응용분야는 한 ROM을 부가하여 주문 제작한(customized) 단일 칩 마이크로컴퓨터와 같은 다용도 칩분야이다. 만일 그 ROM이 마스크 옵숀(mask option)이라면, 생산에서의 변동이나 급작한 주문쇄도에 대처하기 위해 주문 제작된 마이크로 컴퓨터의 예비 공급품(reserve supply)이 있어야만 하고, 제조업자들은 1커스토머를 위해 오직 양호한 칩들의 부품을 유지해야 한다. 그러나 제3d도의 실시예에 있어서, 각 고객을 위한 부품은, 마이크로 컴퓨터들보다 상당히 값싼 그것의 ROM들일 필요가 있을 뿐이다. 제조업자는 물론 모든 고객들의 요구를 충족시키기에 충분한 마이크로 컴퓨터칩들 중의 예비품을 유지할 것이다. 부품의 총 가치는 단순히 통계학 법칙 때문에 중앙 예비품보다 작을 것이다.
두 칩 시스템의 한 변형은 그 안에 주칩(302)이 입력 제어기와 같은 일반화된 시스템이고, 제2칩(380)이 각각이 특정 응용을 위해 주문 제작된 다수의 대안품들 중의 하나인 두칩을 포함한다. 예를 들면, 주칩은 5볼트 논리칩이고, 칩(380)은 모뎀 또는 코더(coder)와 같은 텔레폰인터페이스의 전화네트워크의 고전압을 견디도록 설계될 수 있다.
플러그 호환성(plug compatible)시스템을 위해 상이한 제조업자들의 컴퓨터에 대한 인터페이스와 같은 제2칩의 다른 여러 응용분야, 또는 병렬 출력 또는 직렬 출력과 같은 여러 표준 논리 기능들 중의 한 실시는 본 분야에 숙련된 자들에게는 명백할 것이다.
칩(380)을 부착하는 한 가지 편리한 방법은 패드들(382′)을, 신뢰할만한 접촉을 위해 고온의 땜납의 충분한 양으로 형성하고, 저온에서 리이드를 접합하기전에 접합부를 리플로우(reflow)하는 것이다. 다른 방법은 정렬한 칩(380)을 접착식으로 부착하고, 동시에 접점들의 세트들을 납땜하는 것이다.
[임피던스 매칭된 리이드들]
제18도 및 제19도에 도시된 다른 형태의 리이드 프레임이, 리이드의 임피던스가 특정한 개선된 특징을 갖는데, 상기 특정한 값이란, 칩으로부터 또는 칩으로 신호들을 전송하는 것을 개선하기 위해 집적회로 칩이 삽입되는 회로들의 나머지 부분과 매칭되는 값이다. 개선된 리이드 프레임은 제5도와 제11도에 도시된 것과 동일한 일반적인 형태를 갖는다. 구성에서의 주요 차이는, 리이드 프레임의 재료가 중간에 유전체를 가진 두 도체층들을 가진 샌드우치 구성이란 점이다. 유전체의 두께와 리이드들의 형태는 소량의 임피던스를 발생하도록 선택된다.
보다 복잡한 리이드 구조를 사용하는 이유는, 고주파용 집적회로에서, 1나노초 펄스의 기본 주파수가 1GHz이고, 그러한 1펄스를 깨끗이 통과하는데 필요한 대역폭이 13GHz이기 때문이다.
이런 고주파 영역에서, 집적회로를 패키지하는 것(packaging)은 제한효소가 되고, 적분회로를 시스템의 나머지 부분과 연결하는 리이드의 상승 시간은 회로 자체의 대역폭을 제한한다. 그러나 고주파 시스템의 또다른 문제점은, 인쇄 회로 소켓 또는 다른 코넥터와 리이드 사이에 임피던스 부정합(impedance mismatch)이, 회로들이 나노초 이하의 시간에 응답할 때, 오류 결과의 원인이 되는 반사를 초래한다.
와이어 본딩으로 집적회로들을 부착하는 현재의 방법에 있어서, 1mil의 직경을 가진 가느다란 와이어는 비교적 넓은 리이드프레임을 집적회로 칩에 결합하는데 사용된다. 그러한 작은 직경의 와이어는 물론 그 직경과 관련하여 고인덕턴스를 가지며, 와이어와 리이드 프레임과의 사이의 임피던스 부정합은 반사를 초래하고 또한 대역폭 제한을 가져온다.
제18a도를 참조하면, 제5도의 리이드의 외부와 관련하여 일반적으로 도면번호(5-120)으로 도시된 리이드의 일부가 도시된다. 리이드팁은 제1도체(18-2), 유전체(18-6), 다른 도체(18-4)의 샌드우치 구성을 갖는다. 이 리이드팁은 소켓위에 도시되었는데, 상기 소켓은 리이드팁의 각각의 도체층들과 전기 접촉을 이루는 제1측부(18-1) 및 제2측부(18-3)을 갖는다. 이러한 도체들의 하나는 접지될 것이고 나머지 하나는 신호를 반송할 것이다. 소켓은 리이드의 임피던스를 정합하기 위한 형상을 갖는다. 이런 "샌드위치"구성을 만드는 것이 직접 이뤄질 수 있다. 예를 들면 전체 리이드 프레임이 두 도체들 사이에 적층된 폴리이미드의 판으로부터 형성되고, 리이드들이 스탬핑이나 에칭에 의해 성형한다.
표준 스트립 전송선 공식은 Z=120π/(∈rS/W)로 표현되는데, 여기에서 ∈r은 유전 상수이고, S는 두 도체의 분리 거리이고, W은 리드의 폭이다. 이 공식을 폭이 10mil, 유전체 두께가 5mil, 그 재료가 유전상수 3.5를 가진 폴리이미드인 예에 적용하면, 특성 임피던스값은 50오옴으로 계산될 것이다. 이 50오옴은 RF회로에서 통상 사용되는 임피던스와 잘 어울리는 값이다. 본 분야에 숙련된 자들은 임피던스의 다른 소정의 값을 갖도록 상이한 리드 구성으로 쉽게 바꿀 수 있을 것이다.
제18b도를 참조하면, 리드(5-121)의 팁(5-122)(다이팁)이 도시되었는데, 이것의 부재(18-22,18-24)는 집적회로 칩상의 접점들이 제3도의 설명에서 설명된 바와 같은 구성을 갖는 미리 주석입힌 접촉패드들이다. 전송선 리이드(5-122)는 저항기(18-35)에 의해 종료되는데, 이 저항기는 전송선과 같은 동일 임피던스를 가지며 후막 기술에 의해 형성되는 개별적인 저항기이다. 이러한 동일 부착 방법은, 만일 칩이 표면 장착 소자 구성에 사용될 경우라면, 리이드 프레이머의 외부팁(5-120)상에서 사용될 수 있다.
제19도를 참조하면, 제11도의 단일 리이드(11-22)가 외부 리이드팁(5-123)과 리이드 다이팁(5-121)을 가진 것으로 도시된다. 이 경우, 임피던스 변화에서 최대로 완만한 변화를 주고, 반사파의 최소량을 제공하도록 전체에 걸쳐 동일한 폭을 갖니 단일 폭스트립 도체(19-12)가 사용된다. 리이드(11-22)의 이런 부분의 몸체(19-10)는 유전체(18a도에서(18-6))로부터 형성되고, 단일의 좁은 스트립(19-12)은 도체로부터 형성된다. 이런 방법으로, 반사파와 임피던스의 변화, 즉 전송선의 형태를 바꿈으로 일어날 수 있는 반사파 및 임피던스의 변화는 피할 수 있다. 부가적인 한가지 장점은, 제5도의 실시예에서 트립되어 없어지는 세그먼트(5-124)가 이제는 유전체이고, 리이드들이 신호전파에 아무런 부작용없이 플라스틱에 의해 서로서로 부착된 채로 유지되기 때문에 트리밍 단계가 제거될 수도 있다는 점이다. 단일 폭 스트립이 사용될 필요는 없고, 그 스트립의 횡단면은 문제되는 시스템 응용에 의해 패키징 재료의 대역폭에 부과되는 필요 요건에 따라 달라진다.
당업계에서 숙련된 자라면 상술된 실시예의 여러가지 특징 또는 선택적인 특징을 지니는 많은 다른 시스템을 고안할 수 있을 것이다. 전 시스템은 가장 광범위한 형태로 본 발명을 실시하는데에는 필수적인 것은 아닌 많은 다른 선택적인 특징으로 포함한다. 특히, 재료를 취급하는 자동화된 단계들중 일부반이 선택될 수 있으며, 대부분 대량 생산 시스템에서 포함되고 소량 생산 시스템에서는 몇몇 단계가 수동으로 행하여질 수도 있다.
본 출원 명세서에서 언급된 "집적회로"라 함은 몇가지 전기적 기능을 형성하는데에 협동하는 회로소자의 조립품을 말한다. 버스바아(busbar), 저항기 및 커패시터와 같은 분리된 부품이 폴리이미드의 상부에 추가될 수 있기 때문에 반드시 회로가 완전히 완성되는 것은 아니다. "유전체 상부 코팅"은 반드시 폴리이미드일 필요는 없지만 바람직한 층(320)을 말하며 이층은 아래에 위치한 종래의 집적 회로 구조를 위해 위치한 리이드나 접점 및 가능한 상기의 분리소자로부터 분리시켜준다.

Claims (7)

  1. 반도체 집적회로 디바이스의 제조 방법에 있어서, a) 웨이퍼상의 적어도 두개의 집적회로위에 상부표면을 가지는 유전체 상부 코팅을 인가하는 단계와; b) 상기 유전체 상부 코팅의 상부 표면을 따라 상기 집적회로의 소정의 노우드(node)로부터 상기 적어도 두개의 각 집적회로위의 상기 유전체의 상부 표면상에 배치된 적어도 두개의 상응하는 소정 배열의 전기 접점까지 적어도 두개의 도전성 리이드 배열을 형성하는 단계와; c) 상기 각 집적회로위와 상기 표준 배열 아래에 상기 유전체의 커버부분을 남긴 채로 상기 웨이퍼를 통하여 완전히 절단함으로써 상기 적어도 두개의 회로칩이 형성되도록 상기 적어도 두개의 회로를 분리시키는 단계와; d) 선택된 칩이 부착되는 접착면 및 상기 선택된 칩의 반대편 지점에 있는 대향면을 갖는 접착지지부재를 스트라이킹하여 상기 칩을 상기 접착지지부재로부터 분리시킴으로써 상기 적어도 두개의 회로 칩으로부터 상기 선택된 칩을 제거하는 단계와; e) 상기 적어도 두개의 소정의 상기 접점 배열을 리이드 프레임이 하나 이상의 집적회로에 사용될 수 있도록 적어도 두개의 상이한 집적회로상에서 적합한 크기이며 상기 소정의 전기 접점 배열과 위치가 일치하는 리이드 접점 배열내에 배치된 접점부재의 배열을 지니는 리이드프레임을, 상기 리이드 접점 배열이 각 전기접점 배열과 접촉하도록 선택된 칩에 정열되게 위치시키는 단계와; f) 상기 적어도 두개의 전기 접점 배열을 상기 리이드 접점 때문에 동시에 전기 전도 가능하게 접합시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로 디바이스의 제조방법.
  2. 제1항에 있어서, 상기 적어도 두개의 칩을 전기적으로 시험하는 또 다른 단계로부터의 시험결과에 따라, 저장된 프로그램 제어하에 상기 선택된 칩이 자동적으로 선택되는 것을 특징으로 하는 반도체 집적회로 디바이스의 제조방법.
  3. 제2항에 있어서, 상기 접착지지부재를 스트라이킹함으로써 상기 선택된 칩을 제거하는 단계는 저장 프로그램 및 메모리 제어하에 수행되는 것을 특징으로 하는 반도체 집적회로 디바이스의 제조방법.
  4. 제3항에 있어서 상기 분리된 칩과 리이드 프레임은 상기 위치기키는 단계를 수행하도록 정열고정구에 순차적으로 배치되는 것을 특징으로 하는 반도체 집적회로 디바이스의 제조방법.
  5. 제4항에 있어서, 상기 리이드 프레임이 정열 고정구내에 삽입된 다음 선택된 칩이 상기 리이드 프레임과 정열되게 위치되는 것을 특징으로 하는 반도체 집적회로 디바이스의 제조방법.
  6. 제4항에 있어서, 상기 선택된 칩이 정열고정구내에 삽입된 다음 리이드프레임이 상기 선택된 칩과 정열되게 위치되는 것을 특징으로 하는 반도체 집적회로 디바이스의 제조방법.
  7. 제4항에 있어서, 적어도 두개의 분리된 칩과 적어도 두개의 리이드 프레임은 적어도 두개의 리이드 접점배열에 대해 적어도 두개의 전기 접점 배열을 동시에 접합하기 위해 상기 정열고정구에 배치되는 것을 특징으로 하는 반도체 집적회로 디바이스의 제조방법.
KR1019850700331A 1984-03-22 1985-03-19 집적 회로의 자동 조립 KR940000741B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US06/592,185 US4627151A (en) 1984-03-22 1984-03-22 Automatic assembly of integrated circuits
US592185 1984-03-22
PCT/US1985/000452 WO1985004517A1 (en) 1984-03-22 1985-03-19 Automatic assembly of integrated circuits

Publications (2)

Publication Number Publication Date
KR860700073A KR860700073A (ko) 1986-01-31
KR940000741B1 true KR940000741B1 (ko) 1994-01-28

Family

ID=24369664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850700331A KR940000741B1 (ko) 1984-03-22 1985-03-19 집적 회로의 자동 조립

Country Status (6)

Country Link
US (1) US4627151A (ko)
EP (1) EP0179801B1 (ko)
JP (1) JPS61501536A (ko)
KR (1) KR940000741B1 (ko)
DE (1) DE3581480D1 (ko)
WO (1) WO1985004517A1 (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
JPS62150728A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd テ−プキヤリアおよびそれを用いた半導体装置
US4790897A (en) * 1987-04-29 1988-12-13 Lsi Logic Corporation Device for bonding of lead wires for an integrated circuit device
US4782381A (en) * 1987-06-12 1988-11-01 Hewlett-Packard Company Chip carrier
US5119167A (en) * 1987-06-23 1992-06-02 Sga-Thomson Microelectronics, Inc. Method of improving the corrosion resistance of aluminum contacts on semiconductors
US4818727A (en) * 1987-06-23 1989-04-04 Sgs-Thomson Microelectronics Inc. Method of improving the corrosion resistance of aluminum contacts on semiconductors
US5625483A (en) * 1990-05-29 1997-04-29 Symbol Technologies, Inc. Integrated light source and scanning element implemented on a semiconductor or electro-optical substrate
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US7198969B1 (en) 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5155065A (en) * 1992-03-16 1992-10-13 Motorola, Inc. Universal pad pitch layout
JPH0636831U (ja) * 1992-10-21 1994-05-17 本州製紙株式会社 段ボールシートおよび段ボール製容器
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
US5862588A (en) * 1995-08-14 1999-01-26 International Business Machines Corporation Method for restraining circuit board warp during area array rework
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US5631571A (en) * 1996-04-03 1997-05-20 The United States Of America As Represented By The Secretary Of The Air Force Infrared receiver wafer level probe testing
US5904500A (en) * 1996-10-03 1999-05-18 The Dexter Corporation Method for the preparation of lead-on-chip assemblies
US5937276A (en) * 1996-12-13 1999-08-10 Tessera, Inc. Bonding lead structure with enhanced encapsulation
JPH1126333A (ja) * 1997-06-27 1999-01-29 Oki Electric Ind Co Ltd 半導体装置及びその情報管理システム
US6121358A (en) * 1997-09-22 2000-09-19 The Dexter Corporation Hydrophobic vinyl monomers, formulations containing same, and uses therefor
KR100245794B1 (ko) * 1997-09-22 2000-03-02 윤종용 리드 프레임 이송장치 및 이를 구비한 와이어 본딩 장치
US5942798A (en) 1997-11-24 1999-08-24 Stmicroelectronics, Inc. Apparatus and method for automating the underfill of flip-chip devices
US5927589A (en) * 1997-11-25 1999-07-27 Lucent Technologies Inc. Method and fixture for use in bonding a chip to a substrate
US6820792B2 (en) * 1998-09-30 2004-11-23 Samsung Electronics Co., Ltd. Die bonding equipment
US6255141B1 (en) 1999-09-07 2001-07-03 National Semiconductor Corporation Method of packaging fuses
US6467827B1 (en) 1999-10-30 2002-10-22 Frank J. Ardezzone IC wafer handling apparatus incorporating edge-gripping and pressure or vacuum driven end-effectors
US6977440B2 (en) 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US7335995B2 (en) 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
DE10297316T5 (de) 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
JP4284405B2 (ja) * 2002-10-17 2009-06-24 独立行政法人物質・材料研究機構 タッピングネジとその製造方法
US7222737B2 (en) * 2003-07-03 2007-05-29 Orthodyne Electronics Corporation Die sorter with reduced mean time to convert
US7364983B2 (en) * 2005-05-04 2008-04-29 Avery Dennison Corporation Method and apparatus for creating RFID devices
US20060264006A1 (en) * 2005-05-19 2006-11-23 Avery Dennison Corporation Method and apparatus for RFID device assembly
KR101113850B1 (ko) * 2005-08-11 2012-02-29 삼성테크윈 주식회사 플립 칩 본딩 방법 및 이를 채택한 플립 칩 본딩 장치
US20070117259A1 (en) * 2005-11-18 2007-05-24 Semiconductor Components Industries, Llc. Semiconductor component and method of manufacture
US20070231954A1 (en) * 2006-03-31 2007-10-04 Kai Liu Gold/silicon eutectic die bonding method
US7560303B2 (en) * 2006-11-07 2009-07-14 Avery Dennison Corporation Method and apparatus for linear die transfer
JP4458134B2 (ja) * 2007-09-03 2010-04-28 株式会社デンソー 電子部品バスバー接合構造
KR101384358B1 (ko) * 2008-03-18 2014-04-21 삼성전자주식회사 반도체 모듈 핸들링 시스템
JP2009245991A (ja) * 2008-03-28 2009-10-22 Tdk Corp チップ部品の実装装置
US8799845B2 (en) * 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
TW201415562A (zh) * 2012-10-12 2014-04-16 Ind Tech Res Inst 黏晶方法及其裝置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2151765C2 (de) * 1970-11-05 1983-06-16 Honeywell Information Systems Italia S.p.A., Caluso, Torino Verfahren zum Kontaktieren von integrierten Schaltungen mit Beam-Lead-Anschlüssen
US3864820A (en) * 1971-01-04 1975-02-11 Gte Sylvania Inc Fabrication Packages Suitable for Integrated Circuits
US3709424A (en) * 1971-02-19 1973-01-09 Signetics Corp Integrated circuit bonder
US3793714A (en) * 1971-05-27 1974-02-26 Texas Instruments Inc Integrated circuit assembly using etched metal patterns of flexible insulating film
US3777365A (en) * 1972-03-06 1973-12-11 Honeywell Inf Systems Circuit chips having beam leads attached by film strip process
DE2259133C3 (de) * 1972-12-02 1982-03-11 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Kontaktieren einer Halbleiteranordnung und Anwendung des Verfahrens
US3997100A (en) * 1973-09-10 1976-12-14 Raytheon Company Method of beam lead bonding
US3868764A (en) * 1973-11-09 1975-03-04 Gen Motors Corp Multiple magnetic alignment of semiconductor devices for bonding
US3968563A (en) * 1975-03-27 1976-07-13 E. I. Du Pont De Nemours And Company Precision registration system for leads
JPS51131273A (en) * 1975-05-10 1976-11-15 Fujitsu Ltd Wire bonding process
US3941297A (en) * 1975-06-02 1976-03-02 Western Electric Company, Inc. Method and apparatus for simultaneously bonding a plurality of lead frames to a plurality of planar articles
US4189825A (en) * 1975-06-04 1980-02-26 Raytheon Company Integrated test and assembly device
US4003125A (en) * 1975-11-03 1977-01-18 E. I. Du Pont De Nemours And Company Apparatus for manufacturing dual in-line packages
US4023260A (en) * 1976-03-05 1977-05-17 Bell Telephone Laboratories, Incorporated Method of manufacturing semiconductor diodes for use in millimeter-wave circuits
US4076575A (en) * 1976-06-30 1978-02-28 International Business Machines Corporation Integrated fabrication method of forming connectors through insulative layers
JPS5324778A (en) * 1976-08-20 1978-03-07 Hitachi Ltd P roduction of semiconductor device
US4071180A (en) * 1976-10-04 1978-01-31 Northern Telecom Limited Apparatus for preforming wire leads and alignment for bonding
US4312117A (en) * 1977-09-01 1982-01-26 Raytheon Company Integrated test and assembly device
JPS54152964A (en) * 1978-05-24 1979-12-01 Hitachi Ltd Automatic assembling machine for semiconductor device
US4232815A (en) * 1978-11-06 1980-11-11 Kyocera International, Inc. Integrated circuit lead coupling device and method
US4479298A (en) * 1983-07-26 1984-10-30 Storage Technology Partners Alignment apparatus and method for mounting LSI and VLSI packages to a printed circuit board
DE3336606A1 (de) * 1983-10-07 1985-04-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zur mikropackherstellung

Also Published As

Publication number Publication date
JPS61501536A (ja) 1986-07-24
US4627151A (en) 1986-12-09
EP0179801A4 (en) 1987-06-30
WO1985004517A1 (en) 1985-10-10
EP0179801A1 (en) 1986-05-07
DE3581480D1 (de) 1991-02-28
EP0179801B1 (en) 1991-01-23
KR860700073A (ko) 1986-01-31
JPH0575176B2 (ko) 1993-10-20

Similar Documents

Publication Publication Date Title
KR940000741B1 (ko) 집적 회로의 자동 조립
US4722060A (en) Integrated-circuit leadframe adapted for a simultaneous bonding operation
KR930009376B1 (ko) 비접촉식 다이스 어레이로 부터 선택된 집적회로 다이스를 제거하기 위한 방법 및 장치
US4915565A (en) Manipulation and handling of integrated circuit dice
US4685998A (en) Process of forming integrated circuits with contact pads in a standard array
US4626167A (en) Manipulation and handling of integrated circuit dice
US4597714A (en) Robot gripper for integrated circuit leadframes
KR960009090B1 (ko) 표준 배열의 접촉 패드를 가진 집적회로
KR930010075B1 (ko) 집적 회로용 리드프레임 및 소켓
WO1985004519A1 (en) Nitride bonding layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020123

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee