KR0149889B1 - 전계효과 소자의 전극 형성 방법 - Google Patents
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Abstract
본 발명에서는, 규소류 전극, 금속 또는 이종금속 전극간의 배선공정에서 콘택 홀 형성공정을 수행하지 않고 소자의 전기적 콘택을 자동 정렬하여 형성하는 방법이 제시된다.
이로써, 콘택 형성공정 및 이후의 후속 공정들에 있어서의 여유도를 증가시켜 생산수율 향상 및 이에 따른 공정 단가의 저하를 꾀할 수 있게 된다.
Description
제1a도는 종래의 전계효과 소자의 전형적인 예로서 CMOS 소자의 구조를 나타낸 단면도.
제1b도는 제1a도의 평면도.
제2a도는 본 발명의 바람직한 실시예에 따른 CMOS 소자의 구조를 나타낸 단면도.
제2b도는 제2a도의 평면도.
제3도는 종래의 CMOS 소자와 본 발명에 따른 CMOS 소자의 계산된 콘택저항을 비교하여 나타낸 도표.
제4a도 내지 제4d도는 본 발명의 실시예에 따른 방법을 공정순서대로 나타낸 단면도.
본 발명은 전계효과 소자의 전극을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화, 고속화가 가속되면서 소자의 성능향상을 위한 노력이 계속되고 있다. 실리콘 기판을 이용한 플레너(planer) 기술은 반도체 장치 기술과 함께 급속도로 발전하고 있다. 또한, 실리콘 CMOS(Complementary Metal Oxide Semiconductor) 소자의 제조기술은 현재 0.35㎛의 게이트 선폭을 갖는 상용의 ASIC 라이버러리(Application Specific Integrated Circuit Library) 개발 및 0.18㎛의 게이트 선폭을 갖는 1G DRAM의 개발이 진행되고 있으며 이에 따른 공정기술의 개발이 진행되고 있다. 0.18㎛의 게이트 선폭을 갖는 1G DRAM 공정의 경우, 0.18㎛의 설계치수(design rule)에 따르는 공정 여유도를 확보하여야 한다. 특히, 콘택공정의 경우, 0.2㎛×0.2㎛ 이하의 콘택 홀을 형성하기 위하여 포토리소그라피 공정 및 건식 에칭공정의 개발이 필요하며 이를 극복하기 위해서는 반도체 콘택장비의 성능향상 및 이에 따른 공정 개발을 필요로 한다.
제1a도는 종래의 전형적인 CMOS 소자의 구조를 나타낸 단면도이고, 제1b도는 제1a도에서 n-MOSFET 부분의 평면도이다.
도면에서, 참조번호 1,7,11은 전극들을 나타내고, 번호 2,3,8은 절연막을 나타내며, 번호 4,6,12,13은 고농도 실리콘 영역을, 번호 9,10은 실리콘 웰을, 번호 14는 실리콘 기판을 각각 나타낸다.
종래에는 제1a도 및 제1b도를 참조하여 규소류 전극 또는 금속류(또는 이종 금속류) 전극의 고농도 실리콘 영역(4),(6),(12),(13)을 배선전극(1)과 전기적으로 연결하기 위해서는, 절연막(2)을 형성하고 콘택 홀(5)을 형성한 후 금속물질 또는 도전성의 배선물질로 콘택 홀을 채워야 했다. 콘택 홀을 형성하기 위해서는 절연막(2)의 표면에 포토레지스트 패턴을 형성하고 절연막(2)을 식각하여야 한다.
이와 같은 종래의 기술에 따르며, 회로의 집적도가 증가함에 따라, 콘택 홀의 형성을 위한 포토레지스트 패턴의 형성공정 및 콘택 홀 에칭공정은 공정 여유도를 악화시키고 수율 향상의 주요한 장애 요소로서 작용하게 된다.
본 발명는 규소류, 금속 또는 이종 금속류 전극들 간의 배선 공정에 있어서 콘택 홀 형성공정을 수행하지 않고 소자의 전기적 콘택을 자동 정렬하여 형성할 수 있는 방법을 제공하는데 목적이 있다.
본 발명의 일 특징에 따르면, 소자 격리용 절연막(필드 산화막)과, 게이트 전극 영역들과, 배선용 전극들과 전기적으로 각각 연결되는 소오스 전극영역 및, 드레인 전극영역을 포함하는 본 발명의 전계효과 소자는 상기 게이트 전극영역을 에워싸도록 형성되고, 상기 소오스 전극영역 중 상기 게이트 전극영역과 인접한 일부분 위에만 그리고 상기 드레인 전극영역 중 상기 게이트 전극영역과 인접한 일부분 위에만 각각 형성되는 절연막을 포함하고; 상기 배선용 전극들 각각은 상기 소자 격리용 절연막 위와, 상기 절연막에 의해 덮혀지지 않은 상기 소오스 전극영역 및 상기 드레인 전극영역의 나머지 표면들 위 및 상기 절연막 위에 직접적으로 형성되어서 그들 상호간은 상기 소자 격리용 절연막과 상기 절연막에 의해 각각 전기적으로 절연된다.
본 발명의 소자는 상기 게이트 전극영역에 전기적으로 연결되는 다른 하나의 배선전극을 부가적으로 포함할 수 있다.
본 발명의 다른 특징에 따르면, 본 발명의 전극형성방법은 소자격리용 절연막과, 게이트 전극영역들과, 배선용 전극들과 전기적으로 각각 연결되는 소오스 전극영역 및, 드레인 전극영역이 형성된 기판 위에 절연막을 형성하는 공정과; 상기 절연막 중 상기 게이트 전극영역을 에워싸는 부분만 남기고 나머지 부분을 제거하여서, 상기 소자 격리용 절연막의 표면과, 상기 소오스 전극영역 표면의 일부 및, 상기 드레인 전극영역 표면의 일부가 노출되게 하는 공정과; 배선 전극용 물질을 도포하고 패터닝하여 배선전극을 형성하는 공정을 포함한다.
본 발명의 전극형성방법은, 상기 게이트 전극영역과 상기 배선전극간의 전기적 연결이 필요한 경우에는, 상기 절연막 제거공정은 상기 게이트 전극영역 위의 상기 절연막의 일부를 제거하여 게이트 전극영역 표면의 일부를 노출시키는 공정을 부가적으로 포함할 수 있다.
본 발명의 전극형성방법은, 상기 절연막 제거공정과 상기 배선 전극용 물질 도포공정 사이에, 상기 소오스 전극영역의 상기 노출된 표면 위와 상기 드레인 전극영역의 상기 노출된 표면 위에 실리사이드를 형성하는 공정을 부가적으로 포함할 수 있다.
본 발명의 전극형성방법에 있어서, 콘택의 최소 길이(L)는 상기 절연막의 두께에 의해 결정된다.
이상과 같은, 본 발명에 따르면, 규소류 전극, 금속 또는 이종 금속전극 간의 배선공정에서 콘택 홀 형성공정을 수행하지 않고 소자의 전기적 콘택을 자동 정렬할 수 있게 된다. 콘택 형성공정 및 이후의 후속 공정들에 있어서의 여유도를 증가시켜 생산수율 향상 및 이에 따른 공정단가의 저하를 꾀할 수 있게 된다.
이하, 첨부된 도면들을 참조하여 본 발명에 대해 상세히 설명하겠다.
제2a도는 본 발명의 바람직한 실시예에 따른 CMOS 소자의 구조를 나타낸 단면도이고, 제2b도는 제2a도에서 n-MOSFET 부분의 평면도이다.
제2a도 및 제2b도에서, 참조번호 15,19,20,26은 전극들을 나타내고, 번호 17,21은 절연막을 나타내며, 번호 16,18,24는 고농도 실리콘 영역을 번호 22,23은 실리콘 웰을 각각 나타낸다.
제2a도 및 제2b도를 참조하여, 규소류 또는 금속류 전극 (20),(26)의 전기적 절연을 위한 부분에만 절연막(21), (25)이 형성되어 있고, 배선전극(15),(19) 등은 콘택 홀을 통하지 않고 규소류 전극 또는 금속류(이종 금속류) 전극의 고농도 실리콘 영역(16),(18),(24) 등과 각각 직접적으로 접속되어 있다.
따라서, 절연막(21),(25)는 배선전극(15),(19)와 게이트 전극(20),(26)을 각각 전기적으로 절연시키게 된다.
이로써, 콘택 홀 포토리소그라피 공정 및 에칭 공정을 포함하는 콘택 홀 형성공정을 수행하지 않고도 배선전극들이 규소류 전극, 금속류(이종 금속류) 전극의 고농도 실리콘 영역(16),(18),(24) 등과 전기적으로 연결되게 할 수 있다.
제3도는 종래의 CMOS 소자와 본 발명에 따른 CMOS 소자의 계산된 콘택저항을 비교하여 나타낸 도표로서, 배선전극이 알루미늄인 경우에 대하여 설계치수(콘택의 최소 길이 : L)의 증가에 따라 계산하여 나타낸 것이다.
기존 콘택 홀 구조의 경우에는, 잘 알려진 바와 같이, L의 감소에 따라 저항이 급격하게 증가하는 경향을 나타내고 있다.
반면, 본 발명에 따른 구조의 경우에는, 기존의 콘택 홀 구조와 비교할 때, L이 0.5㎛ 이상일 때의 콘택저항은 기준 구조에서의 저항과 비교할 때, 약 1/2(Rmask-less/Rconventional0.5)에 불과하며, L이 0.08㎛일 때에는 콘택 저항이 기존 구조에서의 약 1/5이 되어 콘택 홀의 크기가 0.08㎛에서 약 400%의 콘택저항 감소효과를 얻을 수 있음을 알 수 있다.
이와 같이, 본 발명에 따르면 L의 감소에 따라 콘택저항의 개선율이 크게 증가한다.
제4a도 내지 제4d도는 본 발명의 실시예에 따라 CMOS 소자의 배선전극을 형성하는 방법을 공정순서대로 나타낸 단면도들이다. 제4도 내지 제4d도를 참조하여 본 실시예에 대해 설명하면 다음과 같다.
제4a도는, 표준 CMOS 제조공정에 따라서, 기판 위에 소자의 절연을 위한 필드 산화막(40)이 형성된 후, 불순물이 도핑된 웰(45),(46)의 표면 위에 소오스 및 드레인(43),(47) 그리고 콘택용 불순물 도핑(39 참조), 게이트 산화막(41), 게이트 전극(42)이 형성된 것을 나타내고 있다.
제4b도를 참조하여, 제4a도에 도시된 바와 같은 기판 위에 배선전극을 형성할 목적으로 산화막 또는 질화막 등의 절연막(48)을 형성한다.
이어, 제4c도를 참조하여 배선전극, 규소류 전극, 이종 금속류 전극의 접촉이 형성될 부분 위와 필드 산화막(40) 위의 절연막(48)을 제거하여 게이트 절연막(48a),(48b)만을 남긴다. 이 때, 게이트 전극과 배선전극 간의 전기적 연결이 필요한 경우에는, 게이트 전극의 콘택 연결부분의 표면을 노출시킨다. 또, 노출된 콘택 부분들의 전기적 특성을 개선하려는 경우에는 그 표면에 대한 고농도 이온주입공정, 실리사이드 형성공정 또는 이에 상응하는 공정이 수행될 수도 있다.
마지막으로, 제4d도를 참조하여 배선 전극용 물질을 도포하고 패터닝하여 배선전극(49)을 형성한다.
이로써, 배선전극(49)은 규소류 전극 또는 금속류(이종 금속류) 전극의 고농도 실리콘 영역(39),(43),(47) 또는 게이트 전극(42),(44) 등과 전기적으로 연결된 구조를 이루게 된다.
이상에서 설명된 바와 같은 본 발명에 의하면, 콘택 홀 형성 공정을 수행함이 없이 콘택 위에 배선전극이 자동 정렬되므로, L이 축소될수록 콘택 형성공정이 용이하게 수행될 수 있을 뿐만 아니라 콘택 홀의 정렬이 불필요하다. 이로써, 본 발명의 콘택 형성공정에 따르면 종래의 공정에 비해 공정의 여유도가 크게 증가될 수 있게 되며, 콘택 면적의 증가로 인하여 큰택 저항도 크게 감소되므로 회로의 성능이 개선될 수 있다.
Claims (4)
- 소자 격리용 절연막과, 게이트 전극영역들과, 배선용 전극들과 전기적으로 각각 연결되는 소오스 전극영역 및, 드레인 전극영역이 형성 된 기판 위에 절연막(48)을 형성하는 공정; 상기 절연막(48) 중 상기 게이트 전극 영역을 에워싸는 부분만 남기고 나머지 부분을 제거하여서, 상기 소자 격리용 절연막의 표면과, 상기 소오스 전극영역 표면의 일부 및, 상기 드레인 전극영역 표면의 일부가 노출되게 하는 공정과; 배선전극용 물질을 도포하고 패터닝하여 배선전극(49)을 형성하는 공정을 포함하는 전계효과 소자의 전극형성방법.
- 제1항에 있어서, 상기 게이트 전극영역과, 상기 배선전극간의 전기적 연결이 필요한 경우에는, 상기 절연막 제거공정은 상기 게이트 전극영역 위의 상기 절연막의 일부를 제거하여 게이트 전극영역 표면의 일부를 노출시키는 공정을 부가적으로 포함하는 것을 특징으로 하는 전계효과 소자의 전극형성방법.
- 제1항에 있어서, 상기 절연막 제거공정과 배선전극용 물질 도포공정 사이에, 상기 소오스 전극영역의 상기 노출된 표면 위와 상기 드레인 전극영역의 상기 노출된 표면 위에 실리사이드를 형성하는 공정을 부가적으로 포함하는 것을 특징으로 하는 전계효과 소자의 전극형성방법.
- 제1항 또는 제3항 중 어느 하나에 있어서, 콘택의 최소길이(L)는 상기 절연막(48)의 두께에 의해 결정되는 것을 특징으로 하는 전계효과 소자의 전극형성방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20030530 Year of fee payment: 6 |
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