JPS63226965A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高電圧印加のストレスに強いトランジスタに関
し、特に二層ポリシリコン構造の不揮発性メモリに用い
る高耐圧トランジスタに適用して好適な半導体装置に関
する。

〔従来の技術〕

従来、この種の高耐圧トランジスタは、第６図。

第７図或いは第８図に示すように構成されている。

即ち、第６図の構成は、半導体基板１に素子分離酸化膜
２及びゲート酸化膜３を形成し、ポリシリコンでゲート
電極４を形成した上で、このゲート電極４をマスクにし
て低濃度のイオン注入を行って低濃度ソース・ドレイン
領域５３．５Ｄを形成する。そして、ゲート電極４を酸
化して酸化Ｍ６を形成した後に、この酸化膜６をマスク
にして高濃度のイオン注入を行って高濃度ソース・ドレ
イン領域８８．８゜を形成している。

また、第７図の構成では、ソース・ドレイン領域形成用
のマスク２０を用いて、高濃度ソース・ドレイン領域８
ｇ、８ｏを形成している。更に、第８図の構成では、ア
ルミニウム電極１１形成時のコンタクト工程でイオン注
入して高濃度ソース・ドレイン領域８８，８゜を形成し
ている。

〔発明が解決しようとする問題点〕

上述した従来の構造では、高電圧印加時にドレイン近傍
の酸化膜３，６に電子がトラップされ、例えばＮチャネ
ルトランジスタの場合はスレッショルド電圧（Ｖ、）や
、チャネルコンダクタンス（ｇｍ）が低下するという問
題がある。ここで、第５図にトランジスタのチャネルコ
ンダクタンスの劣化をドレイン電圧（ｖｎ　）を１５Ｖ
にした時に、ゲート電圧をパラメータにして示す。この
図より、ゲート電圧は２■付近で最も劣化が激しく、０
■または１５Ｖでの劣化は低い。

これは、ゲート電圧が低いとチャネル電流が少なく、ホ
ットエレクトロンが発生し難くなってゲート酸化膜に係
る電界が弱くなり、相乗的に劣化し難くなるためである
。一方、ゲート電圧が高いとチャネルが完全に反転し、
チャネル方向の電界が弱まってホットエレクトロンが発
生し難くなる。

これととともに、ゲート電流はＶゎ＝Ｖ、＝ｖ、、。

付近でピークをもつが、ホットエレクトロンは強いゲー
ト電流に引かれてゲート電極へ到達するため、酸化膜に
トラップされ難い。よって、■、＝２Ｖ付近で特性劣化
がピークを持つようになる。

本発明は、高電圧印加時にドレイン領域近傍の酸化膜に
トラップされるエレクトロンを抑制してトランジスタの
特性劣化を防止する半導体装置を提供することを目的と
している。

〔問題点を解決するための手段〕

本発明の半導体装置は、ゲート電極をマスクにして低濃
度ソース・ドレイン領域を形成し、このゲート電極上及
びその両側近傍にこれを覆うように形成した上層ポリシ
リコンをマスクにして高濃度ソース・ドレイン領域を形
成し、かつ上層ポリシリコンを最高又は最低電位に保持
してＭＯ３型トランジスタを構成している。

このトランジスタは、ゲート電極を下層ポリシリコンで
構成し、二層ポリシリコン構造の不揮発性メモリの高耐
圧トランジスタとして構成している。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明をＮチャネルトランジズタに適用した一
実施例の平面図であり、第２図（、ａ）〜（ｃ）は第１
図ＡＡ線の断面構造を製造工程順に示す断面図である。

先ず、第２図（ａ）のように、半導体基板１にＬＯＧＯ
３（選択酸化）法により素子分離酸化膜２を形成した後
、活性領域を酸化してゲート酸化膜３を形成し、この上
に形成した下層ポリシリコンをバターニングしてゲート
電極４を形成する。

そして、低濃度のイオン注入を行い、低濃度のソース・
ドレイン領域５ｇ、５ｏを形成する。このとき、高耐圧
トランジスタ以外はフォトレジストでマスクをしておく
。また、この低濃度ソース・ドレイン領域ｓｓ、ｓｏは
基板に対し、急峻な接合にすると共に、基板濃度に比べ
数倍、高濃度にしておく。

次に、ゲート電極４の酸化を行って酸化膜６を形成した
上で、上層のポリシリコンを成長しかつバターニングを
行って、第２図（ｂ）のように、前記ゲート電極４上に
上層ポリシリコン７を形成する。

次に、この上層ポリシリコン７をマスクに利用して高濃
度のイオン注入を行い、高濃度ソース・ドレイン領域８
ｓ、８ｏを形成する。

その後、第２図（ｃ）のように、全面に層間絶縁膜９を
形成し、かつこれにスルーホール１０を開設した上でア
ルミニウム電ｉｌｌを所要パターンに形成する。このと
き、上層のポリシリコン７とソース領域８．をアルミニ
ウム電極１１によって同電位に接続する。

このようにして形成されたトランジスタにおいて、第３
図にドレイン領域近傍を拡大して図示するように、ドレ
イン８゜に■１．８を印加し、ゲート電位が０■からＶ
　＋ｅａｘへ遷移する場合を考える。

低濃度ドレイン領域５Ｄは基板に対し、急峻な接合で、
基板濃度に比べ数倍、高濃度にしであるため、ドレイン
領域８Ｄに高電圧を印加した時、半導体基板１に比べ低
濃度ドレイン領域５．の空乏層の方の電界が強い。この
ため、チャネルに電子が流れている場合、低濃度ドレイ
ン領域５Ｄでホットエレクトロンが生じ、一部は原子に
衝突し、電子・正孔対を生ずる。

ここキ、もし低濃度ドレイン領域５゜の上に上層ポリシ
リコンが無いかフローティングの場合には、前記酸化膜
６に電子が捕獲され、これにより生ずる電界のために、
低濃度ドレイン領域５わの抵抗が高くなり、コンダクタ
ンスが劣化する。

しかしながら、本実施例のように上層のポリシリコン４
を低濃度ドレイン領域５Ｄ上に設けかつこれをソース８
．と同電位に保持して上述した電子を反発するようにす
れば、酸化膜６に電子が捕獲されることなく、コンダク
タンスは劣化しない。

第４図は本発明の第２実施例の平面図であり、第１図及
び第２図と同一部分には同一符号を附しである。

この実施例では、上層ポリシリコン７の電位を最高電位
Ｖ　ｓｅｘに接続している。このため、ゲート電極４電
位がＯＶとＶ　ｓｅｘの間を遷移する過渡状態で生じる
ホットエレクトロンを上層ポリシリコン７で吸収する。

この時、第５図に示すようにコンダクタンスの劣化を低
く抑えて上層ポリシリコンにエレクトロンが引かれるた
め、特性劣化が生じ難いという利点がある。

ここで、本発明は二層ポリシリコン構造の不揮発性メモ
リ用の高耐圧トランジスタに適用する場合に有効である
が、工程数が増加が影響のない場合には通常のＭＯ３型
半導体装置にも同様に適用することができる。

〔発明の効果〕

以上説明したように本発明は、ゲート電極をマスクにし
て低濃度ソース・ドレイン領域を形成し、このゲート電
極上及びその両側近傍にこれを覆うように形成した上層
ポリシリコンをマスクにして高濃度ソース・ドレイン領
域を形成し、かつ上層ポリシリコンを最高又は最低電位
に保持しているので、高電位を印加した場合でもドレイ
ン近傍の酸化膜にトラップされるエレクトロンを抑制し
、トランジスタの特性劣化を抑えるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の模式的平面図、第２図（ａ
）乃至（Ｃ）は第１図の構造を製造工程順に示す図で第
１図のＡＡ線に沿う断面図、第３図はドレイン領域近傍
の拡大断面図、第４図は本発明の他の実施例の模式的平
面図、第５図はストレスによるコンダクタンスの変化を
示す図、第６図乃至第８図は夫々従来の異なる構造の断
面図である。 ■・・・半導体基板、２・・・素子分離酸化膜、３・・
・ゲート酸化膜、４・・・ゲート電極（下層ポリシリコ
ン）、５、．５．・・・低濃度ソース・ドレイン領域、
６・・・酸化膜、７・・・上層ポリシリコン、８Ｓ、８
Ｄ・・・高濃度ソース・ドレイン領域、９・・・層間絶
縁膜、１０・・・コンタクトホール、１１・・・アルミ
ニウム電極。 第３図 ２　４６　Ｂ＋ＣＮ２＋４＋６　　−■）第６図 第７図 第８図

Claims (3)

【特許請求の範囲】
1. （１）ゲート電極と、このゲート電極をマスクにして形
   成した低濃度ソース・ドレイン領域と、このゲート電極
   上及びその両側近傍にこれを覆うように形成した上層ポ
   リシリコンと、この上層ポリシリコンをマスクにして形
   成した高濃度ソース・ドレイン領域とを備え、前記上層
   ポリシリコンを最高又は最低電位に保持したことを特徴
   とする半導体装置。
2. （２）上層ポリシリコンをソース領域に接続してなる特
   許請求の範囲第１項記載の半導体装置。
3. （３）ゲート電極を下層ポリシリコンで構成した二層ポ
   リシリコン構造の不揮発性メモリの高耐圧用トランジス
   タとして構成してなる特許請求の範囲第１項記載の半導
   体装置。