JPH0770718B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0770718B2 JPH0770718B2 JP14223688A JP14223688A JPH0770718B2 JP H0770718 B2 JPH0770718 B2 JP H0770718B2 JP 14223688 A JP14223688 A JP 14223688A JP 14223688 A JP14223688 A JP 14223688A JP H0770718 B2 JPH0770718 B2 JP H0770718B2
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- film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置およびその製造方法に関し、さ
らに詳しくは、MOS型電界効果トランジスタにおける各
配線層の配置，接続構造とその製造方法の改良に係るも
のである。
らに詳しくは、MOS型電界効果トランジスタにおける各
配線層の配置，接続構造とその製造方法の改良に係るも
のである。
従来例によるこの種の半導体装置として、こゝでは、第
４図（ａ）ないし（ｃ）にMOS型電界効果トランジスタ
の主要な製造段階を工程順に示し、また、第５図に同第
４図（ｃ）工程終了後の平面パターンを示してある。
４図（ａ）ないし（ｃ）にMOS型電界効果トランジスタ
の主要な製造段階を工程順に示し、また、第５図に同第
４図（ｃ）工程終了後の平面パターンを示してある。
これらの第４図（ａ）ないし（ｃ）において、従来例に
よるMOS型電界効果トランジスタは、まず、第１導電
形，こゝではｐ形のシリコン半導体基板１上に、所定の
活性領域範囲２を残して、素子間分離のための厚いフィ
ールド絶縁膜３を形成させておき（同図（ａ））、つい
で、この活性領域範囲２内での半導体基板１の主面上に
あつて、上面部と側面部とが酸化膜などの絶縁膜5aで被
覆され、下面部にゲート絶縁膜5bを介在させたゲート電
極，例えば、不純物をドープさせた多結晶シリコン層な
どによるゲート電極４を選択的に配設させ、かつこれら
のフィールド絶縁膜3,およびゲート電極４を被覆する絶
縁膜5aをマスクに用いて、同半導体基板１の主面上に、
例えば、イオン注入法により、第２導電形，こゝでは、
リンとか砒素などのｎ形の不純物を高濃度に注入して、
ｎ形のソース，ドレインの各領域６をそれぞれ選択的に
形成させる（同図（ｂ））。
よるMOS型電界効果トランジスタは、まず、第１導電
形，こゝではｐ形のシリコン半導体基板１上に、所定の
活性領域範囲２を残して、素子間分離のための厚いフィ
ールド絶縁膜３を形成させておき（同図（ａ））、つい
で、この活性領域範囲２内での半導体基板１の主面上に
あつて、上面部と側面部とが酸化膜などの絶縁膜5aで被
覆され、下面部にゲート絶縁膜5bを介在させたゲート電
極，例えば、不純物をドープさせた多結晶シリコン層な
どによるゲート電極４を選択的に配設させ、かつこれら
のフィールド絶縁膜3,およびゲート電極４を被覆する絶
縁膜5aをマスクに用いて、同半導体基板１の主面上に、
例えば、イオン注入法により、第２導電形，こゝでは、
リンとか砒素などのｎ形の不純物を高濃度に注入して、
ｎ形のソース，ドレインの各領域６をそれぞれ選択的に
形成させる（同図（ｂ））。
続いて、これらの全面には、酸化膜などの層間絶縁膜７
を堆積させ、かつ前記ソース，ドレインの各領域６に対
応したこの層間絶縁膜７部分を選択的に除去して、コン
タクトホールとなる各開口部8aをそれぞれに形成させる
が、このとき、前記ゲート電極４とその後に形成される
配線層との短絡を避けるために、このゲート電極４と各
開口部8aとの間をそれぞれに距離ｄだけづゝ距てるよう
に位置付けさせておき、その後，これらの各開口部8aを
通して、例えば、Alなどの配線材料を被着させた上で、
これを所期通りにパターニングすることにより、これら
のソース，ドレインの各領域６に対する配線層９をそれ
ぞれ選択的に形成させる（同図（ｃ））。
を堆積させ、かつ前記ソース，ドレインの各領域６に対
応したこの層間絶縁膜７部分を選択的に除去して、コン
タクトホールとなる各開口部8aをそれぞれに形成させる
が、このとき、前記ゲート電極４とその後に形成される
配線層との短絡を避けるために、このゲート電極４と各
開口部8aとの間をそれぞれに距離ｄだけづゝ距てるよう
に位置付けさせておき、その後，これらの各開口部8aを
通して、例えば、Alなどの配線材料を被着させた上で、
これを所期通りにパターニングすることにより、これら
のソース，ドレインの各領域６に対する配線層９をそれ
ぞれ選択的に形成させる（同図（ｃ））。
また、前記ゲート電極４に対する配線層（図示せず）と
しては、前記第４図（ｃ）工程終了後の平面パターンで
ある第５図に示されているように、同ゲート電極４を前
記一方のフィールド絶縁膜３上にまで延ばしておき、前
記ソース，ドレインの各領域６のための各開口部8aの形
成時点で、同様にこのゲート電極４のための開口部8b
を、そのフィールド酸化膜３の位置で選択的に形成させ
るようにし、この開口部8bを通して接続させるのであ
る。
しては、前記第４図（ｃ）工程終了後の平面パターンで
ある第５図に示されているように、同ゲート電極４を前
記一方のフィールド絶縁膜３上にまで延ばしておき、前
記ソース，ドレインの各領域６のための各開口部8aの形
成時点で、同様にこのゲート電極４のための開口部8b
を、そのフィールド酸化膜３の位置で選択的に形成させ
るようにし、この開口部8bを通して接続させるのであ
る。
すなわち，以上の工程を経て製造される装置構成によ
り、ゲート電極およびソース，ドレインの各領域に対し
て各配線層を接続させた所期のMOS型電界効果トランジ
スタを得るのである。
り、ゲート電極およびソース，ドレインの各領域に対し
て各配線層を接続させた所期のMOS型電界効果トランジ
スタを得るのである。
しかしながら、前記のように構成される従来のMOS型電
界効果トランジスタにおいては、高密度集積化のもと
に、相互に可及的に接近して形成されるゲート電極およ
びソース，ドレインの各領域に対して、それぞれに配線
層を接続させるための各開口部を形成させるのに、余分
なスペースを確保しなければならず、かつまた、各開口
部の配置位置についても制限を受けると云う不利があ
り、これらの各点が装置構成のより一層の高密度集積化
を進める上での障害になるものであつた。
界効果トランジスタにおいては、高密度集積化のもと
に、相互に可及的に接近して形成されるゲート電極およ
びソース，ドレインの各領域に対して、それぞれに配線
層を接続させるための各開口部を形成させるのに、余分
なスペースを確保しなければならず、かつまた、各開口
部の配置位置についても制限を受けると云う不利があ
り、これらの各点が装置構成のより一層の高密度集積化
を進める上での障害になるものであつた。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ゲート電極
およびソース，ドレインの各領域に対するそれぞれの配
線接続をなす各開口部の配置に制限，ないしは拘束を受
けることがなく、与えられるスペースを効果的に活用し
得るようにした，この種の半導体装置およびその製造方
法，こゝでは、MOS型電界効果トランジスタおよびその
製造方法を提供することである。
なされたもので、その目的とするところは、ゲート電極
およびソース，ドレインの各領域に対するそれぞれの配
線接続をなす各開口部の配置に制限，ないしは拘束を受
けることがなく、与えられるスペースを効果的に活用し
得るようにした，この種の半導体装置およびその製造方
法，こゝでは、MOS型電界効果トランジスタおよびその
製造方法を提供することである。
前記目的を達成するために、この発明に係る半導体装置
およびその製造方法は、ソース，ドレインの各領域に対
して、配線層とのコンタクトホールとなる開口部を直接
形成させずに、同ソース，ドレインの各領域から、導電
膜と絶縁膜との多層膜の一端部をフィールド絶縁膜上に
延在させて、このフィールド絶縁膜上で開口部を形成さ
せるようにし、また、多層膜の他端部を絶縁膜で被覆さ
せたゲート電極上に対向して臨ませ、このゲート電極の
開口部を自己整合的に形成させるようにしたものであ
る。
およびその製造方法は、ソース，ドレインの各領域に対
して、配線層とのコンタクトホールとなる開口部を直接
形成させずに、同ソース，ドレインの各領域から、導電
膜と絶縁膜との多層膜の一端部をフィールド絶縁膜上に
延在させて、このフィールド絶縁膜上で開口部を形成さ
せるようにし、また、多層膜の他端部を絶縁膜で被覆さ
せたゲート電極上に対向して臨ませ、このゲート電極の
開口部を自己整合的に形成させるようにしたものであ
る。
すなわち，この発明は、第１導電形の半導体基板の厚い
フィールド絶縁膜で囲まれた主面上に、ゲート絶縁膜を
介して設けられ、表面部を絶縁膜で被覆させたゲート電
極と、このゲート電極を挟んで拡散形成させた第２導電
形のソース，ドレインの各領域と、これらのソース，ド
レインの各領域に接して、一端部を前記フィールド絶縁
膜上に延在させ、他端部を前記ゲート電極の絶縁膜上に
対向して臨ませた導電膜，およびこれを覆う絶縁膜から
なる多層膜とを有し、前記ゲート電極の絶縁膜上での各
多層膜の対向面に絶縁膜を自己整合的に形成させ、かつ
同対向面間のゲート電極を露出させて開口部とし、ま
た、前記フィールド絶縁膜上での各多層膜の絶縁膜を一
部除去させ、導電膜を露出させて開口部とし、これらの
各開口部を通して配線層を接続形成させたことを特徴と
する半導体装置であり、また、第１導電形の半導体基板
の厚いフィールド絶縁膜で囲まれた主面上に、上面部，
側面部を絶縁膜で被覆させ、かつ下面部にゲート絶縁膜
を介在させたゲート電極を設ける工程と、この絶縁膜で
被覆されたゲート電極をマスクに用い、前記半導体基板
の主面上に、第２導電形の不純物をイオン注入させてソ
ース，ドレインの各領域を拡散形成させる工程と、これ
らのソース，ドレインの各領域に接して、一端部を前記
フィールド絶縁膜上に延在させ、他端部を前記ゲート電
極の絶縁膜上に対向して臨ませた導電膜，およびこれを
覆う絶縁膜からなる多層膜を選択的に形成させる工程
と、これらの全面に絶縁膜を堆積させた上で、前記ゲー
ト電極の上部に臨ませた絶縁膜，導電膜による多層膜の
対向面を露出させると共に、この露出された各対向面に
絶縁膜を自己整合的に形成させ、かつこの絶縁膜で囲ま
れたゲート電極の表面を選択的に露出させて開口部を形
成させる工程と、前記ソース，ドレインの各領域に接し
てフィールド絶縁膜上に延在された各多層膜の絶縁膜
を、このフィールド絶縁膜上で選択的に除去して各導電
膜の表面を選択的に露出させて開口部を形成させる工程
と、前記各開口部を含む表面に配線材料を被着させ、か
つこれをパターニングして、前記ゲート電極に対する配
線層，および前記ソース，ドレインの各領域に対する各
配線層を接続形成させる工程とを含むことを特徴とする
半導体装置の製造方法である。
フィールド絶縁膜で囲まれた主面上に、ゲート絶縁膜を
介して設けられ、表面部を絶縁膜で被覆させたゲート電
極と、このゲート電極を挟んで拡散形成させた第２導電
形のソース，ドレインの各領域と、これらのソース，ド
レインの各領域に接して、一端部を前記フィールド絶縁
膜上に延在させ、他端部を前記ゲート電極の絶縁膜上に
対向して臨ませた導電膜，およびこれを覆う絶縁膜から
なる多層膜とを有し、前記ゲート電極の絶縁膜上での各
多層膜の対向面に絶縁膜を自己整合的に形成させ、かつ
同対向面間のゲート電極を露出させて開口部とし、ま
た、前記フィールド絶縁膜上での各多層膜の絶縁膜を一
部除去させ、導電膜を露出させて開口部とし、これらの
各開口部を通して配線層を接続形成させたことを特徴と
する半導体装置であり、また、第１導電形の半導体基板
の厚いフィールド絶縁膜で囲まれた主面上に、上面部，
側面部を絶縁膜で被覆させ、かつ下面部にゲート絶縁膜
を介在させたゲート電極を設ける工程と、この絶縁膜で
被覆されたゲート電極をマスクに用い、前記半導体基板
の主面上に、第２導電形の不純物をイオン注入させてソ
ース，ドレインの各領域を拡散形成させる工程と、これ
らのソース，ドレインの各領域に接して、一端部を前記
フィールド絶縁膜上に延在させ、他端部を前記ゲート電
極の絶縁膜上に対向して臨ませた導電膜，およびこれを
覆う絶縁膜からなる多層膜を選択的に形成させる工程
と、これらの全面に絶縁膜を堆積させた上で、前記ゲー
ト電極の上部に臨ませた絶縁膜，導電膜による多層膜の
対向面を露出させると共に、この露出された各対向面に
絶縁膜を自己整合的に形成させ、かつこの絶縁膜で囲ま
れたゲート電極の表面を選択的に露出させて開口部を形
成させる工程と、前記ソース，ドレインの各領域に接し
てフィールド絶縁膜上に延在された各多層膜の絶縁膜
を、このフィールド絶縁膜上で選択的に除去して各導電
膜の表面を選択的に露出させて開口部を形成させる工程
と、前記各開口部を含む表面に配線材料を被着させ、か
つこれをパターニングして、前記ゲート電極に対する配
線層，および前記ソース，ドレインの各領域に対する各
配線層を接続形成させる工程とを含むことを特徴とする
半導体装置の製造方法である。
従つて、この発明においては、ソース，ドレインの各領
域に対して、配線層とのコンタクトホールとなる開口部
を直接形成させずに、同ソース，ドレインの各領域か
ら、導電膜と絶縁膜との多層膜の一端部をフィールド絶
縁膜上に延在させて、このフィールド絶縁膜上で開口部
を形成させるようにし、また、多層膜の他端部を絶縁膜
で被覆させたゲート電極上に対向して臨ませ、このゲー
ト電極の開口部を自己整合的に形成させるようにしたの
で、ゲート電極およびソース，ドレインの各領域に対す
るそれぞれの配線接続をなす各開口部の形成に余分なス
ペースが必要でなく、かつその配置位置に制限を受けず
に容易に形成でき、併せて、ゲート電極の開口部につい
ては、これを自己整合的に形成し得るのである。
域に対して、配線層とのコンタクトホールとなる開口部
を直接形成させずに、同ソース，ドレインの各領域か
ら、導電膜と絶縁膜との多層膜の一端部をフィールド絶
縁膜上に延在させて、このフィールド絶縁膜上で開口部
を形成させるようにし、また、多層膜の他端部を絶縁膜
で被覆させたゲート電極上に対向して臨ませ、このゲー
ト電極の開口部を自己整合的に形成させるようにしたの
で、ゲート電極およびソース，ドレインの各領域に対す
るそれぞれの配線接続をなす各開口部の形成に余分なス
ペースが必要でなく、かつその配置位置に制限を受けず
に容易に形成でき、併せて、ゲート電極の開口部につい
ては、これを自己整合的に形成し得るのである。
以下、この発明に係る半導体装置およびその製造方法の
一実施例につき、第１図ないし第３図を参照して詳細に
説明する。
一実施例につき、第１図ないし第３図を参照して詳細に
説明する。
第１図（ａ）ないし（ｅ）はこの実施例を適用したMOS
型電界効果トランジスタの主要な製造段階を工程順に模
式的に示すそれぞれに断面図であり、また、第２図は同
第１図（ｄ）工程終了後の，第３図は同第１図（ｅ）工
程終了後のそれぞれ平面パターンを示す平面説明図であ
る。
型電界効果トランジスタの主要な製造段階を工程順に模
式的に示すそれぞれに断面図であり、また、第２図は同
第１図（ｄ）工程終了後の，第３図は同第１図（ｅ）工
程終了後のそれぞれ平面パターンを示す平面説明図であ
る。
これらの第１図（ａ）ないし（ｅ）においても、この実
施例によるMOS型電界効果トランジスタは、まず、第１
導電形，すなわちｐ形のシリコン半導体基板11上に、所
定の活性領域範囲12を残して、素子間分離のための厚い
フィールド絶縁膜13を形成させておき（同図（ａ））、
ついで、この活性領域範囲12内におけるシリコン半導体
基板11の主面上にあつて、上面部と側面部とが酸化膜な
どの絶縁膜15aで被覆され、かつ下面部にゲート絶縁膜1
5bを介在させたゲート電極，例えば、不純物をドープさ
せた多結晶シリコン層などによるゲート電極14を配設さ
せると共に、これらのフィールド絶縁膜13,およびゲー
ト電極14を被覆する絶縁膜15aをマスクに用いて、同シ
リコン半導体基板11の主面上には、例えば、イオン注入
法などにより、第２導電形，すなわちリンとか砒素など
のｎ形の不純物を高濃度に注入して、ｎ形のソース，ド
レインの各領域16をそれぞれに形成させる（同図
（ｂ））。
施例によるMOS型電界効果トランジスタは、まず、第１
導電形，すなわちｐ形のシリコン半導体基板11上に、所
定の活性領域範囲12を残して、素子間分離のための厚い
フィールド絶縁膜13を形成させておき（同図（ａ））、
ついで、この活性領域範囲12内におけるシリコン半導体
基板11の主面上にあつて、上面部と側面部とが酸化膜な
どの絶縁膜15aで被覆され、かつ下面部にゲート絶縁膜1
5bを介在させたゲート電極，例えば、不純物をドープさ
せた多結晶シリコン層などによるゲート電極14を配設さ
せると共に、これらのフィールド絶縁膜13,およびゲー
ト電極14を被覆する絶縁膜15aをマスクに用いて、同シ
リコン半導体基板11の主面上には、例えば、イオン注入
法などにより、第２導電形，すなわちリンとか砒素など
のｎ形の不純物を高濃度に注入して、ｎ形のソース，ド
レインの各領域16をそれぞれに形成させる（同図
（ｂ））。
続いて、これらの全面に、例えば、不純物をドープさせ
た多結晶シリコン層などによる導電膜17と、酸化膜など
の絶縁膜18とを順次に形成させて多層膜とするが、これ
らのうち，少なくとも前者の導電膜17については、前記
ソース，ドレインの各領域16の露出部分を完全に被覆し
た状態で、その一端部をフィールド絶縁膜13上に十分な
だけ延在させ、かつ他端部をゲート電極14を被覆する絶
縁膜15a上に対向して臨むようにさせ、この状態で、こ
れらの絶縁膜18および導電膜17からなる多層膜を選択的
にパターニング除去して、これ以外の部分でのフィール
ド絶縁膜13および絶縁膜15aを露出させる（同図
（ｃ））。
た多結晶シリコン層などによる導電膜17と、酸化膜など
の絶縁膜18とを順次に形成させて多層膜とするが、これ
らのうち，少なくとも前者の導電膜17については、前記
ソース，ドレインの各領域16の露出部分を完全に被覆し
た状態で、その一端部をフィールド絶縁膜13上に十分な
だけ延在させ、かつ他端部をゲート電極14を被覆する絶
縁膜15a上に対向して臨むようにさせ、この状態で、こ
れらの絶縁膜18および導電膜17からなる多層膜を選択的
にパターニング除去して、これ以外の部分でのフィール
ド絶縁膜13および絶縁膜15aを露出させる（同図
（ｃ））。
その後，前記絶縁膜18を含んだこれらのフィールド絶縁
膜13,絶縁膜15aの各露出部分の全面に、再度，酸化膜な
どによる層間絶縁膜19を堆積させた上で、前記ゲート電
極14での絶縁膜15aの一部表面と、その上部に臨ませた
絶縁膜18,導電膜17による多層膜の端部対向面とをそれ
ぞれに露出させる（第２図の符号20に該当）と共に、こ
の露出された多層膜端部での各対向面にそれぞれ絶縁膜
19aを自己整合的に形成させ、かつこの絶縁膜19aで囲ま
れた部分の絶縁膜15aを除去し、前記ゲート電極14の表
面一部を選択的に露出させ、このようにしてゲート電極
14の開口部21を形成させる（同図（ｄ））。
膜13,絶縁膜15aの各露出部分の全面に、再度，酸化膜な
どによる層間絶縁膜19を堆積させた上で、前記ゲート電
極14での絶縁膜15aの一部表面と、その上部に臨ませた
絶縁膜18,導電膜17による多層膜の端部対向面とをそれ
ぞれに露出させる（第２図の符号20に該当）と共に、こ
の露出された多層膜端部での各対向面にそれぞれ絶縁膜
19aを自己整合的に形成させ、かつこの絶縁膜19aで囲ま
れた部分の絶縁膜15aを除去し、前記ゲート電極14の表
面一部を選択的に露出させ、このようにしてゲート電極
14の開口部21を形成させる（同図（ｄ））。
また、前記ソース，ドレインの各領域16に接してそれぞ
れにフィールド絶縁膜13上に延在された各導電膜17につ
いては、各フィールド絶縁膜13上で、それぞれの絶縁膜
18を選択的に除去して、各導電膜17の一部を露出させる
と共に、こゝでも、これらの各導電膜17,ひいては、ソ
ース，ドレインの各領域16に対する開口部22を形成さ
せ、その後，これらの各開口部21および22,22を含む表
面に、例えば、Alなどの配線材料を被着させ、かつこれ
を所期通りにパターニングしてそれぞれに配線層23,24
を形成させるもので、この結果，一方の開口部21によつ
ては、ゲート電極14に対する配線層23がその直上で接続
形成され、他方の各開口部22によつては、ソース，ドレ
インの各領域６に対する各配線層24が各フィールド絶縁
膜13上でそれぞれに接続形成される（同図（ｅ））ので
あり、この工程終了後の平面パターンは第３図のように
なる。
れにフィールド絶縁膜13上に延在された各導電膜17につ
いては、各フィールド絶縁膜13上で、それぞれの絶縁膜
18を選択的に除去して、各導電膜17の一部を露出させる
と共に、こゝでも、これらの各導電膜17,ひいては、ソ
ース，ドレインの各領域16に対する開口部22を形成さ
せ、その後，これらの各開口部21および22,22を含む表
面に、例えば、Alなどの配線材料を被着させ、かつこれ
を所期通りにパターニングしてそれぞれに配線層23,24
を形成させるもので、この結果，一方の開口部21によつ
ては、ゲート電極14に対する配線層23がその直上で接続
形成され、他方の各開口部22によつては、ソース，ドレ
インの各領域６に対する各配線層24が各フィールド絶縁
膜13上でそれぞれに接続形成される（同図（ｅ））ので
あり、この工程終了後の平面パターンは第３図のように
なる。
すなわち，この実施例においては、以上の工程を経て製
造される装置構成により、ゲート電極およびソース，ド
レインの各領域を高密度集積化させると共に、これらに
対する各配線層の配置，接続をなした所期のMOS型電界
効果トランジスタを得るのである。
造される装置構成により、ゲート電極およびソース，ド
レインの各領域を高密度集積化させると共に、これらに
対する各配線層の配置，接続をなした所期のMOS型電界
効果トランジスタを得るのである。
従つて、この実施例によつて構成されるＮチャネルMOS
型電界効果トランジスタの場合、ゲート電極14に対する
開口部21は、従来例構成でのように、そのゲート電極４
をフィールド絶縁膜３上に延在させる必要がなく、ゲー
ト電極14上の任意の位置に形成させることができ、ま
た、ソース，ドレインの各領域16に対する開口部22につ
いても、その直上に形成させずに、同各領域16から引き
出した導電層17上に形成させるようにしているために、
同開口部22の配置位置の自由度が十分に確保され、これ
によりこのソース，ドレインの各領域16を狭め得て、そ
のソース，ドレイン抵抗の増加に伴なう素子性能の低下
などを防止できるのである。
型電界効果トランジスタの場合、ゲート電極14に対する
開口部21は、従来例構成でのように、そのゲート電極４
をフィールド絶縁膜３上に延在させる必要がなく、ゲー
ト電極14上の任意の位置に形成させることができ、ま
た、ソース，ドレインの各領域16に対する開口部22につ
いても、その直上に形成させずに、同各領域16から引き
出した導電層17上に形成させるようにしているために、
同開口部22の配置位置の自由度が十分に確保され、これ
によりこのソース，ドレインの各領域16を狭め得て、そ
のソース，ドレイン抵抗の増加に伴なう素子性能の低下
などを防止できるのである。
以上詳述したように、この発明によれば、MOS電界効果
トランジスタにおける各配線層の配置，接続構造におい
て、ソース，ドレインの各領域に対して、配線層とのコ
ンタクトホールとなる開口部を直接形成させずに、同ソ
ース，ドレインの各領域から、導電膜と絶縁膜との多層
膜の一端部をフィールド絶縁膜上に延在させて、このフ
ィールド絶縁膜上で開口部を形成させるようにすると共
に、多層膜の他端部を絶縁膜で被覆させたゲート電極上
に対向して臨ませ、このゲート電極の開口部を自己整合
的に形成させるようにしたから、ゲート電極およびソー
ス，ドレインの各領域に対するそれぞれの配線接続をな
す各開口部の配置設定のために、あらためて余分なスペ
ースを必要とせず、これらの各開口部の配置位置の自由
度を確保できて、半導体基板上での素子構成スペースを
効果的かつ良好に活用し得るのであり、併せて、ゲート
電極の開口部については、これを自己整合的に形成でき
て、その必要スペースを縮少でき、これらの結果とし
て、装置構成のより一層の高密度集積化を図り得るなど
の優れた特長を有するものである。
トランジスタにおける各配線層の配置，接続構造におい
て、ソース，ドレインの各領域に対して、配線層とのコ
ンタクトホールとなる開口部を直接形成させずに、同ソ
ース，ドレインの各領域から、導電膜と絶縁膜との多層
膜の一端部をフィールド絶縁膜上に延在させて、このフ
ィールド絶縁膜上で開口部を形成させるようにすると共
に、多層膜の他端部を絶縁膜で被覆させたゲート電極上
に対向して臨ませ、このゲート電極の開口部を自己整合
的に形成させるようにしたから、ゲート電極およびソー
ス，ドレインの各領域に対するそれぞれの配線接続をな
す各開口部の配置設定のために、あらためて余分なスペ
ースを必要とせず、これらの各開口部の配置位置の自由
度を確保できて、半導体基板上での素子構成スペースを
効果的かつ良好に活用し得るのであり、併せて、ゲート
電極の開口部については、これを自己整合的に形成でき
て、その必要スペースを縮少でき、これらの結果とし
て、装置構成のより一層の高密度集積化を図り得るなど
の優れた特長を有するものである。
第１図（ａ）ないし（ｅ）はこの発明の一実施例を適用
したMOS型電界効果トランジスタの主要な製造段階を工
程順に模式的に示すそれぞれ断面図、第２図は同第１図
（ｄ）工程終了後の，第３図は同第１図（ｅ）工程終了
後のそれぞれ平面パターンを示す説明図であり、また、
第４図（ａ）ないし（ｃ）は従来例による同上MOS型電
界効果トランジスタの主要な製造段階を工程順に模式的
に示すそれぞれ断面図、第５図は同第４図（ｃ）工程終
了後の平面パターンを示す説明図である。 11……シリコン半導体基板、12……活性領域範囲、13…
…フィールド絶縁膜、14……ゲート電極、15a……ゲー
ト電極を被覆する絶縁膜、15b……ゲート絶縁膜、16…
…ソース，ドレイン各領域、17……導電膜、18……導電
膜上の絶縁膜、19……層間絶縁膜、19a……対向面の絶
縁膜、21……ゲート電極の開口部、22……ソース，ドレ
イン各領域の開口部、23……ゲート電極との配線層、24
……ソース，ドレイン各領域との配線層。
したMOS型電界効果トランジスタの主要な製造段階を工
程順に模式的に示すそれぞれ断面図、第２図は同第１図
（ｄ）工程終了後の，第３図は同第１図（ｅ）工程終了
後のそれぞれ平面パターンを示す説明図であり、また、
第４図（ａ）ないし（ｃ）は従来例による同上MOS型電
界効果トランジスタの主要な製造段階を工程順に模式的
に示すそれぞれ断面図、第５図は同第４図（ｃ）工程終
了後の平面パターンを示す説明図である。 11……シリコン半導体基板、12……活性領域範囲、13…
…フィールド絶縁膜、14……ゲート電極、15a……ゲー
ト電極を被覆する絶縁膜、15b……ゲート絶縁膜、16…
…ソース，ドレイン各領域、17……導電膜、18……導電
膜上の絶縁膜、19……層間絶縁膜、19a……対向面の絶
縁膜、21……ゲート電極の開口部、22……ソース，ドレ
イン各領域の開口部、23……ゲート電極との配線層、24
……ソース，ドレイン各領域との配線層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 芳雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 田中 義典 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (2)
- 【請求項１】第１導電形の半導体基板の厚いフィールド
絶縁膜で囲まれた主面上に、ゲート絶縁膜を介して設け
られ、表面部を絶縁膜で被覆させたゲート電極と、この
ゲート電極を挟んで拡散形成させた第２導電形のソー
ス，ドレインの各領域と、これらのソース，ドレインの
各領域に接して、一端部を前記フィールド絶縁膜上に延
在させ、他端部を前記ゲート電極の絶縁膜上に対向して
臨ませた導電膜，およびこれを覆う絶縁膜からなる多層
膜とを有し、前記ゲート電極の絶縁膜上での各多層膜の
対向面に絶縁膜を自己整合的に形成させ、かつ同対向面
間のゲート電極を露出させて開口部とし、また、前記フ
ィールド絶縁膜上での各多層膜の絶縁膜を一部除去さ
せ、導電膜を露出させて開口部とし、これらの各開口部
を通して配線層を接続形成させたことを特徴とする半導
体装置。 - 【請求項２】第１導電形の半導体基板の厚いフィールド
絶縁膜で囲まれた主面上に、上面部，側面部を絶縁膜で
被覆させ、かつ下面部にゲート絶縁膜を介在させたゲー
ト電極を設ける工程と、この絶縁膜で被覆されたゲート
電極をマスクに用い、前記半導体基板の主面上に、第２
導電形の不純物をイオン注入させてソース，ドレインの
各領域を拡散形成させる工程と、これらのソース，ドレ
インの各領域に接して、一端部を前記フィールド絶縁膜
上に延在させ、他端部を前記ゲート電極の絶縁膜上に対
向して臨ませた導電膜，およびこれを覆う絶縁膜からな
る多層膜を選択的に形成させる工程と、これらの全面に
絶縁膜を堆積させた上で、前記ゲート電極の上部に臨ま
せた絶縁膜，導電膜による多層膜の対向面を露出させる
と共に、この露出された各対向面に絶縁膜を自己整合的
に形成させ、かつこの絶縁膜で囲まれたゲート電極の表
面を選択的に露出させて開口部を形成させる工程と、前
記ソース，ドレインの各領域に接してフィールド絶縁膜
上に延在された各多層膜の絶縁膜を、このフィールド絶
縁膜上で選択的に除去して各導電膜の表面を選択的に露
出させて開口部を形成させる工程と、前記各開口部を含
む表面に配線材料を被着させ、かつこれをパターニング
して、前記ゲート電極に対する配線層，および前記ソー
ス，ドレインの各領域に対する各配線層を接続形成させ
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223688A JPH0770718B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223688A JPH0770718B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021942A JPH021942A (ja) | 1990-01-08 |
| JPH0770718B2 true JPH0770718B2 (ja) | 1995-07-31 |
Family
ID=15310595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14223688A Expired - Lifetime JPH0770718B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770718B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
| US5339216A (en) * | 1993-03-02 | 1994-08-16 | National Semiconductor Corporation | Device and method for reducing thermal cycling in a semiconductor package |
| KR0149889B1 (ko) * | 1994-12-05 | 1999-03-20 | 양승택 | 전계효과 소자의 전극 형성 방법 |
-
1988
- 1988-06-09 JP JP14223688A patent/JPH0770718B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021942A (ja) | 1990-01-08 |
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