JPS61142764A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61142764A JPS61142764A JP59264416A JP26441684A JPS61142764A JP S61142764 A JPS61142764 A JP S61142764A JP 59264416 A JP59264416 A JP 59264416A JP 26441684 A JP26441684 A JP 26441684A JP S61142764 A JPS61142764 A JP S61142764A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に関し、特に高集積メ
モリ素子の記憶保持用の容量部の製造方法に関する。
モリ素子の記憶保持用の容量部の製造方法に関する。
半導体素子、特に容量部に電荷を蓄えることによりて情
報のＪ／／ 、 ′１１０＃を保持するダイナミックメ
モリでは高集積化に伴ない、電荷保持用の容量部の面積
は微小化の一途を几どりている。このような高集積化に
適し定容量部（以下キャパシタと称する）の構造として
、第３図に示すように半導体基板３１に深い溝４０を形
成し溝４０の側周面に形成したｐ−ｎ接合を構成する拡
散領域３２と側周壁に形成される絶縁膜３３でキャパシ
タを構成しる方法が有力と考えられる。４１は電極であ
る。ところで半導体素子にα線などの高エネルギ粒子が
入射し九場合には、その飛跡に￥ｉって発生した電子（
又は正孔）が素子近傍の電界を乱しつつキャパシタ部に
収集され、メモリ内容を書き換えてしまう。この現象は
ソフト・エラーと呼ばれ、逆バイアスの印加され＋ｐ−
ロ接合を横切りて高エネルギ粒子が入射し北場合には、
これによって発生し食電子（又は正孔）の量の数倍もの
電子（又は正孔）が拡散層に収集されることが知られて
いる。第３図に示す溝型キャパシタに高エネルギ粒子が
入射した場合の模式図を第４図（ａ）に示す。第４図（
ａ）から判るように入射角が垂直に近い場合を除き、溝
の両側に存在するｐ−ｎ接合部を２ケ所３４．３５で横
切ってしまう。この九め、高エネルギ粒子により発生し
た電子（又は正孔）は溝の両側の３４．３５で収集され
る。他方、第４図（ｂ）に示す在来形のキャパシタでは
高エネルギ粒子は３６の１ケ所でしかｐ−ｎ接合を横切
らない。従って溝型キャパシタでは収集される電荷量が
より多くなり、メモリ内容の書き換えがより起き易くな
るという新比な問題が生ずる。
報のＪ／／ 、 ′１１０＃を保持するダイナミックメ
モリでは高集積化に伴ない、電荷保持用の容量部の面積
は微小化の一途を几どりている。このような高集積化に
適し定容量部（以下キャパシタと称する）の構造として
、第３図に示すように半導体基板３１に深い溝４０を形
成し溝４０の側周面に形成したｐ−ｎ接合を構成する拡
散領域３２と側周壁に形成される絶縁膜３３でキャパシ
タを構成しる方法が有力と考えられる。４１は電極であ
る。ところで半導体素子にα線などの高エネルギ粒子が
入射し九場合には、その飛跡に￥ｉって発生した電子（
又は正孔）が素子近傍の電界を乱しつつキャパシタ部に
収集され、メモリ内容を書き換えてしまう。この現象は
ソフト・エラーと呼ばれ、逆バイアスの印加され＋ｐ−
ロ接合を横切りて高エネルギ粒子が入射し北場合には、
これによって発生し食電子（又は正孔）の量の数倍もの
電子（又は正孔）が拡散層に収集されることが知られて
いる。第３図に示す溝型キャパシタに高エネルギ粒子が
入射した場合の模式図を第４図（ａ）に示す。第４図（
ａ）から判るように入射角が垂直に近い場合を除き、溝
の両側に存在するｐ−ｎ接合部を２ケ所３４．３５で横
切ってしまう。この九め、高エネルギ粒子により発生し
た電子（又は正孔）は溝の両側の３４．３５で収集され
る。他方、第４図（ｂ）に示す在来形のキャパシタでは
高エネルギ粒子は３６の１ケ所でしかｐ−ｎ接合を横切
らない。従って溝型キャパシタでは収集される電荷量が
より多くなり、メモリ内容の書き換えがより起き易くな
るという新比な問題が生ずる。
本発明は上記事情に鑑みてなされｔもので、占有面積が
在来形キャパシタより小さいという溝型キャパシタの特
徴を損うことなく、ソフト・エラーに対する耐性の強い
キャパシタを含む半導体装置の夷遣方法を提供するもの
である。
在来形キャパシタより小さいという溝型キャパシタの特
徴を損うことなく、ソフト・エラーに対する耐性の強い
キャパシタを含む半導体装置の夷遣方法を提供するもの
である。
〔発明の概要〕
本発明は、キャパシタを構成する不純物領域の基板側の
不純物濃度がｐ−ｎ接合近傍で高濃度である場合には、
α線によって生じ九電子（又は正孔）のｐ−ｎ接合を横
切る運動が妨げられるという知見に基づく。即ち本発明
は、溝形キャパシタの側周壁に形成された不純物ドープ
領域のｐ−ｎ接合側の不純物の濃度を高めるために、溝
部を形成後、基板と同導電型の不純物を溝部側壁に拡散
する工程を設けるものである。
不純物濃度がｐ−ｎ接合近傍で高濃度である場合には、
α線によって生じ九電子（又は正孔）のｐ−ｎ接合を横
切る運動が妨げられるという知見に基づく。即ち本発明
は、溝形キャパシタの側周壁に形成された不純物ドープ
領域のｐ−ｎ接合側の不純物の濃度を高めるために、溝
部を形成後、基板と同導電型の不純物を溝部側壁に拡散
する工程を設けるものである。
本発明によれば、占有面積が小さく高集積化に適すると
いう溝形キャパシタの特徴を損うことなく、ソフト・エ
ラーへの耐性の強いキャパシタを容易に作ることができ
る。また、同一の形状のキャパシタに較べ、基板への９
乏１−の伸びが少く、容量を大きくすることができる。
いう溝形キャパシタの特徴を損うことなく、ソフト・エ
ラーへの耐性の強いキャパシタを容易に作ることができ
る。また、同一の形状のキャパシタに較べ、基板への９
乏１−の伸びが少く、容量を大きくすることができる。
第１図は本発明による製造工程を経て完成した溝型Φヤ
パシタの断面図である。半導体基板１の一部に形成され
た凹部は、側壁が厚さ約２００人の薄い絶縁膜２で覆わ
れ、その内部を電極材料３で充たされている。基板１の
凹部は基板と反対導電型領域４と、基板と同導電型で高
濃度な不純物を含む領域５から成っている。第１図の左
側の領域６は前記絶縁膜２で形成した容量に蓄えられた
電荷を出入れするための制御用ＭＯ８ＦＥＴの一部を成
し、これでメモリ素子の量小単位を構成する。
パシタの断面図である。半導体基板１の一部に形成され
た凹部は、側壁が厚さ約２００人の薄い絶縁膜２で覆わ
れ、その内部を電極材料３で充たされている。基板１の
凹部は基板と反対導電型領域４と、基板と同導電型で高
濃度な不純物を含む領域５から成っている。第１図の左
側の領域６は前記絶縁膜２で形成した容量に蓄えられた
電荷を出入れするための制御用ＭＯ８ＦＥＴの一部を成
し、これでメモリ素子の量小単位を構成する。
次に第２図を用いて本発明の一実施例を説明する。簡単
のため第１図中の領域６にあるＭＯＳＦＥＴの製造に関
係する部分は省略する。まず、第２図（ａ）に示すよう
に半導体基板１０の上に厚さ約０．５μｍの素子間分離
用絶縁膜１１を形成し、その一部を光蝕刻法で除去し、
この絶縁膜１１ｔ−マスクとして半導体基板に、たとえ
ば反応性イオンエツチングによって深さ約３〜４μｍの
溝９を形成する。その後全面を半導体基板と同導電型不
純物を多電に含む多結晶シリコン又はガラス質の物質１
２で覆い、溝部９を物質１２で充填する。次に約１０５
０℃、３０分間の熱処理工程によって物質１２を拡散源
とした固相拡散により第２図（ｂ） ｌＣ示すように溝
部９の側周壁へ不純物拡散を行なう。その後、物質１２
を之とえば選択的な湿式エツチングにより除去し、溝部
９の側周壁に高濃度不純物領域１３を形成する。次に第
２図（ｅ）に示すように基板とは反対導電型不純物を含
む多結晶シリコン又はガラス質の物質１４を全面に被着
し、これを拡散源として溝部９の側周壁に基板と反対導
電型層１５を形成する。こうして溝部９の側周壁と底部
は、ｐ−ｎ接合が形成され、しかもｐ−ｎ接合の基板側
部の不純物濃度は基板の不純物濃度よりも高い。つぎに
物質１４をｔとえば湿式の選択エツチングにより除去し
て第２図（ｄ）に示すように溝部９の側周壁を酸化し、
厚さ約２ｏｏｌの絶縁膜１６を形成し、溝部９にキャパ
シタの電極となる多結晶シリコン１７を埋め込む。
のため第１図中の領域６にあるＭＯＳＦＥＴの製造に関
係する部分は省略する。まず、第２図（ａ）に示すよう
に半導体基板１０の上に厚さ約０．５μｍの素子間分離
用絶縁膜１１を形成し、その一部を光蝕刻法で除去し、
この絶縁膜１１ｔ−マスクとして半導体基板に、たとえ
ば反応性イオンエツチングによって深さ約３〜４μｍの
溝９を形成する。その後全面を半導体基板と同導電型不
純物を多電に含む多結晶シリコン又はガラス質の物質１
２で覆い、溝部９を物質１２で充填する。次に約１０５
０℃、３０分間の熱処理工程によって物質１２を拡散源
とした固相拡散により第２図（ｂ） ｌＣ示すように溝
部９の側周壁へ不純物拡散を行なう。その後、物質１２
を之とえば選択的な湿式エツチングにより除去し、溝部
９の側周壁に高濃度不純物領域１３を形成する。次に第
２図（ｅ）に示すように基板とは反対導電型不純物を含
む多結晶シリコン又はガラス質の物質１４を全面に被着
し、これを拡散源として溝部９の側周壁に基板と反対導
電型層１５を形成する。こうして溝部９の側周壁と底部
は、ｐ−ｎ接合が形成され、しかもｐ−ｎ接合の基板側
部の不純物濃度は基板の不純物濃度よりも高い。つぎに
物質１４をｔとえば湿式の選択エツチングにより除去し
て第２図（ｄ）に示すように溝部９の側周壁を酸化し、
厚さ約２ｏｏｌの絶縁膜１６を形成し、溝部９にキャパ
シタの電極となる多結晶シリコン１７を埋め込む。
〔発明の他の実施例〕
上記実施例に於ては、溝部９を形成する際に、素子間分
離用絶縁膜を用いたが、他の物質たとえばフォトレジス
トをマスクとして用いてもよい。
離用絶縁膜を用いたが、他の物質たとえばフォトレジス
トをマスクとして用いてもよい。
また、拡散源の物質１２．１４を除去する方法として、
湿式の選択エツチングを用いたが、本発明の目的を達成
する為には他のエッチフグ方法でも良いことは明白であ
る◎
湿式の選択エツチングを用いたが、本発明の目的を達成
する為には他のエッチフグ方法でも良いことは明白であ
る◎
第１図は本発明によシ作成した溝型キャパシタの断面図
、第２図（ａ）〜（ｄ）は本発明の一実施例を示す工程
断面図、第３図は従来の溝型キャパシタの断面図、第４
図は、従来のキャパシタに高エネルギ粒子が入射し比時
の模式図であ）、（ａ）は溝型キャパシタの場合、（ｂ
）は平担構造キャパシタの場合を示している。 １．１０・・・半導体基板、２．１６・・・絶縁膜、３
・・・キャパシタ用電極、４．１５・・・基板と反対導
電領域、５．１３・・・基板と同導ｇＬ型の高濃度不純
物領域、６・・・ＭＯＳ）ランジスタ、 １１・・・
素子間分離用絶縁膜、１２．１４・・・拡散源。 代理人弁理士 則近憲佑 （ほか１名）第１図 第２図 第８図 第４図
、第２図（ａ）〜（ｄ）は本発明の一実施例を示す工程
断面図、第３図は従来の溝型キャパシタの断面図、第４
図は、従来のキャパシタに高エネルギ粒子が入射し比時
の模式図であ）、（ａ）は溝型キャパシタの場合、（ｂ
）は平担構造キャパシタの場合を示している。 １．１０・・・半導体基板、２．１６・・・絶縁膜、３
・・・キャパシタ用電極、４．１５・・・基板と反対導
電領域、５．１３・・・基板と同導ｇＬ型の高濃度不純
物領域、６・・・ＭＯＳ）ランジスタ、 １１・・・
素子間分離用絶縁膜、１２．１４・・・拡散源。 代理人弁理士 則近憲佑 （ほか１名）第１図 第２図 第８図 第４図
Claims (1)
- 半導体基板の一部に凹部を形成する工程と、該凹部に
基板と同導電型の不純物を含む材料を充填する工程と、
前記不純物含有材料から基板中に前記不純物を拡散する
工程と、前記不純物含有材料を除去する工程と、前記基
板凹部側面又は側面と底部に基板と反対導電型不純物を
導入する工程と、前記基板凹部側面に絶縁膜を形成する
工程と、前記基板凹部の前記絶縁膜上に接して電極材料
を充填する工程から成ることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264416A JPS61142764A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264416A JPS61142764A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61142764A true JPS61142764A (ja) | 1986-06-30 |
Family
ID=17402864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264416A Pending JPS61142764A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
-
1984
- 1984-12-17 JP JP59264416A patent/JPS61142764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
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