JPS61152062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61152062A JPS61152062A JP59273101A JP27310184A JPS61152062A JP S61152062 A JPS61152062 A JP S61152062A JP 59273101 A JP59273101 A JP 59273101A JP 27310184 A JP27310184 A JP 27310184A JP S61152062 A JPS61152062 A JP S61152062A
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- Japan
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- polysilicon
- groove
- film
- etching
- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は溝型アイソレージｌノや溝型キャパシタのよう
に深溝を有する半導体装置に係り、特にこの溝内への埋
設材の埋込方法を改良した半導体装置の製造方法に関す
るものである。
に深溝を有する半導体装置に係り、特にこの溝内への埋
設材の埋込方法を改良した半導体装置の製造方法に関す
るものである。
半導体基板の表面に深い＠（又は孔）を形成し、この溝
内面に所要の処理を施し或いは溝内に充填材を埋設する
ことにより溝全体を素子分離用のアイソレージ冒ンとし
て利用し或いは溝側面なり−ＲＡＭのキャパシタに利用
することは知られている。例えば、第４図はキャパシタ
として構成する際の形成方法を示すもので、同図囚のよ
うに半導体（シリコン）基板２１０表面九選択エッヂン
グ法によって深い溝２２を形成し、次に同図００よう４
表面を酸化してＳｉＯ，膜２３を形成し、更にその上に
ポリシリコン膜２４を堆積形成しかつこのポリシリコン
膜２４の表面を酸化してＳｉＯ，膜２５を形成する。こ
れにより、シリコン基板２１とポリシリコン膜２４とで
ＳｉＯ＊膜２３上２３だキャパシタが構成できる。しか
る上で、全面にポリシリコン２６を厚く形成して溝２２
を埋込み、この状態で全面を例えばＣＦ ４ ＋ Ｏｔ
ガスプラズマによってドライエツチングすれば、同図０
のようにシリコン基板２１上のポリシリコン２６は除去
され、溝２２内にのみポリシリコン２６が残されて溝２
２内の埋込みが完了される。以下、ポリシリコン２６０
表面を酸化し、続いて次工程へと進められる。
内面に所要の処理を施し或いは溝内に充填材を埋設する
ことにより溝全体を素子分離用のアイソレージ冒ンとし
て利用し或いは溝側面なり−ＲＡＭのキャパシタに利用
することは知られている。例えば、第４図はキャパシタ
として構成する際の形成方法を示すもので、同図囚のよ
うに半導体（シリコン）基板２１０表面九選択エッヂン
グ法によって深い溝２２を形成し、次に同図００よう４
表面を酸化してＳｉＯ，膜２３を形成し、更にその上に
ポリシリコン膜２４を堆積形成しかつこのポリシリコン
膜２４の表面を酸化してＳｉＯ，膜２５を形成する。こ
れにより、シリコン基板２１とポリシリコン膜２４とで
ＳｉＯ＊膜２３上２３だキャパシタが構成できる。しか
る上で、全面にポリシリコン２６を厚く形成して溝２２
を埋込み、この状態で全面を例えばＣＦ ４ ＋ Ｏｔ
ガスプラズマによってドライエツチングすれば、同図０
のようにシリコン基板２１上のポリシリコン２６は除去
され、溝２２内にのみポリシリコン２６が残されて溝２
２内の埋込みが完了される。以下、ポリシリコン２６０
表面を酸化し、続いて次工程へと進められる。
ところで、このようなキャパシタの形成方法では、厚膜
和形成したポリクリコンのエツチングに際し、＠２２内
のポリシリコン２６の上面が基板２１０表面よりも下方
に（凹んで〕エツチングされることになり、表面の平坦
化が損なわれて次工程での製造上の不具合となっている
。即ち、エツチングに際し、エツチング速度はポリシリ
コン２６の厚さ方向に均一であるが、ポリシリコンの膜
厚やエツチング速度のバラツキによって基板２１上では
必ずしも均等にエツチングが完了せず、基板上の一部で
エツチングが完了される一方で他の部位ではポリシリコ
ンが残存されろ。この残存ポリシリコンを除去するため
には必然的にエツチングがオーバになり、これがために
溝２２内のポリシリコンもオーバエツチングされ、前述
のような凹みが生じることになる。
和形成したポリクリコンのエツチングに際し、＠２２内
のポリシリコン２６の上面が基板２１０表面よりも下方
に（凹んで〕エツチングされることになり、表面の平坦
化が損なわれて次工程での製造上の不具合となっている
。即ち、エツチングに際し、エツチング速度はポリシリ
コン２６の厚さ方向に均一であるが、ポリシリコンの膜
厚やエツチング速度のバラツキによって基板２１上では
必ずしも均等にエツチングが完了せず、基板上の一部で
エツチングが完了される一方で他の部位ではポリシリコ
ンが残存されろ。この残存ポリシリコンを除去するため
には必然的にエツチングがオーバになり、これがために
溝２２内のポリシリコンもオーバエツチングされ、前述
のような凹みが生じることになる。
一方、他の方法として、ポリシリコン２６の表面から不
純物（例えぼりん［Ｆ］）を拡散させ、不純物のドープ
部分２６ａ（第４図０参照）と非ドープ部分とのエツチ
ング速度差を利用してエツチングを行なう方法も提案さ
れている。しかしながら、この方法では不純物の拡散に
熱拡散法を用いているため不純物の拡散が深くなり易く
、特に溝では溝内のポリシリコンにまで拡散が進行され
、結果として溝内のポリシリコンのエツチング速度が犬
とされ、エツチング後に溝上面に凹みが形成されてしま
う。
純物（例えぼりん［Ｆ］）を拡散させ、不純物のドープ
部分２６ａ（第４図０参照）と非ドープ部分とのエツチ
ング速度差を利用してエツチングを行なう方法も提案さ
れている。しかしながら、この方法では不純物の拡散に
熱拡散法を用いているため不純物の拡散が深くなり易く
、特に溝では溝内のポリシリコンにまで拡散が進行され
、結果として溝内のポリシリコンのエツチング速度が犬
とされ、エツチング後に溝上面に凹みが形成されてしま
う。
なお、溝の埋設法としては、サイエンスフォーラム社発
行「超ＬＳＩデバイスハンドブック」昭和５８年１１月
２８日発行、Ｐ６５〜６７に記載がある。
行「超ＬＳＩデバイスハンドブック」昭和５８年１１月
２８日発行、Ｐ６５〜６７に記載がある。
本発明の目的は溝内に埋込む埋設材の上面を平坦に形成
し、基板表面の平坦化を図って製造プロセスの容易化お
よびパターン微細化の促進を達成することのできる半導
体装置の製造方法を提供することにある。
し、基板表面の平坦化を図って製造プロセスの容易化お
よびパターン微細化の促進を達成することのできる半導
体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特−は、
本明細番の記述および添付図面からあきらかになるであ
ろう。
本明細番の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、溝内に埋設する埋設材の表面から、短時間ア
ニール法によって不純物を拡散して埋設材の表面に均一
な深さの拡散層を形成し、この拡散層部位と非拡散層部
位とのエツチング速度差を利用して埋設材のエツチング
を行なうものであり、前記した短時間アニールを用いる
ことにより基板上の埋設材の淳さにわたって拡散層を形
成しても拡散が溝内に進行されることはなく、これによ
り若干ノオーバエッチングによっても溝内へのエツチン
グは防止でき、溝上面の平坦化を達成できる。
ニール法によって不純物を拡散して埋設材の表面に均一
な深さの拡散層を形成し、この拡散層部位と非拡散層部
位とのエツチング速度差を利用して埋設材のエツチング
を行なうものであり、前記した短時間アニールを用いる
ことにより基板上の埋設材の淳さにわたって拡散層を形
成しても拡散が溝内に進行されることはなく、これによ
り若干ノオーバエッチングによっても溝内へのエツチン
グは防止でき、溝上面の平坦化を達成できる。
第１図は本発明なり−ＲＡＭ素子のキャパシタ形成に適
用した実施例である。このＤ−ＲＡＭ素子は、シリコン
基板１の主面においてフィールド絶縁膜２！／ｃよって
画成された活性領域の一部に溝３を形成し、基板１表面
ないし＄３内面にＳ ｉｏ。
用した実施例である。このＤ−ＲＡＭ素子は、シリコン
基板１の主面においてフィールド絶縁膜２！／ｃよって
画成された活性領域の一部に溝３を形成し、基板１表面
ないし＄３内面にＳ ｉｏ。
膜４を形成した上で溝内面から基板１表面一部にわたっ
てポリシリコンの第１ゲート電極５を形成し℃いる。こ
れにより、この第１ゲート電極５゜Ｓｉｎ、膜４および
基板１でキャパシタ６を構成する。また、第１ゲート電
極５上面ないし基板１上にＳ ｉＯを膜７を形成し、溝
３内にはポリシリコンからなる埋設材８を埋込む一方、
５ｉ０１膜４上には第２ゲート電極９を形成している。
てポリシリコンの第１ゲート電極５を形成し℃いる。こ
れにより、この第１ゲート電極５゜Ｓｉｎ、膜４および
基板１でキャパシタ６を構成する。また、第１ゲート電
極５上面ないし基板１上にＳ ｉＯを膜７を形成し、溝
３内にはポリシリコンからなる埋設材８を埋込む一方、
５ｉ０１膜４上には第２ゲート電極９を形成している。
埋設材８としてのポリシリコンは表面を平坦にして酸化
膜（Ｓｉｎ、膜）１０を形成する。また、第２ゲート電
極９に対応して基板１の主面に不純物層１１゜１１を形
成してＭＯＳトランジスタ１２を構成する。図中、１３
は眉間絶縁膜、１４はＡ４配線である。
膜（Ｓｉｎ、膜）１０を形成する。また、第２ゲート電
極９に対応して基板１の主面に不純物層１１゜１１を形
成してＭＯＳトランジスタ１２を構成する。図中、１３
は眉間絶縁膜、１４はＡ４配線である。
前記キャパシタ６の形成方法を第２図（Ａ）〜０に示す
。
。
先ず、同図囚のようにシリコン基板１の主面ニ幅を約０
．８μｍとした溝３をＲＩＥ法等のエツチング法によっ
て深さ約５μｍに形成する。そして、表面を熱酸化して
Ｓ ｉ０２膜４を形成すると共に、その上にポリシリコ
ンを堆積して第１ゲート電極５とし、更にその表面を熱
酸化してＳｉｎ、膜７を形成する。
．８μｍとした溝３をＲＩＥ法等のエツチング法によっ
て深さ約５μｍに形成する。そして、表面を熱酸化して
Ｓ ｉ０２膜４を形成すると共に、その上にポリシリコ
ンを堆積して第１ゲート電極５とし、更にその表面を熱
酸化してＳｉｎ、膜７を形成する。
次いで、同図■のように全面に約０．５μｍの厚さにポ
リシリコン１５を堆積して溝３内を完全に埋込み、その
上で上面にりん［Ｆ］を含有するシリカフィルム１６を
約０．１〜０，４μｍの厚さに形成する。この厚さはり
んの含有率によって調節する。
リシリコン１５を堆積して溝３内を完全に埋込み、その
上で上面にりん［Ｆ］を含有するシリカフィルム１６を
約０．１〜０，４μｍの厚さに形成する。この厚さはり
んの含有率によって調節する。
次に、この状態で全体を９００〜１１００℃の温度で短
時間アニールを行ない、同図０のようにシリカフィルム
１６中のりんをポリシリコン１５に拡散させる。拡散に
より、ポリシリコン１５中のりんの含有率は約１０１０
ケ／ｃＩｄとなり、また拡散深さはポリシリコン１５の
膜厚と同じ０．５μｍである。
時間アニールを行ない、同図０のようにシリカフィルム
１６中のりんをポリシリコン１５に拡散させる。拡散に
より、ポリシリコン１５中のりんの含有率は約１０１０
ケ／ｃＩｄとなり、また拡散深さはポリシリコン１５の
膜厚と同じ０．５μｍである。
前記短時間アニールは、ランプアニールと俗称されるも
のであり、Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
Ｓｏｃｌｅｔｙ Ｓｐｒｉｎｇ Ｍｅｅｔｉｎｇ ８４
−１ 、ＡｂｓｔｒａｃｔＮ１４５．Ｐ６５〜６７（１
９８４）にも記載のように、拡散される不純物の「深さ
一濃度」の特性に、第３図に示すような浅い拡散特性を
得ることができる。図中、破線は熱拡散による拡散特性
であり、いずれも不純物として「りん」を用いた例であ
る。したがって、このラングアニールによれば、第２図
０において形成された拡散層１５ａは均一な深さとなり
、１１１３内ポリシリコンへの拡散の進行は防止できる
。シリカフィルム１６はその後除去する。
のであり、Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
Ｓｏｃｌｅｔｙ Ｓｐｒｉｎｇ Ｍｅｅｔｉｎｇ ８４
−１ 、ＡｂｓｔｒａｃｔＮ１４５．Ｐ６５〜６７（１
９８４）にも記載のように、拡散される不純物の「深さ
一濃度」の特性に、第３図に示すような浅い拡散特性を
得ることができる。図中、破線は熱拡散による拡散特性
であり、いずれも不純物として「りん」を用いた例であ
る。したがって、このラングアニールによれば、第２図
０において形成された拡散層１５ａは均一な深さとなり
、１１１３内ポリシリコンへの拡散の進行は防止できる
。シリカフィルム１６はその後除去する。
次いで、ＣＦ、＋４％０．ガスを用い、圧力０．４Ｔａ
ｒｔ 、 ＲＦパワーｉｏｏｗでドライエツチングを
行ない、ポリシリコン１５をエツチング除去する。この
とき、周知のように、りんを含有したポリシリコンは含
有していないものよりもエツチング速度が大きいので、
基板１表面のポリシリコン１５を完全に除去すべく若干
のオーバエツチングを行なっても、りんが拡散されてい
ない溝３内のポリシリコン１５はエツチングされ難いた
め溝内に向かってエツチングが進行されることはない。
ｒｔ 、 ＲＦパワーｉｏｏｗでドライエツチングを
行ない、ポリシリコン１５をエツチング除去する。この
とき、周知のように、りんを含有したポリシリコンは含
有していないものよりもエツチング速度が大きいので、
基板１表面のポリシリコン１５を完全に除去すべく若干
のオーバエツチングを行なっても、りんが拡散されてい
ない溝３内のポリシリコン１５はエツチングされ難いた
め溝内に向かってエツチングが進行されることはない。
この結果、同図■のように溝３内ポリシリコン８の表面
を周囲と同レベルでかつ平坦化でき、凹みが生じること
はない。以下、このポリシリコン８０表面を酸化してＳ
ｉｏ、膜１０を形成しても平坦状態を維持でき、次工
程における不具合を未然に防止して第１図のキャパシタ
６ないしＤ−ＲＡＭ素子を構成できる。
を周囲と同レベルでかつ平坦化でき、凹みが生じること
はない。以下、このポリシリコン８０表面を酸化してＳ
ｉｏ、膜１０を形成しても平坦状態を維持でき、次工
程における不具合を未然に防止して第１図のキャパシタ
６ないしＤ−ＲＡＭ素子を構成できる。
〔効果〕 −（
１） ｉｌｌ内に埋設すべく形成したポリシリコンの
上面から短時間アニール法によって不純物を拡散し、こ
の不純物によるエツチング速度を利用してポリシリコン
をエツチングしているので、溝内への不純物の拡散を抑
止しかつ溝内へのエツチングの進行を防止できるので、
溝内への埋設材の上面の平坦化を図り、基板表面全体の
平坦化を図ることができる。
１） ｉｌｌ内に埋設すべく形成したポリシリコンの
上面から短時間アニール法によって不純物を拡散し、こ
の不純物によるエツチング速度を利用してポリシリコン
をエツチングしているので、溝内への不純物の拡散を抑
止しかつ溝内へのエツチングの進行を防止できるので、
溝内への埋設材の上面の平坦化を図り、基板表面全体の
平坦化を図ることができる。
（２） ａ内への埋設材としてのポリシリコンへの不
純物拡散は不純物を含むシリカフィルム膜の堆積と、ラ
ンプアニールの工程でよく、かつランプアニールも短時
間で完了されるので、全体工程の簡易化と処理の迅速化
を達成できる。
純物拡散は不純物を含むシリカフィルム膜の堆積と、ラ
ンプアニールの工程でよく、かつランプアニールも短時
間で完了されるので、全体工程の簡易化と処理の迅速化
を達成できる。
（３）溝上面ないし基板上面゛の平坦化を達成できるの
で、後工程におけるＡＬ配線層の平坦化を図り、配線の
微細化、高集積化を実現できる。
で、後工程におけるＡＬ配線層の平坦化を図り、配線の
微細化、高集積化を実現できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ポリシリコ
ンへのりんの拡散に際しては、りんをイオン打込みした
上で短時間アニールを行なうようにしてもよい。またエ
ツチングにはＣＦ’、、ＳＦｓ 、ＣｔＣｚＦｓ 、Ｃ
Ｃｔ、。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ポリシリコ
ンへのりんの拡散に際しては、りんをイオン打込みした
上で短時間アニールを行なうようにしてもよい。またエ
ツチングにはＣＦ’、、ＳＦｓ 、ＣｔＣｚＦｓ 、Ｃ
Ｃｔ、。
ｃ、ｃｚ、Ｆ’４ 又はこれらの相互の混合ガス、更
にこれらと０．との混合ガスを用いたプラズマエツチン
グを利用できる。
にこれらと０．との混合ガスを用いたプラズマエツチン
グを利用できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤ−ＲＡＭ素子の溝
型キャパシタに適用した場合について説明したが、それ
に限定されるものではなく、溝型アイソレーションや溝
型抵抗等溝内を埋設する技術に適用できる。
をその背景となった利用分野であるＤ−ＲＡＭ素子の溝
型キャパシタに適用した場合について説明したが、それ
に限定されるものではなく、溝型アイソレーションや溝
型抵抗等溝内を埋設する技術に適用できる。
第１図は本発明をＤ−ＲＡＭ素子に適用した実施例の断
面図、 第２図四〜０は製造工程を説明するための要部ｄ断面図
、 第３図は不純物の拡散濃度を示すグラフ、第４図囚〜０
は従来工程とその不具合を示す断面図である。 １・・・シリコン基板、３・・・溝、４・・・５ｉ０１
膜、５・・・ポリシリコン（第１ゲート電極）、６・・
・キャパシタ、７・・・Ｓ ｉｏ、膜、８・・・ポリシ
リコン、９・・・第２ゲート電極、１１・・・不純物層
、１２・・・ＭＯＳトランジスタ、１５・・・ポリシリ
コン、１５ａ・・・拡散層、１６・・・シリカフィルム
。 第 １ 図 第 ２ 図 第 ２ 図 （Ｃ＞
面図、 第２図四〜０は製造工程を説明するための要部ｄ断面図
、 第３図は不純物の拡散濃度を示すグラフ、第４図囚〜０
は従来工程とその不具合を示す断面図である。 １・・・シリコン基板、３・・・溝、４・・・５ｉ０１
膜、５・・・ポリシリコン（第１ゲート電極）、６・・
・キャパシタ、７・・・Ｓ ｉｏ、膜、８・・・ポリシ
リコン、９・・・第２ゲート電極、１１・・・不純物層
、１２・・・ＭＯＳトランジスタ、１５・・・ポリシリ
コン、１５ａ・・・拡散層、１６・・・シリカフィルム
。 第 １ 図 第 ２ 図 第 ２ 図 （Ｃ＞
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面に深い溝を形成すると共に、この
溝内にポリシリコン等の埋設材を埋設するに際し、前記
溝を含む半導体基板の表面上に埋設材を厚く堆積して溝
を埋込むと共に、この埋設材の表面から基板表面にまで
短時間アニール法によって不純物を拡散し、かつ基板表
面が露呈されるまで埋設材のエッチングを行なうことを
特徴とする半導体装置の製造方法。 ２、短時間アニール法はランプアニール法である特許請
求の範囲第１項記載の半導体装置の製造方法。 ３、不純物がりんである特許請求の範囲第１項又は第２
項記載の半導体装置の製造方法。 ４、溝をキャパシタとして構成する特許請求の範囲第１
項ないし第３項のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273101A JPS61152062A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273101A JPS61152062A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152062A true JPS61152062A (ja) | 1986-07-10 |
Family
ID=17523153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273101A Pending JPS61152062A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325947A (ja) * | 1986-07-18 | 1988-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0234962A (ja) * | 1988-07-25 | 1990-02-05 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-12-26 JP JP59273101A patent/JPS61152062A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325947A (ja) * | 1986-07-18 | 1988-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0234962A (ja) * | 1988-07-25 | 1990-02-05 | Toshiba Corp | 半導体装置の製造方法 |
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