KR101269926B1 - 반도체 장치 - Google Patents

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고에키자이단호진 고쿠사이카가쿠 신고우자이단
고쿠리츠다이가쿠호진 도호쿠다이가쿠
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Abstract

CMOS 회로를 구성하는 p 형 MOS 트랜지스터와 n 형 MOS 트랜지스터의 동작 속도를 실질적으로 동일하게 하기 위해, n 형 MOS 트랜지스터를 (100) 면 및 (110) 면의 쌍방에 채널 영역을 구비한 3 차원 구조를 취하고, p 형 MOS 트랜지스터를 (110) 면에만 채널 영역을 구비한 플래너 구조로 한다. 또한, 양 트랜지스터의 채널 영역 및 게이트 절연막의 면적이 서로 동일해지도록 구성한다. 이에 의해, 게이트 절연막 등의 면적을 서로 동일하게 함과 함께, 게이트 용량도 동일하게 할 수 있다.
반도체 장치,

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, IC, LSI 등의 반도체 장치에 관한 것이다.
도 10 에 종래의 반도체 장치의 구성으로서, 반도체 장치에 사용되는 전자 회로의 하나인 CMOS 인버터 회로를 나타낸다. 도 10(a) 에는, CMOS 인버터 회로의 단면을 모식적으로 나타내고, 도 10(b) 에는 그 평면도를 나타낸다. 간단하게 하기 위해, 도 10(b) 에 있어서는 배선 (8 ∼ 11) 의 표시를 생략하고 있다.
도 10(a) 에 있어서, 1 은 전자 회로가 형성되는 p 형 반도체 기판, 2 는 p 형 반도체 기판 (1) 에 형성된 n 형 불순물 영역, 3a, 3b 는 n 형 불순물 영역 (2) 에 형성된 고농도 p 형 불순물 영역, 4a, 4b 는 p 형 반도체 기판 (1) 에 형성된 고농도 n 형 불순물 영역, 5 는 게이트 전극 (6) 과 p 형 반도체 기판 (1), 및 게이트 전극 (7) 과 n 형 불순물 영역 (2) 을 각각 절연하기 위한 SiO2 등의 게이트 절연막, 6, 7 은 게이트 절연막 (5) 상에 형성된 게이트 전극이다.
여기에서, n 형 불순물 영역 (2), 고농도 p 형 불순물 영역 (3a, 3b), 게이트 전극 (7) 은, p 채널 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 를 구성한다. 한편, p 형 반도체 기판 (1), 고농도 n 형 불순물 영역 (4a, 4b), 게이트 전극 (6) 은 n 채널 MOSFET 를 구성한다. 8 은 n 채널 MOSFET 및 p 채널 MOSFET 의 게이트 전극 (6, 7) 에 접속되며, CMOS 인버터 회로의 입력 신호로서의 공통된 전압을 부가하기 위한 게이트 배선이다. 9 는 p 채널 MOSFET 의 드레인 전극 (고농도 p 형 불순물 영역 (3a)) 및 n 채널 MOSFET 의 드레인 전극 (고농도 n 형 불순물 영역 (4b)) 에 접속되고, CMOS 인버터의 출력 신호를 취출하는 출력 배선이다. 10, 11 은, 각각 n 채널 MOSFET 의 소스 전극 (고농도 n 형 불순물 영역 (4a)), p 채널 MOSFET 의 소스 전극 (고농도 p 형 불순물 영역 (3b)) 에 전원 전위를 공급하기 위한 전원 배선이다.
이 CMOS 인버터 회로의 동작에 대해 설명한다. 도 10(a) 의 p 채널 MOSFET 와 n 채널 MOSFET 로 구성되는 CMOS 인버터 회로는, n 채널·트랜지스터의 소스 전극에 접속된 전원 배선 (10) 을 접지 (0V) 하고, p 채널·트랜지스터의 소스 전극에 접속된 전원 배선 (11) 에 전원 전압 (예를 들어 5V) 을 부여한다. 그리고, 입력 신호로서 게이트 배선 (8) 에 0V 를 부여하면, n 채널·트랜지스터가 OFF 가 되고, p 채널·트랜지스터가 ON 이 된다. 따라서, 출력 배선 (9) 에는, 전원 배선 (11) 과 동일한 전원 전압 (5V) 이 출력된다. 한편, 게이트 배선 (8) 에 5V 를 부여하면, 상기의 경우와는 반대로, n 채널·트랜지스터가 ON 이 되고, p 채널·트랜지스터가 OFF 가 되며, 출력 배선 (9) 에는, 전원 배선 (10) 과 동일한 접지 전압 (0V) 이 출력된다.
이들 CMOS 형 회로에 있어서, 트랜지스터를 흐르는 전류는, 출력이 변화되지 않는 경우에는 거의 흐르지 않고, 주로 출력이 변화되는 경우에 흐른다. 즉, 게이트 배선 (8) 이 0V 가 되었을 때, p 채널·트랜지스터를 통하여 출력 배선 (9) 을 충전하기 위한 출력 전류가 흐르고, 한편, 게이트 배선 (8) 이 5V 가 되었을 때, n 채널·트랜지스터를 통하여 출력 배선 (9) 의 전하를 방전하기 위한 출력 전류가 흐른다. 이와 같이, 도 10(a) 의 CMOS 회로는, 입력과 역극성인 신호를 출력하는 인버터 회로로 되어 있다. 이들 인버터 회로는 스위칭시의 상승 속도와 하강 속도를 동일하게 하기 위해, p 채널·트랜지스터와 n 채널·트랜지스터에 동일한 전류를 흐르게 해야 한다.
그러나, 예를 들어 (100) 면에서의 p 채널·트랜지스터의 캐리어인 정공은, n 채널·트랜지스터의 캐리어인 전자보다 이동도가 작고, 그 비는 1:3 이다. 그 때문에 p 채널·트랜지스터와 n 채널·트랜지스터의 면적을 동일하게 한 경우에는, 그들 전류 구동 능력에 차이가 생겨 동작 속도는 동일하게 되지는 않는다. 이 때문에 도 10(b) 에 나타내는 바와 같이, p 채널·트랜지스터의 드레인 전극 (3a), 소스 전극 (3b), 게이트 전극 (7) 의 면적을, n 채널·트랜지스터의 드레인 전극 (4b), 소스 전극 (4a), 게이트 전극 (6) 의 면적보다 그 이동도의 비에 대응하여 크게 하고, 전류 구동 능력을 거의 동일하게 함으로써, 스위칭 속도를 동일하게 하였다. 그러나, 이 때문에 p 채널·트랜지스터가 차지하는 면적은 n 채널·트랜지스터의 3 배의 크기가 되고, p 채널·트랜지스터와 n 채널·트랜지스터가 차지하는 면적이 언밸런스가 되어, 반도체 장치의 집적도 향상의 장해가 되었다.
p 채널·트랜지스터의 전류 구동 능력을 향상시키는 선행 문헌으로서 하기 특허 문헌 1 이 있다. 특허 문헌 1 에서는, (110) 면을 사용함으로써 p 채널· 트랜지스터의 전류 구동 능력을 향상시키고 있다. 또, 특허 문헌 2 에서는, SOI 기판을 이용하고, Accumulation 형 p 채널·트랜지스터를 SOI 기판 상에 형성하고, p 채널·트랜지스터의 전류 구동 능력을 향상시키는 것이 기술되어 있는데, 임의의 기판을 사용한 경우에는, ON 상태에서 동일한 크기의 n 채널·트랜지스터와 p 채널·트랜지스터의 전류 구동 능력을 실제로 동일하게 하는 것은 불가능하다. 또, 특허 문헌 2 에 개시된 accumulation 형 트랜지스터는, 게이트 전극 외에 기판 전극을 필수로 하고, 또한 양 전극의 채널 영역에 공핍층을 형성하여 채널을 핀치 오프시키는 전압을 부가해야 하므로, 구조상 및 회로상 번잡함이 수반된다는 결점이 있었다.
특허 문헌 1 : 일본 공개특허공보 2003-115587호
특허 문헌 2 : 일본 공개특허공보 평07-086422호
발명의 개시
발명이 해결하고자 하는 과제
상기한 바와 같이 (100) 면의 결정면을 사용하는 CMOS 회로에 있어서는, 동일 면적의 n 채널·트랜지스터와 p 채널·트랜지스터의 전류 구동 능력이 상이하고, 스위칭 속도가 상이하다. 이 스위칭 속도 (상승, 하강) 를 동일하게 하기 위해서는, p 채널·트랜지스터의 채널폭을 크게 할 필요가 있다. 그 때문에, n 채널·트랜지스터와 p 채널·트랜지스터가 차지하는 면적이 언밸런스가 되어, 반도체 장치의 집적도 향상의 장해가 되었다.
선출원의 특허 문헌 1 에 있어서는, p 채널·트랜지스터 전류 구동 능력을 향상시키고 있지만, n 채널·트랜지스터와 p 채널·트랜지스터의 크기를 동일하게 하기에는 불충분했다.
본 발명은, CMOS 회로를 구성하는 도전형의 상이한 1 쌍의 트랜지스터의 스위칭 속도를 실질적으로 동일하거나 또는 동등하게 하고, 또한 전극의 면적을 실질적으로 동일하거나 또는 동등하게 함으로써, 집적도를 높게 할 수 있는 반도체 장치를 얻는 것을 목적으로 하고 있다.
본 발명의 다른 목적은, 구조상 및 회로상 번잡함이 없는 accumulation 형 트랜지스터를 제공하는 것에 있다.
과제를 해결하기 위한 수단
청구항 1, 2 에 관련된 반도체 장치는, SOI (Silicon on Insulator) 기판 상에 채널 도전형의 상이한 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서, SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막을 이용하여 n 채널·트랜지스터를 형성함과 함께 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 이용하여 p 채널·트랜지스터를 형성하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면이 (110) 면 또는 (110) 면으로부터 ±10°이내의 면을 갖도록 함과 함께 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 (110) 면으로부터 ±10°이내의 면과는 상이하고 또한 (110) 면으로부터 ±10°이내의 면보다 전자의 이동도가 큰 하나 또는 복수의 면을 갖도록 하고, 상기 제 2 반도체층의 채널을 형성하는 제 3 영역의 표면이 (110) 면 또는 (110) 면으로부터 ±10°이내의 면을 갖도록 하고, 상기 제 1 영역의 표면의 면적과 상기 제 2 영역의 표면의 면적의 합이 상기 제 3 영역의 표면의 면적과 실질적으로 동일하거나 동등해지고 또한 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터의 동작 속도가 실질적으로 동일하거나 동등해지도록, 상기 제 1 영역의 표면의 폭 및 길이, 상기 제 2 영역의 표면의 높이 및 길이, 그리고 상기 제 3 영역의 표면의 폭 및 길이를 정한 것을 특징으로 한다. 여기에서, 게이트 길이 L 은 동일하게 해 두고, 폭 및 높이를 변화시켜 면적을 조정하는 것이 바람직하다. 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터는 모두 normally off 이고, 또한 상기 n 채널·트랜지스터를 inversion 형 또는 accumulation 형으로 하고, 상기 p 채널·트랜지스터를 inversion 형 또는 accumulation 형으로 한다.
청구항 3 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터를 모두 inversion 형으로 한 것이다.
청구항 4 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터를 모두 accumulation 형으로 한 것이다.
청구항 5 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터를 inversion 형으로 하고, 상기 p 채널·트랜지스터를 accumulation 형으로 한 것이다.
청구항 6 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터를 accumulation 형으로 하고, 상기 p 채널·트랜지스터를 inversion 형으로 한 것이다.
청구항 7 에 관련된 반도체 장치는, 상기 제 2 게이트 절연막 상에 형성되는 제 2 게이트 전극과 상기 제 2 반도체층의 일함수차에 의해 상기 제 2 반도체층에 형성되는 공핍층의 두께가 상기 제 2 반도체층의 막두께보다 커지도록 상기 제 2 게이트 전극의 재료 및 상기 제 2 반도체층의 불순물 농도를 선택한 것이다.
청구항 8 에 관련된 반도체 장치는, 상기 제 1 게이트 절연막 상에 형성되는 제 1 게이트 전극과 상기 제 1 반도체층의 일함수차에 의해 상기 제 1 반도체층에 형성되는 공핍층의 두께가 상기 제 1 반도체층의 막두께보다 커지도록 상기 제 1 게이트 전극의 재료 및 상기 제 1 반도체층의 불순물 농도를 선택한 것이다.
청구항 9 에 관련된 반도체 장치는, 상기 게이트 절연막이, 마이크로파 여기의 플라즈마로 형성된 SiO2, Si3N4 및 금속 실리콘 합금의 산화막, 금속 실리콘 합금의 질화막을 적어도 1 종류 함유하는 것이다.
청구항 10 에 관련된 반도체 장치는, 상기 게이트 절연막이 마이크로파 여기의 플라즈마를 이용하여 600℃ 이하의 온도에서 형성되는 것이다.
청구항 11 에 관련된 반도체 장치는, 채널 길이를 구성하는 상기 제 1 영역의 표면의 길이, 상기 제 2 영역의 표면의 길이, 및 상기 제 3 영역의 표면의 길이를 모두 서로 실질적으로 동일하도록 정한 것이고, 이에 의해 채널 영역의 폭만을 정하면 되고, 또한 제조상으로도 간편하게 또한 생산성도 향상된다.
청구항 12 에 관련된 반도체 장치는, 상이한 도전형 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서, SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막을 이용하여 일 도전형 트랜지스터를 형성함과 함께 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 이용하여 다른 도전형 트랜지스터를 형성하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면을 제 1 결정면을 갖도록 함과 함께 상기 제 1 영역의 표면과 교차하는 면에 형성된 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 상기 제 1 결정면과는 상이하고 또한 캐리어의 이동도도 상이한 제 2 결정면을 갖도록 하고, 상기 제 2 반도체층의 채널을 형성하는 제 3 영역의 표면을 상기 제 1 결정면을 갖도록 하고, 상기 제 1 영역의 표면에 있어서의 상호 컨덕턴스 gm 을 gm1, 상기 제 2 영역의 표면에 있어서의 상호 컨덕턴스 gm 을 gm1 보다 큰 gm2 (즉, gm2>gm1) 로 하고, 상기 제 3 영역의 표면에 있어서의 상호 컨덕턴스 gm 을 gm1 보다 크지만 gm2 보다는 작은 gm3 (즉, gm2>gm3>gm1) 으로 하고, 상기 제 1 영역의 표면의 길이를 L1, 폭을 W1 로 하고, 상기 제 2 영역의 표면의 길이를 L1, 폭을 W2 로 하고, 상기 제 3 영역의 표면의 길이를 L2, 폭을 W3 으로 하고, W1, W2, W3, L1, L2 중 어느 것 3 개를 소정의 값으로 했을 때,
W1×L1+W2×L1=W3×L2 를 실질적으로 만족하고, 또한
(gm1×W1/L1)+(gm2×W2/L1)=gm3×W3/L2
를 실질적으로 만족하도록 W1, W2, W3, L1, L2 중 잔여 2 개를 정함으로써,
상기 일 도전형 트랜지스터와 상기 다른 도전형 트랜지스터를, 채널 영역의 면적을 서로 실질적으로 동일하거나 동등하게 하면서 동작 속도를 서로 실질적으로 동일하거나 동등해지도록 한 것이다. 여기에서, 상기 제 2 영역은, 제 1 반도체층의 측면을 경사면 또는 수직면으로 한 부분에 형성되고, 또한 양측면의 일방만을 이용해도, 양방의 위부터 일부 또는 저부까지를 이용하여 형성되어도 된다.
청구항 13 에 관련된 반도체 장치는, 상기 L1 과 상기 L2 를 동일하게 함으로써, W1, W2, W3 중 어느 것 1 개를 소정의 값으로 하여,
W1+W2=W3×L2 를 실질적으로 만족하고, 또한
gm1×W1+gm2×W2=gm3×W3
을 실질적으로 만족하도록 W1, W2, W3 중 잔여 2 개를 정하도록 한 것이다.
청구항 14 에 관련된 반도체 장치는, 상기 제 2 영역을 상기 제 1 영역 표면과 실질적으로 수직인 면으로서 상기 제 1 영역 표면의 양측으로 연장되는 상기 제 1 반도체층의 양측면의 부분을 이용하고, 그 영역의 높이를 H 로 하고, 상기 W2 를 2H 로 하도록 한 것이다.
청구항 15 에 관련된 반도체 장치는, 상기 일 도전형 트랜지스터와 상기 다른 도전형 트랜지스터를 상기 제 1 결정면을 (110) 면 또는 (110) 면으로부터 ±10°이내의 면으로 한 것이다.
청구항 16 에 관련된 반도체 장치는, 상기 일 도전형 트랜지스터 및 상기 다른 도전형 트랜지스터를, 각각 n 채널·트랜지스터, 및 p 채널·트랜지스터로 한 것이다.
발명의 효과
본 발명에 의하면, 상기 구성에 의해, 동일한 전류 구동 능력을 갖는 p 채널 MOS 트랜지스터와 n 채널 MOS 트랜지스터가 얻어진다. 즉, 전자 회로의 p 채널 MOS 트랜지스터를 플래너 구조로 하는 한편, n 채널 MOS 트랜지스터를 3 차원 구조로 함으로써, 양 트랜지스터의 채널 면적을 동일하게 할 수 있으므로, 스위칭 속도가 동일하고, 집적도를 높게 할 수 있는 반도체 장치가 얻어지는 효과가 있다.
도 1 은 본 발명의 제 1 실시예의 반도체 장치를 나타내는 도면이고, 1(a) 는 사시도, 1(b) 및 1(c) 는, 도 1(a) 의 A-A' 선 및 B-B' 선을 따른 단면도이다.
도 2(a), 2(b) 및 2(c) 는 본 발명의 다른 3 개의 실시예에 관련된 반도체 장치의 단면도이다.
도 3 은 본 발명의 제 1 실시예의 효과를 나타내는 도면이다.
도 4(a), 4(b), 4(c) 및 4(d) 는 본 발명에 있어서 사용되는 accumulation 형 트랜지스터의 동작 원리를 나타내는 도면이다.
도 5(a) 및 5(b) 는 본 발명에 의한 accumulation 형 트랜지스터의 구조를 나타내는 단면도 및 밴드 구조를 나타내는 도면이다.
도 6 은 본 발명에 의한 accumulation 형 트랜지스터의 1/f 잡음을 나타내는 도면이다.
도 7(a) 및 7(b) 는 본 발명에 의한 accumulation 형 트랜지스터에 있어서, 게이트 전극의 일함수와 SOI 층의 두께의 관계를 나타내는 도면이다.
도 8 은 본 발명의 실시예에 의한 accumulation 형 트랜지스터의 공핍층 두께와 기판 불순물 농도의 관계도이다.
도 9 는 본 발명에 의한 accumulation 형 트랜지스터의 드레인 전압-드레인 전류 특성을 나타내는 도면이다.
도 10(a) 및 10(b) 는, 각각 종래예의 반도체 장치의 단면도 및 평면도이다.
도 11(a), 11(b) 및 11(c) 는, 열산화에 의해 게이트 절연막을 형성한 경우와, 라디칼 산화에 의해 게이트 절연막을 형성한 경우에 있어서의 채널 방위와 S 팩터의 관계를 비교하여 설명하기 위한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명*
1 : p 형 반도체 기판
2 : n 형 불순물 영역
3a, 3b : 고농도 p 형 불순물 영역
4a, 4b : 고농도 n 형 불순물 영역
5 : 게이트 절연막
6, 7 : 게이트 전극
8 : 게이트 배선
9 : 출력 배선
10, 11 : 전원 배선
12 : 지지 기판
13 : 매립 산화막
14 : SOI (Silicon on Insulator) 층
15 : 게이트 절연막
16 : 게이트 전극
17 : 소스·드레인층 (NMOS 트랜지스터)
18 : 소스·드레인층 (PMOS 트랜지스터)
19 : 게이트 배선
20 : 출력 배선
21, 22 : 전원 배선
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 반도체 장치에 대해, 도면을 참조하여 설명한다.
(실시예 1)
실시예 1 에 대해 도 1 을 이용하여 설명한다. 도 1(a) 에 본 발명의 제 1 실시예에 의한 반도체 장치의 개략 사시도, 도 1(b) 에 도 1(a) 에 있어서의 A-A' 선의 단면도, 도 1(c) 에 도 1(a) 에 있어서의 B-B' 선의 단면도를 각각 나타낸다. 도 1 의 실시예는, 동일 디멘션에서 전류 구동 능력이 밸런스하도록 설계한 SOI 형 3 차원 구조 CMOS 디바이스이고, p 채널 MOS 트랜지스터는 홀 이동도가 커지는 (110) 면에만 제조하고, n 채널 MOS 트랜지스터는 전자 이동도가 약간 떨어지는 (110) 면에 추가하여 전자 이동도가 큰 측벽의 (100) 면도 게이트를 구성하도록 제조한 것이다. 즉, n 채널·트랜지스터는 3 차원 구조, p 채널·트랜지스터는 플래너 구조로 한 것이다.
도 1(b), (c) 에 나타내는 바와 같이, 지지 기판 (12) 상에 200㎚ 두께의 매 립 산화막 (13) 에서 분리된 소정 두께의 (110) 면방위의 실리콘 즉 n 형 (기판 인 (P) 농도 1017㎝-3) 의 SOI (Silicon on Insulator) 층 (14-n, 14-p) 을 갖는 기판을 준비한다. 여기에서, SOI 층 (14-n 및 14-p) 의 표면은, 채널의 길이 방향이 <110> 방향이 되도록 하는 것이 바람직하다. 이것은, (110) 면에서의 홀의 이동에 의한 포화 전류량이 <110> 방향에서 최대가 되기 때문이다. 한편, (100) 면에서의 전자의 이동에 의한 포화 전류량은 결정 방향 의존성이 작은 것을 고려해 둘 필요가 있다.
도시된 예에서는, SOI 층 중, n 채널·트랜지스터를 형성하는 영역 (14-n) 및 p 채널·트랜지스터를 형성하는 영역 (14-p) 이외에는 에칭에 의해 제거되어 있고, 이 결과, 각 영역 (14-n, 14-p) 이 산화막 (13) 상에 분리·형성되어 있다. SOI 층은 i 층으로서 양방의 영역에 공통으로 해도 되고, p 형으로서 나중에 p 채널·트랜지스터를 형성하는 영역 (14-p) 을 n 형으로 변환해도 된다. 이 때, 임계값 조정용 불순물 주입을 실시하고, 기판 농도 조정을 실시해도 된다. 예를 들어, 100㎚ 세대일 때에는, 4×1018㎝-3 으로 한다. 분리된 각 영역의 측면은, (100) 면으로 되어 있다. 이들 측면 중, n 채널·트랜지스터 영역 (14-n) 의 채널 영역의 측면을 제외한 측면에는, 도 1(b) 에 나타내는 바와 같이, 공지된 방법으로 두꺼운 산화막 (25) 이 형성되어 있다.
예를 들어, 두꺼운 산화막 (25) 은 이하의 수법에 의해 형성할 수 있다. 먼저, CVD 법에 의해, SiO2 를 45㎚ 이상, 퇴적한 후, 데미지가 작은 이방성 에칭을 이용하여, 측벽에 산화막을 남기면서 에칭한 후, 트랜지스터 영역 (14-n) 이외에 마스크를 하고, 웨트 에칭에 의해, n 채널·트랜지스터 영역 (14-n) 의 채널 영역의 측면 측벽의 두꺼운 산화막을 제거하고, 트랜지스터 영역 (14-p) 의 측벽에 두꺼운 산화막 (25) 을 남긴다.
도 1(b) 에서는, 산화막 (25) 의 형성 후, 세정을 실시하고, 이어서 게이트 산화를 마이크로파 여기의 플라즈마 장치에서 실시하여, 7㎚ 의 SiO2 막을 n 채널·트랜지스터 영역 (14-n) 의 채널 영역 상면 및 측면, p 채널·트랜지스터 영역 (14-p) 의 채널 영역 상면에 각각 형성한다. 이 때, 원하는 전기적 용량을 얻기 위한 막두께를 형성해도 된다. 또, 게이트 절연막 (15) 은, Si3N4, HfOx, ZrOx, La2O3 등의 금속 산화물, PrxSiyNz 등의 금속 질화물 등의 고유전율 재료를 이용해도 된다.
그 후, 인 또는 붕소, 또는 인, 비소의 합계 농도를 1020㎝-3 이상 함유하는 다결정 실리콘을 형성하고, 원하는 게이트 길이, 게이트 폭으로 에칭하고, 게이트 전극 (16) 을 형성한다. 그 후, NMOS 트랜지스터 영역의 소스·드레인층 (17) 에는 비소를 4×1015㎝-2, PMOS 트랜지스터 영역의 소스·드레인층 (18) 에는 붕소를 4×1015㎝-2, 이온 주입하고, 활성화를 실시한다.
또한, SiO2 막을 CVD 로 형성하고, 도 1(c) 에 나타내는 바와 같이, 배선층으로서 게이트 배선 (19), 출력 배선 (20), 전원 배선 (21) 및 전원 배선 (22) 을 형성함으로써, 동일 기판 상에 inversion 형 (즉, inversion-mode) PMOS 트랜지스터 (100p) 와 inversion 형 (즉, inversion-mode) NMOS 트랜지스터 (100n) 를 형성할 수 있다. 여기에서, n 채널·트랜지스터 영역 (14-n) 의 채널 영역 상면 및 측면의 합계 면적과 p 채널·트랜지스터 영역 (14-p) 의 채널 영역 상면의 면적을 동일하게 하고, 또한 양 트랜지스터의 동작 속도가 동일해지도록 한다.
여기에서, 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 L 을 동일하게 하고, n 채널·트랜지스터 영역 (14-n) 의 채널 영역 상면의 폭을 Wn, 측면의 높이를 H 로 하고, p 채널·트랜지스터 영역 (14-p) 의 채널 영역 상면의 폭을 Wp 로 한다. 그리고 식 (1) 이 성립되도록 한다.
양 트랜지스터의 동작 속도가 동일해지기 위해서는 식 (2) 가 성립될 필요가 있다. 여기에서, NMOS 트랜지스터의 (100) 및 (110) 면에 있어서의 상호 컨덕턴스를 각각 gmn(100) 및 gmn(110) 으로 하고, PMOS 트랜지스터의 (110) 면에 있어서의 상호 컨덕턴스를 gmp(110) 으로 하면, 이들 상호 컨덕턴스 gmn(100), gmn(110), 및 gmp(110) 은 모두 이미 알려져 있다. 또, 예를 들어 Wn 을 적당한 값으로 정하면, 필요한 H 및 Wp 가 식 (1) 및 식 (2) 의 연립 방정식의 답으로서 얻어진다. 또한, SOI 층은 (551) 면과 같은 (110) 면으로부터 ±10°이내에서 기울인 면방위이면, NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 갖는다.
이와 같은 조건하에, 예를 들어 Wn 을 22㎚ 로 하고, gmn(110) 은 약 0.7gmn(100), gmp(110) 은 0.8gmn(100) 으로 하면, H 는 5.5㎚, Wp 는 33㎚ 가 된 다. 또한, 도시한 실시예에서는 채널 길이를 양 트랜지스터 모두 25㎚ 로 하였다.
Wp=2H+Wn (1)
gmp(110)×Wp=gmn(100)×2H+gmp(110)×Wn (2)
이와 같이 하면, NMOS 트랜지스터 (100n) 와 PMOS 트랜지스터 (100p) 의 채널 면적 및 게이트 면적을 거의 동일하게 하고, 양 트랜지스터의 전류 구동 능력, 나아가서는 동작 속도를 거의 동일하게 할 수 있어, 풀밸런스드 CMOS 를 얻을 수 있다. 이 구조에 의해, 도 10 의 종래예와 비교하여, 소요 면적으로 절반 이하로 할 수 있어, 동작 속도를 1 자리수 정도 고속화하는 것이 가능해진다. 또한, pn 양 트랜지스터의 게이트 면적을 동일하게 함으로써, 양 트랜지스터의 게이트 용량이 동일해지고, 도 3 에 나타내는 바와 같이, 이들 트랜지스터로 구성한 아날로그 스위치의 오프셋 잡음을 15dB 이나 저감시킬 수 있다. 여기에서, 도 1(c) 에 나타낸 실시예는, 상기 기술한 바와 같이, PMOS 트랜지스터 및 NMOS 트랜지스터의 쌍방을 inversion 형 트랜지스터에 의해 구성한 것이다.
도 2(a), (b) 및 (c) 는, 도 1(c) 이외의 3 개의 실시예를 나타내고 있고, 도 1(c) 에 상당하는 방향의 단면도이다. 도 2(a) 는 n 채널·트랜지스터 (즉, NMOS 트랜지스터) (101n) 및 p 채널·트랜지스터 (즉, PMOS 트랜지스터) (101p) 가 모두 accumulation 형인 예이고, 도 2(b) 는 n 채널·트랜지스터 (즉, NMOS 트랜지 스터) (102n) 가 accumulation 형이고 p 채널·트랜지스터 (PMOS 트랜지스터) (102p) 가 inversion 형인 예이다. 도 2(b) 의 구성은, 동일 도전형 well (n 웰) 과 동일 도전형 (p+ 형) 의 게이트 전극에 의해 형성되므로 프로세스가 간단화되는 이점이 있고, 또, accumulation 모드의 n 채널·트랜지스터를 사용함으로써 CMOS 전체의 1/f 노이즈를 저감시킬 수 있다. 또, 도 2(c) 는 n 채널·트랜지스터 (NMOS 트랜지스터) (103n) 가 inversion 형이고 p 채널·트랜지스터 (PMOS 트랜지스터) (103p) 가 accumulation 형인 예이다. 이 예의 것은, 동일 도전형의 well (p 웰) 과 동일 도전형 (n+ 형) 의 게이트 전극에 의해 형성되므로 프로세스가 간단화되는 이점이 있고, 또, n+ 형 폴리실리콘 게이트 전극만을 사용하므로, 박막화에 의한 보론의 확산 (보론은 게이트 산화막으로 확산되기 쉽고 그 때문에 캐리어의 계면 이동도가 열화된다는 현상이 발생한다) 을 방지할 수 있다. 나중에 기술하는 바와 같이, accumulation 형 트랜지스터를 사용함으로써, inversion 형에 비해 전류 구동 능력이 커진다는 (도 9) 이점도 있다.
여기에서, 도 4 내지 도 9 를 참조하여, 도 2(a), (b) 의 n 채널·트랜지스터 (NMOS 트랜지스터) (102n, 103n) 를 예로 들어, 본 발명에 의한 accumulation 형 트랜지스터에 대해 설명한다.
도 4(a) ∼ (d) 에는, accumulation 형 n 채널·트랜지스터 (NMOS 트랜지스터) 의 동작 원리가 나타나 있다. 먼저, 도 4(a) 에 나타내는 바와 같이, 게이트 전압 (Vg) 이 제로인 경우, 공핍층 (depletion-layer) 이 SOI 층의 전체에 확대 되어 있다. 도 4(b) 에 나타내는 바와 같이, 게이트 전압 (Vg) 이 인가되면, 공핍층이 채널 상면까지 후퇴하여 벌크 전류 (Ibulk) 가 흐른다. 이어서, 게이트 전압이 증가하면, 도 4(c) 및 (d) 에 나타내는 바와 같이, 축적 전류 (Iacc) 도 흐른다.
이 현상을 도 5(a) 및 (b) 를 이용하여 설명하면, SOI 구조를 취하고, 게이트 전극과 SOI 층의 일함수차로 발생하는 공핍층 폭을 SOI 층의 두께보다 커지도록 하면, 도 5(a) 에 나타내는 accumulation 구조로 노멀리 오프형 MOS 트랜지스터가 가능해진다. 여기에서, 도시한 n 채널·트랜지스터에서는 p+ 폴리실리콘 (일함수 5.2eV) 을 게이트 전극에 이용하고, p 채널·트랜지스터에서는 n+ 폴리실리콘 (일함수 4.1eV) 을 게이트 전극에 사용함으로써 SOI 층과의 일함수차를 발생시킬 수 있다.
도 9 에 나타내는 바와 같이, 실리콘의 (110) 면 상에 accumulation 구조의 n 채널·트랜지스터를 형성함으로써, 실리콘 (100) 면 상에 구성한 통상의 n 채널·트랜지스터와 비교하여 동일한 전류 구동 능력을 실현할 수 있다. 또, 실리콘의 (110) 면 상에 accumulation 구조의 p 채널·트랜지스터를 형성함으로써, 실리콘 (100) 면 상에 형성한 p 채널·트랜지스터와 비교하여 2.5 배의 전류 구동 능력을 실현할 수 있다.
또, 도 6 에 나타내는 바와 같이, 1/f 잡음도 저감시킬 수 있다. 본 발명의 accumulation 형 디바이스는, pn 접합 장벽에 의해 노멀리 오프를 실현하는 것이 아니라, 게이트 전극과 SOI 층의 일함수차, SOI 층의 두께, 드레인 전압, 소 스·드레인 사이 거리를 최적화하고, 도 5(a) 에 나타내는 바와 같이 게이트 전압이 0v 일 때 소스·드레인 사이에 공핍층이 존재하여 배리어가 형성되도록 하면, 노멀리 오프가 된다. 도 5(b) 에 나타내는 바와 같이, 온 (on) 시에는 채널은 축적층에 형성되므로, 통상의 반전층을 형성하는 inversion 형 MOS 트랜지스터에 비해 채널 영역의 수직 전계가 작아지기 때문에, 실효 이동도를 크게 할 수 있다. 이 때문에, SOI 층의 불순물 농도가 높아져도 이동도의 열화가 발생하지 않는다. 또한, 온 시에는 축적층뿐만 아니라 SOI 층 전체 (벌크부) 에도 전류가 흐르기 때문에, SOI 층의 불순물 농도가 높을수록 전류 구동 능력을 크게 할 수 있다.
통상의 MOS 트랜지스터에서는, 미세화에 수반하여, 채널 영역의 불순물 농도를 높게 하면 채널 이동도가 열화되는 것에 비교하면, 본 발명의 accumulation 형 디바이스는 미세화에는 매우 유리하다. 전류 구동 능력을 가능한 한 크게 하고, 미세화에 대해 펀치 스루 내성을 갖게 하여 노멀리 오프를 실현하기 위해서는, accumulation 형 n 채널·트랜지스터에는 일함수가 가능한 한 큰 게이트 전극을, accumulation 형 p 채널·트랜지스터에는 일함수가 가능한 한 작은 게이트 전극을 사용하는 것이 바람직하다.
본 발명의 accumulation 형 디바이스는, 이와 같이 게이트 전극 재료와 SOI 층의 일함수차를 크게 함으로써 SOI 층에 공핍층을 형성하고, 드레인 전극에 인가한 전압에 의한 채널 방향의 전계가 소스단에 영향을 미치지 않도록 하여 펀치 스루 내성을 갖게 한다. SOI 층의 두께가 두꺼울수록 전류 구동 능력이 커지는 데, 일함수차에 의해 발생한 게이트로부터의 전계가 SOI 층의 하단 (저면) 에까지 영향을 미치기 어려워진다. 그래서, 일함수차를 크게 하는 것이 본 발명의 accumulation 형 디바이스에서 가장 중요한 요건이다.
도 7(a) 에 accumulation 형 n 채널·트랜지스터에 있어서, 게이트 전극의 일함수를 5.2eV 와 6.0eV 인 것을 사용했을 때 허용되는 (노멀리 오프가 되는) SOI 층의 두께를 나타낸다. 게이트 절연막은 EOT 로 0.5㎚ 와 1.0㎚ 인 경우를 나타내고 있다. 노멀리 오프로 하는 데에 허용되는 각 미세화 세대 (게이트 길이) 에서의 SOI 층의 두께는 일함수가 커질수록 두꺼워지고, 22㎚ 세대에서는, 5.2eV 와 6.0eV 에서는 약 2 배의 두께가 된다. 도 7(b) 에는 5.2eV 와 6.0eV 의 게이트 전극을 사용한 경우의 밴드도를 나타낸다 (절연막 두께 1㎚). 이 도면에 나타내는 바와 같이, 일함수가 커지면 SOI 층을 두껍게 할 수 있어, 전류 구동 능력이 증대된다.
도 8 에, 공핍층 두께와 기판 불순물 농도의 상관도를 나타낸다. 이 도면을 참조하면, 본 발명의 accumulation 형 n 채널·트랜지스터 (102n, 103n) 에서, 게이트 전극 (16) 을 P+ 다결정 실리콘으로 형성하면, 그 일함수는 대략 5.15eV 이고, 기판의 1017㎝- 3 의 n 형 실리콘층 (14n) 의 일함수는 대략 4.25eV 이므로, 대략 0.9eV 의 일함수차가 발생한다. 이 때의 공핍층 두께는 약 90㎚ 정도이므로, SOI 층은 두께를 45㎚ 로 해도 완전하게 공핍화되어 있다. 도 8 에 나타내는 것은, 일함수차가 0.9eV 일 때의 기판 불순물 농도와 공핍층 두께의 관계이다. 여기에서, 기판 불순물 농도와 SOI 막두께는, SOI 막두께가 공핍층 두께보다 얇은 범위에서 선택하는 것이 가능하다. 또, 게이트 전극 재료는, 일함수차를 고려하여, SOI 층이 완전 공핍화되는 것이면, 다결정 실리콘이 아니고, W, Pt, Ni, Ge, Ru, 및 그 실리사이드를 이용해도 된다.
본 발명의 반도체 장치의 게이트 절연막은, 마이크로파 여기에 의한 고밀도 플라즈마를 이용하고, 라디칼 산화, 라디칼 질화, 또는 라디칼 산질화에 의해 형성하는 것이 바람직한 것을, 도 11 을 이용하여 설명한다. 도 11(a) 는 열산화에 의해 게이트 절연막을 형성한 경우와 라디칼 산화에 의해 게이트 절연막을 형성한 경우의, 채널 방위에 의한 S 팩터를 나타내는 그래프이다.
디바이스로는, 도 11(b) 에 나타내는, Accumulation 모드의 3 차원 p 채널 MOS 트랜지스터를 10 개 이용하여 측정하였다. 채널 영역의 표면은 (100) 면이고, 그 방위는 <110> 방향이다. 채널 영역의 모든 원은 도 11(a) 에 기재된 바와 같다. 채널 영역 표면의 결정면이 (100) 면이고 그 결정 방위가 <110> 방향일 때, 채널 영역의 측면에 그것과 동일한 결정면이 나타나기 때문에, 이 경우의 채널 영역 측면의 결정면은 (110) 면이다.
도 11(c) 에 나타내는 바와 같이, 채널 표면의 방위를 <110> 방향으로부터 45°k 회전시키면 방위는 <100> 방향이 된다. 이와 같이 하여 180°회전했을 때의, 15°마다의 S 팩터가 도 11(a) 에 나타나 있다. S 팩터란, 드레인 전류를 10 배로 하기 위해 필요한 게이트 전압을 나타내는 것으로, 작을수록 양호한 것인데, 이론값은 60mV/dec 이다. 도 11(a) 에 나타내는 바와 같이, 열산화 (900 ℃ dry 분위기) 로 게이트 절연막을 형성하면 80 ∼ 100mV/dec 로 이론값의 1.3 배 ∼ 1.7 배가 되고, 또한 결정면의 방위에 의한 편차도 큰데, 라디칼 산화 (Kr 과 산소의 플라즈마로 400℃ 에서 산화) 에서는 64 ∼ 69mV/dec 로 이론값의 1.06 배 ∼ 1.15 배에 지나지 않아, 종래의 열산화막에 비해 압도적으로 우수하다는 것을 알 수 있다. 라디칼 질화 및 라디칼 산질화로 게이트 절연막을 형성한 경우에도 동일하다는 것을 확인하였다.
본 발명의 CMOS 구조에 있어서는, SOI 층으로서 바람직하게는 (110) 면으로부터 ±10°이내에서 기울인 면방위로 하고, accumulation 형 트랜지스터에서는 SOI 층의 두께는 게이트 전극과 SOI 층의 일함수차에 의한 공핍층의 두께보다 얇은 구조로 한다. 이들 구조로 함으로써, 전류 구동 능력을 향상시키고, NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 갖도록 밸런스시킨다. 또, NMOS 트랜지스터와 PMOS 트랜지스터를 동일한 반도체 기판에 구성함으로써 절연 분리의 면적분을 작게 할 수 있다는 이점도 있다. 이와 같이, NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 갖도록 밸런스시킴으로써, 집적도를 높게 할 수 있는 반도체 장치가 얻어진다.
이상 본 발명을 실시예에 기초하여 구체적으로 설명했는데, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경이 가능한 것은 말할 필요도 없다. 예를 들어, 본 발명은, 인버터 회로로서 논리 회로에 적용할 수 있을 뿐만 아니라, 다른 전자 회로에도 적용할 수 있다.

Claims (16)

  1. 상이한 도전형 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서,
    SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막을 이용하여 n 채널·트랜지스터를 형성함과 함께 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 이용하여 p 채널·트랜지스터를 형성하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면이 (110) 면 또는 (110) 면으로부터 ±10°이내의 면을 갖도록 함과 함께, 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 (110) 면으로부터 ±10°이내의 면과는 상이하고 또한 (110) 면으로부터 ±10°이내의 면보다 전자의 이동도가 큰 하나 또는 복수의 면을 갖도록 하고, 상기 제 2 반도체층의 채널을 형성하는 제 3 영역의 표면이 (110) 면 또는 (110) 면으로부터 ±10°이내의 면을 갖도록 하고, 상기 제 1 영역의 표면의 면적과 상기 제 2 영역의 표면의 면적의 합이 상기 제 3 영역의 표면의 면적과 동일하거나 동등해지고 또한 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터의 동작 속도가 동일하거나 동등해지도록, 상기 제 1 영역의 표면의 폭 및 길이, 상기 제 2 영역의 표면의 높이 및 길이, 그리고 상기 제 3 영역의 표면의 폭 및 길이를 정한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터는 모두 normally off 이고, 또한 상기 n 채널·트랜지스터를 inversion 형 또는 accumulation 형으로 하고, 상기 p 채널·트랜지스터를 inversion 형 또는 accumulation 형으로 한 것을 특징으로 하는 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터를 모두 inversion 형으로 한 것을 특징으로 하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터를 모두 accumulation 형으로 한 것을 특징으로 하는 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 n 채널·트랜지스터를 inversion 형으로 하고, 상기 p 채널·트랜지스터를 accumulation 형으로 한 것을 특징으로 하는 반도체 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 n 채널·트랜지스터를 accumulation 형으로 하고, 상기 p 채널·트랜지 스터를 inversion 형으로 한 것을 특징으로 하는 반도체 장치.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 제 2 게이트 절연막 상에 형성되는 제 2 게이트 전극과 상기 제 2 반도체층의 일함수차에 의해 상기 제 2 반도체층에 형성되는 공핍층의 두께가 상기 제 2 반도체층의 막두께보다 커지도록 상기 제 2 게이트 전극의 재료 및 상기 제 2 반도체층의 불순물 농도를 선택하는 것을 특징으로 하는 반도체 장치.
  8. 제 4 항 또는 제 6 항에 있어서,
    상기 제 1 게이트 절연막 상에 형성되는 제 1 게이트 전극과 상기 제 1 반도체층의 일함수차에 의해 상기 제 1 반도체층에 형성되는 공핍층의 두께가 상기 제 1 반도체층의 막두께보다 커지도록 상기 제 1 게이트 전극의 재료 및 상기 제 1 반도체층의 불순물 농도를 선택하는 것을 특징으로 하는 반도체 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 게이트 절연막이, 마이크로파 여기의 플라즈마로 형성된 SiO2, Si3N4 및 금속 실리콘 합금의 산화막, 금속 실리콘 합금의 질화막을 적어도 1 종류 함유하는 것을 특징으로 하는 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    상기 제 1 및 제 2 게이트 절연막이 600℃ 이하의 온도에서 형성된 것을 특징으로 하는 반도체 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    채널 길이를 구성하는 상기 제 1 영역의 표면의 길이, 상기 제 2 영역의 표면의 길이, 및 상기 제 3 영역의 표면의 길이를 모두 서로 동일하도록 정한 것을 특징으로 하는 반도체 장치.
  12. 상이한 도전형 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서,
    SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막을 이용하여 일 도전형 트랜지스터를 형성함과 함께 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 이용하여 다른 도전형 트랜지스터를 형성하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면을 제 1 결정면을 갖도록 함과 함께 상기 제 1 영역의 표면과 교차하는 면에 형성된 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 상기 제 1 결정면과는 상이하고 또한 캐리어의 이동도도 상이한 제 2 결정면을 갖도록 하고, 상기 제 2 반도체층의 채널을 형성하는 제 3 영역의 표면을 상기 제 1 결정면을 갖도록 하고, 상기 제 1 영역의 표면에 있어서의 상호 컨덕턴스 gm 을 gm1, 상기 제 2 영역의 표면에 있어서의 상호 컨덕턴스 gm 을 gm1 보다 큰 gm2 (즉, gm2>gm1) 로 하고, 상기 제 3 영역의 표면에 있어서의 상호 컨덕턴스 gm 을 gm1 보다 크지만 gm2 보다는 작은 gm3 (즉, gm1<gm3<gm2) 으로 하고, 상기 제 1 영역의 표면의 길이를 L1, 폭을 W1, 상기 제 2 영역의 표면의 길이를 L1, 폭을 W2 로 하고, 상기 제 3 영역의 표면의 길이를 L2, 폭을 W3 으로 하고, W1, W2, W3, L1, L2 중 어느 것 3 개를 소정의 값으로 했을 때,
    W1×L1+W2×L1=W3×L2 를 만족하고, 또한
    (gm1×W1/L1)+(gm2×W2/L1)=gm3×W3/L2
    를 만족하도록 W1, W2, W3, L1, L2 중 잔여 2 개를 정함으로써,
    상기 일 도전형 트랜지스터와 상기 다른 도전형 트랜지스터를, 채널 영역의 면적을 서로 동일하거나 동등하게 하면서 동작 속도를 서로 동일하거나 동등해지도록 한 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 L1 과 상기 L2 를 동일하게 함으로써, W1, W2, W3 중 어느 것 1 개를 소정의 값으로 하여,
    W1+W2=W3 를 만족하고, 또한
    gm1×W1+gm2×W2=gm3×W3
    을 만족하도록 W1, W2, W3 중 잔여 2 개를 정하는 것을 특징으로 하는 반도체 장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제 2 영역을 상기 제 1 영역 표면과 수직인 면으로서 상기 제 1 영역 표면의 양측으로 연장되는 상기 제 1 반도체층의 양측면의 부분을 이용하고, 그 영역의 높이를 H 로 하고, 상기 W2 를 2H 로 하도록 한 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 일 도전형 트랜지스터와 상기 다른 도전형 트랜지스터를, 상기 제 1 결정면을 (110) 면 또는 (110) 면으로부터 ±10°이내의 면으로 한 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 일 도전형 트랜지스터 및 상기 다른 도전형 트랜지스터를, 각각 n 채널·트랜지스터, 및 p 채널·트랜지스터로 한 것을 특징으로 하는 반도체 장치.
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