CN102280454B - 半导体晶体管结构及其制造方法 - Google Patents

Abstract

一种半导体晶体管结构，包括：一绝缘体上硅，该绝缘体上硅包括埋氧层和顶层硅，该顶层硅的中间有一凹部，该凹部两侧分别为顶层硅的源区和漏区，该源区和漏区之间通过多个硅鳍状结构连接形成沟道，该顶层硅的源区、漏区和硅鳍状结构为同一掺杂类型；一栅极导电条制作在凹部内，并包裹硅鳍状结构；一漏电极，该漏电极制作在顶层硅的漏区上；一源电极，该源电极制作在顶层硅的源区上；一栅电极，该栅电极制作在栅极导电条上。

Description

半导体晶体管结构及其制造方法

技术领域

本发明涉及一种半导体器件，尤其涉及半导体鳍状沟道晶体管(FinFET)结构及其制造方法。

背景技术

随着集成电路制造技术的不断进步，金属-氧化物-半导体场效应晶体管(MOSFET)的特征尺寸已小至几十纳米。器件继续缩小面临的问题之一就是短沟道效应，以及由此带来的芯片静态功耗的增加。

多栅鳍状沟道晶体管(FinFET)有望克服这一效应，使器件尺寸得以继续缩小。多栅FinFET以其鳍状沟道代替常规MOSFET的平面沟道，在每个鳍状沟道的多个表面覆盖栅极，这样栅极从多个方向对鳍状沟道进行控制，几个方向电场的耦合作用可以显著增强栅极的调制能力。在器件截止时，多栅鳍状结构可以抑制漏极电场向沟道的渗透，从而抑制短沟道效应；在器件开启时，由于鳍状沟道多个表面覆盖栅极，因此有多个表面可以在栅极的调制下参与载流子输运，导通电流为多个表面输运电流之和，从而提高电流驱动能力。多栅FinFET根据鳍状沟道覆盖栅极的表面数可分为双栅FinFET、三栅FinFET、Ω栅FinFET和围栅FinFET，其中围栅FinFET对短沟道效应的免疫性最强。

纳米尺度MOSFET继续缩小面临的另一个问题是制造中对沟道掺杂浓度梯度的控制。传统反型模式MOSFET的沟道区与源/漏区掺杂类型不同，要减小PN结的空间扩展，需要提高两侧掺杂浓度。这一方面容易导致带带隧穿；另一方面要求沟道两端在几个纳米的距离内掺杂浓度的急剧变化，即很高的浓度梯度，给离子注入后的退火带来挑战，因为退火会导致杂质扩散，杂质分布发生变化。

发明内容

本发明的目的在于，提供了一种半导体晶体管结构及其制造方法，其是无PN结的围栅FinFET，用以克服短沟道效应，同时缓解器件对沟道掺杂浓度梯度的要求。

本发明提供一种半导体晶体管结构，包括：

一绝缘体上硅，该绝缘体上硅包括埋氧层和顶层硅，该顶层硅的中间有一凹部，该凹部两侧分别为顶层硅的源区和漏区，该源区和漏区之间通过多个硅鳍状结构连接形成沟道，该顶层硅的源区、漏区和硅鳍状结构为同一掺杂类型；

一栅极导电条制作在凹部内，并包裹硅鳍状结构；

一漏电极，该漏电极制作在顶层硅的漏区上；

一源电极，该源电极制作在顶层硅的源区上；

一栅电极，该栅电极制作在栅极导电条上。

本发明还提供一种半导体晶体管结构的制备方法，包括如下步骤：

步骤1：选用绝缘体上硅，对其顶层硅进行掺杂，掺杂类型为N型或P型；

步骤2：通过热氧化在顶层硅的表面生长一层SiO₂硬掩膜；

步骤3：通过光刻和SiO₂刻蚀，在SiO₂硬掩膜上预定义器件区，预定义器件区后的SiO₂硬掩膜包括源区SiO₂硬掩膜、漏区SiO₂硬掩膜和沟道区鳍状结构SiO₂硬掩膜，SiO₂硬掩膜被刻蚀掉的区域露出顶层硅；

步骤4：通过低压化学汽相沉积在SiO₂硬掩膜和露出的顶层硅上覆盖一层氮化硅硬掩膜；

步骤5：通过光刻和氮化硅刻蚀，在氮化硅硬掩膜上重新定义源区和漏区，重新定义源区和漏区后的氮化硅硬掩膜包括源区氮化硅硬掩膜和漏区氮化硅硬掩膜；

步骤6：在SiO₂硬掩膜和氮化硅硬掩膜的掩蔽下，刻蚀顶层硅，露出埋氧层，得到顶层硅的源区、漏区和硅鳍状结构；

步骤7：选择性热氧化，在硅鳍状结构表面生成SiO₂层，热氧化对硅的消耗使硅鳍状结构的截面尺寸减小，而源区和漏区在氮化硅硬掩膜的阻挡下表面未被氧化；

步骤8：采用磷酸溶液去除源区和漏区上的氮化硅硬掩膜；

步骤9：湿法腐蚀去除SiO₂硬掩膜和SiO₂层，湿法腐蚀的各向同性使硅鳍状结构因其下方的埋氧层被腐蚀而悬空，在硅鳍状结构的周围出现凹部；

步骤10：通过热氧化或化学气相沉积在源区、漏区和硅鳍状结构的表面生长绝缘介质层，使其包裹悬空的硅鳍状结构；

步骤11：通过化学气相沉积在绝缘介质层上覆盖导电材料层；

步骤12：通过光刻和刻蚀在导电材料层上定义出栅极导电条；

步骤13：对源区和漏区进行掺杂，掺杂类型与步骤1的掺杂类型相同；

步骤14：在源区、漏区和栅极导电条上分别制作源电极、漏电极和栅电极，完成器件的制备。

附图说明

为进一步说明本发明的技术内容，结合实施例及附图详细说明如下，其中：

图1示出了本发明提供的半导体晶体管结构的三维示意图。

图2示出了本发明提供的半导体晶体管结构的俯视图。

图3示出了本发明提供的半导体晶体管结构沿A-A’的剖面图。

图4示出了本发明提供的半导体晶体管结构沿B-B’的剖面图。

图5示出了在顶层硅12上生长一层SiO₂硬掩膜13后，沿A-A’的剖面图。

图6示出了在SiO₂硬掩膜13上预定义器件区后的俯视图。

图7示出了在SiO₂硬掩膜13上预定义器件区后，沿A-A’的剖面图。

图8示出了覆盖一层氮化硅硬掩膜5后，沿A-A’的剖面图。

图9示出了在氮化硅硬掩膜5上重新定义源区和漏区后的俯视图。

图10示出了在氮化硅硬掩膜5上重新定义源区和漏区后，沿B-B’的剖面图。

图11示出了在氮化硅硬掩膜5上重新定义源区和漏区后，沿C-C’的剖面图。

图12示出了刻蚀顶层硅12后，沿A-A’的剖面图。

图13示出了刻蚀顶层硅12后，沿C-C’的剖面图。

图14示出了选择性热氧化后，沿A-A’的剖面图。

图15示出了选择性热氧化后，沿B-B’的剖面图。

图16示出了去除氮化硅硬掩膜5后，沿B-B’的剖面图。

图17示出了湿法腐蚀去除SiO₂硬掩膜13和SiO₂层23后，沿A-A’的剖面图。

图18示出了湿法腐蚀去除SiO₂硬掩膜13和SiO₂层23后，沿B-B’的剖面图。

图19示出了生长绝缘介质层124后，沿A-A’的剖面图。

图20示出了生长绝缘介质层124后，沿B-B’的剖面图。

图21示出了覆盖导电材料层后，沿A-A’的剖面图。

图22示出了在导电材料层上定义栅极导电条14后，沿B-B’的剖面图。

图23示出了完成器件制备后，沿B-B’的剖面图，与图4对应。

具体实施方式

请参阅图1-图4所示，本发明提供一种半导体晶体管结构，包括：

一绝缘体上硅10，该绝缘体上硅10包括埋氧层11和顶层硅12，该顶层硅12的中间有一凹部111，该凹部111两侧分别为顶层硅12的源区121和漏区122，该源区121和漏区122之间通过多个硅鳍状结构123连接形成沟道，该顶层硅12的源区121、漏区122和硅鳍状结构123为同一掺杂类型；其中顶层硅12的源区121、漏区122和硅鳍状结构123的表面制作有一绝缘介质层124；其中绝缘介质层124的材料为SiO₂、氮氧化物、HfO₂、ZrO₂、Al₂O₃、TiO₂、La₂O₃、SrTiO₃或LaAlO₃，或其混合结构；其中顶层硅12的源区121和漏区122为同一掺杂类型，掺杂类型为N型或P型，掺杂浓度为1×10¹⁹cm^-3-1×10²¹cm^-3；其中硅鳍状结构123的数量为1-500；其中硅鳍状结构123的截面形状为矩形、圆角矩形、圆形、椭圆形、三角形或梯形；其中硅鳍状结构123的截面尺寸为3纳米-100纳米；其中硅鳍状结构123的掺杂类型与源区121、漏区122相同，硅鳍状结构123的掺杂浓度为1×10¹⁵cm^-3-1×10²¹cm^-3；

一栅极导电条14制作在凹部111内，并包裹硅鳍状结构123；其中该栅极导电条14的制作材料为多晶硅、多晶硅/锗、金属、金属化合物或其混合结构；

一漏电极15，该漏电极15制作在顶层硅12的漏区122上；其中该漏电极15与顶层硅12的漏区122实现欧姆接触；

一源电极16，该源电极16制作在顶层硅12的源区121上；其中该源电极16与顶层硅12的漏区121实现欧姆接触；

一栅电极17，该栅电极17制作在栅极导电条14上；其中该栅电极17与栅极导电条14实现欧姆接触。

该半导体晶体管结构完全依靠栅极导电条14对其包裹的硅鳍状结构123的静电控制来实现沟道的导通或截止，即：硅鳍状结构123中的载流子全耗尽时半导体晶体管截止，硅鳍状结构123内呈电中性或出现载流子积累时半导体晶体管导通。

请参阅图5-图23所示，本发明提供一种半导体晶体管结构的制备方法，包括如下步骤：

步骤1：选用绝缘体上硅10，对其顶层硅12进行掺杂，掺杂类型为N型或P型，掺杂浓度为1×10¹⁵cm^-3-1×10²¹cm^-3；

步骤2：通过热氧化在顶层硅12的表面生长一层SiO₂硬掩膜13；其中SiO₂硬掩膜13的厚度为10-50纳米；

步骤3：通过光刻和SiO₂刻蚀，在SiO2硬掩膜13上预定义器件区，预定义器件区后的SiO₂硬掩膜13包括源区SiO₂硬掩膜131、漏区SiO₂硬掩膜132和沟道区鳍状结构SiO₂硬掩膜133，SiO₂硬掩膜13被刻蚀掉的区域露出顶层硅12；

步骤4：通过低压化学汽相沉积在SiO₂硬掩膜13和露出的顶层硅12上覆盖一层氮化硅硬掩膜5；其中氮化硅硬掩膜5的厚度为50-200纳米；

步骤5：通过光刻和氮化硅刻蚀，在氮化硅硬掩膜5上重新定义源区和漏区，重新定义源区和漏区后的氮化硅硬掩膜5包括源区氮化硅硬掩膜51和漏区氮化硅硬掩膜52；其中该源区氮化硅硬掩膜51和漏区氮化硅硬掩膜52完全覆盖步骤3中在SiO₂硬掩膜13上预定义的源区SiO₂硬掩膜131和漏区SiO₂硬掩膜132；其中该源区氮化硅硬掩膜51和漏区氮化硅硬掩膜52的面积大于步骤3中在SiO₂硬掩膜13上预定义的源区SiO₂硬掩膜131和漏区SiO₂硬掩膜132的面积；其中该源区氮化硅硬掩膜51和漏区氮化硅硬掩膜52部分地覆盖步骤3中在SiO₂硬掩膜13上预定义的沟道区鳍状结构SiO₂硬掩膜133；其中该源区氮化硅硬掩膜51和漏区氮化硅硬掩膜52将最终决定顶层硅12的源区121和漏区122；

步骤6：在SiO₂硬掩膜13和氮化硅硬掩膜5的掩蔽下，刻蚀顶层硅12，露出埋氧层11，得到顶层硅12的源区121、漏区122和硅鳍状结构123；

步骤7：选择性热氧化，在硅鳍状结构123表面生成SiO₂层23，热氧化对硅的消耗使硅鳍状结构123的截面尺寸减小，而源区121和漏区122在氮化硅硬掩膜5的阻挡下表面未被氧化；其中选择性热氧化为干氧氧化、氢氧合成氧化或先用氢气退火再用氧气氧化；

该步骤的意义是：

a)使硅鳍状结构123的截面尺寸减小，缓解了对光刻设备分辨率的要求；

b)消除刻蚀引入的损伤；

c)改善硅鳍状结构123表面的光滑和平整度，减小硅鳍状结构123的棱角曲率；

d)在后面腐蚀SiO₂的过程中使硅鳍状结构123悬空，得以实现围栅结构；

e)选择性热氧化避免了对源区121和漏区122的硅的消耗，防止源区121和漏区122的串联电阻和接触电阻的增大；

步骤8：采用磷酸溶液去除源区121和漏区122上的氮化硅硬掩膜5；

步骤9：湿法腐蚀去除SiO₂硬掩膜13和SiO₂层23，湿法腐蚀的各向同性使硅鳍状结构123因其下方的埋氧层11被腐蚀而悬空，在硅鳍状结构123的周围出现凹部111；

步骤10：通过热氧化或化学气相沉积在源区121、漏区122和硅鳍状结构123的表面生长绝缘介质层124，使其包裹悬空的硅鳍状结构123；其中绝缘介质层124的材料为SiO₂、氮氧化物、HfO₂、ZrO₂、Al₂O₃、TiO₂、La₂O₃、SrTiO₃或LaAlO₃，或其混合结构；

步骤11：通过化学气相沉积在绝缘介质层124上覆盖导电材料层；该导电材料层为多晶硅、多晶硅/锗、金属、金属化合物或其混合结构；

步骤12：通过光刻和刻蚀在导电材料层上定义出栅极导电条14；

步骤13：对源区121和漏区122进行掺杂，掺杂类型与步骤1)的掺杂类型相同；其中源区121和漏区122的掺杂浓度为1×10¹⁹cm^-3-1×10²¹cm^-3。

步骤14：在源区121、漏区122和栅极导电条14上分别制作源电极16、漏电极15和栅电极17，完成器件的制备。

实例

请参阅图1-图4所示，本发明一种半导体晶体管结构，包括：

一绝缘体上硅10，该绝缘体上硅10包括埋氧层11和顶层硅12，其中埋氧层11的厚度为200纳米，顶层硅12的厚度为90纳米，顶层硅12的晶面为(110)，该顶层硅12的中间有一凹部111，该凹部111两侧分别为顶层硅12的源区121和漏区122，该源区121和漏区122之间通过25个硅鳍状结构123连接形成沟道，该顶层硅12的源区121、漏区122和硅鳍状结构123均为P型硼掺杂；其中顶层硅12的源区121、漏区122和硅鳍状结构123的表面制作有一SiO₂介质层124；其中顶层硅12的源区121和漏区122的掺杂浓度为1×10²⁰cm^-3；其中硅鳍状结构123的截面形状为矩形，截面尺寸为40纳米×60纳米；其中硅鳍状结构123的掺杂浓度为1×10¹⁵cm^-3；

一栅极导电条14制作在凹部111内，并包裹硅鳍状结构123；其中该栅极导电条14的制作材料为多晶硅；

一漏电极15，该漏电极15制作在顶层硅12的漏区122上；该漏电极15的制作材料为镍铝合金，与顶层硅12的漏区122实现欧姆接触；

一源电极16，该源电极16制作在顶层硅12的源区121上；该漏电极15的制作材料为镍铝合金，与顶层硅12的漏区121实现欧姆接触；

一栅电极17，该栅电极17制作在栅极导电条14上；该漏电极15的制作材料为镍铝合金，与栅极导电条14实现欧姆接触。

请参阅图5-图23所示，该半导体晶体管结构的制备方法，包括如下步骤：

步骤1：选用绝缘体上硅10，其埋氧层11的厚度为200纳米，其顶层硅12的厚度为90纳米，顶层硅12的晶面为(110)；进行P型硼掺杂，掺杂浓度为1×10¹⁵cm^-3；

步骤2：通过875℃的氢氧合成氧化，在顶层硅12的表面生长一层SiO₂硬掩膜13，该SiO₂硬掩膜13的厚度为20纳米；

步骤3：通过光刻和SiO₂刻蚀，在SiO₂硬掩膜13上预定义器件区，预定义器件区后的SiO₂硬掩膜13包括源区SiO₂硬掩膜131、漏区SiO₂硬掩膜132和沟道区鳍状结构SiO₂硬掩膜133，SiO₂硬掩膜13被刻蚀掉的区域露出顶层硅12；

步骤4：通过低压化学汽相沉积在SiO₂硬掩膜13和露出的顶层硅12上覆盖一层氮化硅硬掩膜5，该氮化硅硬掩膜5的厚度为100纳米；

步骤5：通过光刻和氮化硅刻蚀，在氮化硅硬掩膜5上重新定义源区和漏区，重新定义源区和漏区后的氮化硅硬掩膜5包括源区氮化硅硬掩膜51和漏区氮化硅硬掩膜52；

步骤6：在SiO₂硬掩膜13和氮化硅硬掩膜5的掩蔽下，刻蚀顶层硅12，露出埋氧层11，得到顶层硅12的源区121、漏区122和硅鳍状结构123；

步骤7：通过875℃的氢氧合成氧化，在硅鳍状结构123表面生成SiO₂层23，该SiO₂层23的厚度为30纳米，热氧化对硅的消耗使硅鳍状结构123的截面尺寸减小，而源区121和漏区122在氮化硅硬掩膜5的阻挡下表面未被氧化；

步骤8：采用磷酸溶液去除源区121和漏区122上的氮化硅硬掩膜5；

步骤9：采用氢氟酸溶液湿法腐蚀去除SiO₂硬掩膜13和SiO₂层23，湿法腐蚀的各向同性使硅鳍状结构123因其下方的埋氧层11被腐蚀而悬空，在硅鳍状结构123的周围出现凹部111；

步骤10：通过900℃的干氧氧化在源区121、漏区122和硅鳍状结构123的表面生长SiO₂介质层124，使其包裹悬空的硅鳍状结构123；该SiO₂介质层124的厚度为20纳米；

步骤11：通过低压化学气相沉积在SiO₂介质层124上覆盖原位掺杂的多晶硅层，该多晶硅层的厚度为200纳米；

步骤12：通过光刻和刻蚀在多晶硅层上定义出栅极导电条14；

步骤13：对源区121和漏区122进行硼掺杂，掺杂浓度为1×10²⁰cm^-3。

步骤14：通过光刻、蒸发镍-铝、剥离和退火，在源区121、漏区122和栅极导电条14上分别制作源电极16、漏电极15和栅电极17，完成器件的制备。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步的详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种半导体晶体管结构的制备方法，包括如下步骤：

步骤1：选用绝缘体上硅，对其顶层硅进行掺杂，掺杂类型为N型或P型；

步骤2：通过热氧化在顶层硅的表面生长一层SiO₂硬掩膜；

步骤3：通过光刻和SiO₂刻蚀，在SiO₂硬掩膜上预定义器件区，预定义器件区后的SiO₂硬掩膜包括源区SiO₂硬掩膜、漏区SiO₂硬掩膜和沟道区鳍状结构SiO₂硬掩膜，SiO₂硬掩膜被刻蚀掉的区域露出顶层硅；

步骤4：通过低压化学汽相沉积在SiO₂硬掩膜和露出的顶层硅上覆盖一层氮化硅硬掩膜；

步骤5：通过光刻和氮化硅刻蚀，在氮化硅硬掩膜上重新定义源区和漏区，重新定义源区和漏区后的氮化硅硬掩膜包括源区氮化硅硬掩膜和漏区氮化硅硬掩膜；

步骤6：在SiO₂硬掩膜和氮化硅硬掩膜的掩蔽下，刻蚀顶层硅，露出埋氧层，得到顶层硅的源区、漏区和硅鳍状结构；

步骤7：选择性热氧化，在硅鳍状结构表面生成SiO₂层，热氧化对硅的消耗使硅鳍状结构的截面尺寸减小，而源区和漏区在氮化硅硬掩膜的阻挡下表面未被氧化；

步骤8：采用磷酸溶液去除源区和漏区上的氮化硅硬掩膜；

步骤9：湿法腐蚀去除SiO₂硬掩膜和SiO₂层，湿法腐蚀的各向同性使硅鳍状结构因其下方的埋氧层被腐蚀而悬空，在硅鳍状结构的周围出现凹部；

步骤10：通过热氧化或化学气相沉积在源区、漏区和硅鳍状结构的表面生长绝缘介质层，使其包裹悬空的硅鳍状结构；

步骤11：通过化学气相沉积在绝缘介质层上覆盖导电材料层；

步骤12：通过光刻和刻蚀在导电材料层上定义出栅极导电条；

步骤13：对源区和漏区进行掺杂，掺杂类型与步骤1的掺杂类型相同；

步骤14：在源区、漏区和栅极导电条上分别制作源电极、漏电极和栅电极，完成器件的制备。

2.根据权利要求1所述的半导体晶体管结构的制备方法，其中步骤1的掺杂浓度为1×10¹⁵cm^-3-1×10²¹cm^-3。

3.根据权利要求1所述的半导体晶体管结构的制备方法，其中热氧化得到的SiO₂硬掩膜的厚度为10-50纳米。

4.根据权利要求1所述的半导体晶体管结构的制备方法，其中氮化硅硬掩膜的厚度为50-200纳米。

5.根据权利要求1所述的半导体晶体管结构的制备方法，其中步骤7的选择性热氧化为干氧氧化、氢氧合成氧化或先用氢气退火再用氧气氧化。

6.根据权利要求1所述的半导体晶体管结构的制备方法，其中绝缘介质层的材料为SiO₂、氮氧化物、HfO₂、ZrO₂、Al₂O₃、TiO₂、La₂O₃、SrTiO₃或LaAlO₃，或其混合结构。

7.根据权利要求1所述的半导体晶体管结构的制备方法，其中步骤13的源区和漏区的掺杂浓度为1×10¹⁹cm^-3-1×10²¹cm^-3。

Images