KR100839706B1 - 마이크로일렉트로닉 디바이스와 그 제조 방법 - Google Patents

마이크로일렉트로닉 디바이스와 그 제조 방법 Download PDF

Info

Publication number
KR100839706B1
KR100839706B1 KR1020060099444A KR20060099444A KR100839706B1 KR 100839706 B1 KR100839706 B1 KR 100839706B1 KR 1020060099444 A KR1020060099444 A KR 1020060099444A KR 20060099444 A KR20060099444 A KR 20060099444A KR 100839706 B1 KR100839706 B1 KR 100839706B1
Authority
KR
South Korea
Prior art keywords
dielectric layer
dielectric
recess
electrically conductive
microelectronic
Prior art date
Application number
KR1020060099444A
Other languages
English (en)
Other versions
KR20070040739A (ko
Inventor
랄프 스토머
마르크 스트라세
Original Assignee
키몬다 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키몬다 아게 filed Critical 키몬다 아게
Publication of KR20070040739A publication Critical patent/KR20070040739A/ko
Application granted granted Critical
Publication of KR100839706B1 publication Critical patent/KR100839706B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 마이크로일렉트로닉 디바이스는 기판과 트랜지스터를 포함한다. 트랜지스터는 기판 내의 채널 영역과, 채널 영역 내의 리세스와, 제 1 유전체 층 및 제 2 유전체 층을 포함한다. 제 1 유전체 층은 제 1 유전체 재료를 포함하며 리세스의 바닥에 침착된다. 제 2 유전체 층은 제 2 유전체 재료를 포함하며 리세스의 측벽에 침착된다. 제 1 유전체 재료의 유전율은 제 2 유전체 재료의 유전율보다 높다. 게이트 전극은 리세스 내에 위치되며 이것은 제 1 및 제 2 유전체 층에 의해 채널 영역으로부터 전기적으로 절연된다.

Description

마이크로일렉트로닉 디바이스와 그 제조 방법{MICROELECTRONIC DEVICE AND METHOD OF MANUFACTURING A MICROELECTRONIC DEVICE}
도 1은 본 발명의 실시예에 따른 마이크로일렉트로닉 디바이스의 단면도.
도 2는 본 발명의 실시예에 따른 마이크로일렉트로닉 디바이스의 단면도.
도 3은 본 발명의 실시예에 따른 마이크로일렉트로닉 디바이스의 단면도.
도 4는 본 발명의 실시예에 따른 마이크로일렉트로닉 디바이스의 단면도.
도 5는 본 발명의 실시예에 따른 방법의 순서도.
도 6 내지 도 8은 종래의 마이크로일렉트로닉 디바이스의 단면도.
본 발명은 마이크로일렉트로닉 디바이스 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 RCAT(recessed channel array transistor) 및/또는 트렌치 캐패시터를 갖는 마이크로일렉트로닉 디바이스에 관한 것이다.
마이크로일렉트로닉 디바이스의 제조 비용은 본질적으로 칩 면적에 비례한다. 또한 마이크로일렉트로닉 디바이스 내의 트랜지스터, 캐패시터 및 다른 소자 수의 증가는 연속적인 경향이 있다. 이러한 이유들로, 마이크로일렉트로닉 디바이스와 그 개개의 전자 소자는 계속 소형화되었다. 이를 위해, 각 전자 소자의 선형 치수가 감소되고 트랜지스터, 캐패시터 및 다른 소자들에 대한 새로운 설계가 개발되었다.
예를 들어, FET(field effect transistor)의 게이트 전극, 게이트 옥사이드 및 채널 영역은 오랫동안 편평하고 본질적으로 기판의 표면에 평행했다. 도 6 내지 도 8은 보다 최근의 트랜지스터의 설계를 도시한다. 표면(12)을 갖는 기판(10) 내에서, 높은 종횡비의 리세스(recess) 또는 트렌치(trench)(14)가 본질적으로 기판(10)의 표면(12)에 수직으로 형성된다. 실리콘 옥사이드 또는 전기적으로 절연성인 임의의 다른 재료로 제조된 얇은 유전체 층(16)이 리세스(14) 내에 침착된다. 리세스는 도핑된 폴리실리콘 또는 게이트 전극(18)을 형성하는 전기적으로 전도성인 임의의 다른 재료로 충진된다. 강하게 도핑된 소스 및 드레인 전극 영역(20, 22)은 기판(10)의 표면(12)에서 트렌치(14)를 사이에 두고 서로 반대편에 형성된다. U-자 형의 얇은 채널 영역(24)은 기판(10) 내에서 유전체 층(16)에 바로 인접하게 형성된다.
채널 영역(24)의 전기 전도성은 게이트 전극(18)의 전위에 의해 제어될 수 있으며 그에 따라 전기 전도성으로 소스 및 드레인 전극 영역(20, 22)을 접속시키거나 또는 이들을 서로로부터 절연시킬 수 있다. 임의의 위치에서의 채널 영역(24)의 국부 전도성은 국부 전기장과 그 위치에서의 결과적인 국부 전위에 의존한다. 그러나, 전기장은 트렌치(14)의 하단부 또는 바닥에서 매우 불균일하다.
도 6 내지 도 8은 서로 다른 세 가지의 트렌치(14) 형태를 도시한다. 서클(circle)(30)은 감소된 전기장을 갖는 영역을 나타낸다. 이렇게 감소된 전기장을 갖는 영역들은 트렌치(14)의 모든 에지 또는 코너에 존재한다. 이러한 낮은 전기장영역(30)에서 채널 영역(24)을 스위칭-온 하는 데에 필요한 게이트 전극(18) 전위의 값은 채널 영역(24)의 다른 부분을 스위칭-온 하는 데에 필요한 게이트 전극(18) 전위에 비해 상당히 높으며, 전체 채널 영역(24)을 스위칭-온 하기 위해 필요한 게이트 전극(18)의 전위는 트렌치(14)의 하단부의 구체적인 기하학적 구조에 강하게 의존한다. 또한, 도펀트 농도의 국부적인 편차는 이러한 전기적 성질에 강한 영향을 미친다.
그러나, 트렌치(14)의 구체적인 형태를 제어하는 것은 매우 어렵다. 도 7에 도시된 구조가 도 6 및 도 8에 도시된 구조에 비해서는 약간 낫지만, 확실하게 재생산되는 것은 거의 불가능하다. 대체로 트렌치(14)의 실질적인 구조는, 분명 얼마쯤은 도 6 및 도 8의 구조에 가까운 도 7의 구조와는 차이가 있다. 이것은 트랜지스터마다 전기적 성질의 강한 편차를 발생시킨다.
도 6 내지 도 8은 수직의 게이트 FET 또는 RCAT를 도시하지만, 전기적, 전자적 성질에 강하게 영향을 미치는 트렌치의 구조를 재생산하는 것이 거의 불가능하다는 유사한 문제는 마이크로일렉트로닉 디바이스의 캐패시터와 다른 트렌치 전자 소자에도 존재한다. 또한 트렌치(14)의 구조뿐 아니라 트렌치의 두께와 유전체 층(16)의 두께의 균일성을 조절하는 것이 힘들다는 점도 문제이다.
본 발명은 리세스 내에 형성된 전자 소자를 갖는 향상된 마이크로일렉트로닉 디바이스와 이것을 제조하는 향상된 방법을 제공한다. 또한 본 발명은 리세스 내에 형성된 트랜지스터 또는 캐패시터를 갖는 마이크로일렉트로닉 디바이스와 이것을 제조하는 방법을 제공한다. 또한 본 발명은 리세스의 특정 구조가 마이크로일렉트로닉 디바이스의 전자 소자의 전기적, 전자적 성질에 영향을 주지 않거나, 또는 영향이 감소된 마이크로일렉트로닉 디바이스와 이것을 제조하는 방법을 제공한다. 또한 본 발명은 메모리 디바이스인 마이크로일렉트로닉 디바이스와 이것을 제조하는 방법을 제공한다.
본 발명의 일 실시예에서 기판과 트랜지스터를 구비하는 마이크로일렉트로닉 디바이스가 제공되며, 이때 트랜지스터는 기판 내의 채널 영역과; 채널 영역 내의 리세스와; 리세스의 바닥에 침착되며 제 1 유전체 재료를 포함하는 제 1 유전체 층과; 리세스의 측벽에 침착되며 제 2 유전체 재료를 포함하는 제 2 유전체 층과; 리세스의 내부에 위치하고 제 1 및 제 2 유전체 층에 의해 채널 영역으로부터 전기적으로 절연되는 게이트 전극을 포함하되, 이때 제 1 유전체 재료의 유전율은 제 2 유전체 재료의 유전율보다 높다.
본 발명의 다른 실시예에서, 전기 전도성 영역 내에 전기 전도성 재료를 포함하는 기판과; 전기 전도성 영역 내에 형성된 리세스와; 리세스의 바닥에 침착되며, 제 1 유전체 재료를 포함하는 제 1 유전체 층과; 리세스의 측벽에 침착되며, 제 2 유전체 재료를 포함하는 제 2 유전체 층과; 리세스 내에 위치하며 제 1 및 상 기 제 2 유전체 층에 의해 전기 전도성 영역의 전기 전도성 재료로부터 전기적으로 절연되는 필링 부재(filling member)를 포함하는 마이크로일렉트로닉 디바이스가 제공된다.
본 발명의 또 다른 실시예에서 마이크로일렉트로닉 디바이스의 제조 방법이 제공되며, 이 방법은 표면을 갖는 기판을 제공하는 단계와; 기판의 표면 하에 전기 전도성 영역을 생성하는 단계와; 전기 전도성 영역 내에 리세스를 생성하는 단계와; 리세스의 바닥에 제 1 유전체 층을 생성하는 단계와; 리세스의 측벽에 제 2 유전체 층을 생성하는 단계와; 필링 재료로 리세스를 충진함으로써 필링 부재를 형성하는 단계를 포함하되, 이때 필링 부재는 제 1 및 제 2 유전체 층에 의해 전기 전도성 영역으로부터 전기적으로 절연된다.
본 발명의 또 다른 실시예에서, 제 1 유전체 재료를 포함하는 제 1 유전체 층은 리세스의 바닥에 침착되고 제 2 유전체 재료를 포함하는 제 2 유전체 층은 리세스의 측벽에 침착되는 마이크로일렉트로닉 디바이스와 이것을 제조하는 방법이 제공된다. 제 1 및 제 2 유전체 재료들은 서로 다르며, 다른 유전율을 제공하는 것이 바람직하다. 제 1 유전체 층의 제 1 유전체 재료는 리세스의 바닥의 특정 구조가 소자의 전기, 전자적 성질에 미치는 효과가 감소하거나 또는 제거되도록 선택된다. 따라서 본 발명은 리세스의 바닥의 구조를 제어할 필요가 없다는 장점을 제공한다. 그에 따라 제조 비용이 절감된다.
본 발명의 다른 실시예에서, 제 1 유전체 재료의 유전율이 제 2 유전체의 유전율보다 높은 리세스의 내부에 형성된 트랜지스터를 갖는 마이크로일렉트로닉 디 바이스가 제공된다. 제 1 유전체 층에 인접하는 채널 영역의 전기 전도성은 전극 전압의 절대값이 제 2 유전체 층에 인접하는 채널 영역의 전기 전도성을 증가시키는 데에 필요한 전극 전압의 절대값보다 낮을 때 증가된다. 그에 따라, 트랜지스터의 전체 채널의 전도성과 스위칭 성향(switching behaviour) 및 문턱 전압은 본질적으로 리세스의 수직의 측벽에 의해서만 영향을 받으며 리세스의 바닥의 구조에 의해서는 영향을 받지 않는다.
본 발명의 일 측면에서, 리세스의 바닥의 제 1 유전체 층의 제 1 유전체 재료의 고 유전율은 리세스 바닥에서 채널의 단락을 발생시킨다. 트랜지스터의 오프-상태와 온-상태의 사이의 전이(문턱 전압)에서의 게이트 전극 전위에서, 제 1 유전체 층에 인접하는 채널의 일부는 국부적으로 이미 온-상태에 있다. 트랜지스터의 오프-상태와 온-상태의 사이의 전이는 단지 채널의 측벽 부분에서의 변화이다. 본질적으로 리세스의 수직 측벽의 구조와 그에 따른 채널의 측벽 부분의 스위칭 성향은 재생산이 가능하여 쉽게 제어되기 때문에 이것은 특히 바람직하다. 특히, 도펀트 농도의 국부적인 편차의 영향이 감소된다.
본 발명의 다른 실시예에서, 리세스의 측벽과 바닥에 제 2 유전체 재료를 포함하는 유전체 층을 형성하고 리세스의 바닥에서 유전체 층으로 질소 또는 다른 이온을 주입하며 그에 따라 국부적으로 제 2 유전체 재료를 제 1 유전체 재료로 변환시킨다. 이러한 방법은 질소 또는 다른 이온들이 전압이 인가된 이온들의 수직 스트림(stream)에 의해 리세스의 바닥에서 선택적으로 쉽게 주입될 수 있다는 장점을 제공한다. 기판의 표면에 수직하고 리세스의 측벽에 평행한 스트림은 주입된 이온 의 농도가 리세스의 측벽에서보다 리세스의 바닥에서 훨씬 높도록 한다.
이온의 주입은 표준 기술이다. 주입의 농도 및 깊이는 쉽게 제어될 수 있다. 그러나, 유전체 층의 바닥 부분의 질소 또는 다른 이온들의 농도를 높은 정확도로 제어할 필요는 없다. 또한 본 발명의 다른 장점은 주입 깊이가 낮기 때문에 리세스 외부의 기판의 표면을 이온에 대해 보호할 필요가 없다는 점이다. 예를 들어, 기판의 표면 아래의 소스 및 드레인 영역의 전기적 성질은 이를 덮는 표면 층 밑의 질소의 주입에 의해 거의 변화되지 않는다.
또한 본 발명은 리세스 내에 형성된 캐패시터를 갖는 마이크로일렉트로닉 디바이스를 제공한다. 리세스의 바닥의 제 1 유전체 층의 제 1 유전체 재료는 리세스의 측벽의 제 2 유전체 층의 제 2 유전체 재료의 유전율보다 낮은 유전율을 제공하는 것이 바람직하다. 그에 따라, 캐패시터의 캐패시턴스에 대한 바닥 리세스의 기여도와 캐패시터의 캐패시티에 대한 리세스의 바닥 구조의 영향은 감소된다. 이러한 방법으로 본 발명은 캐패시턴스가 보다 쉽게 정확히 설정될 수 있다는 장점을 제공한다.
본 발명은 특히 메모리 디바이스 또는 다른 마이크로일렉트로닉 디바이스의 저장 셀의 셀 트랜지스터 또는 저장 캐패시터와 같은 매우 소형화된 소자에 유리하다.
본 발명은 예시적인 실시예들과 도면을 참조하여 보다 자세하게 기술되었다.
도 1 내지 도 4는 단면 영역이 기판(10)의 표면(12)에 직교하는 마이크로일렉트로닉 디바이스의 일부분의 개략적인 단면도를 도시한다. 도 1 내지 도 4에서 도시된 각각의 마이크로일렉트로닉 디바이스들은 트랜지스터 디바이스 또는 캐패시터 디바이스 또는 메모리 셀을 포함하는 다른 디바이스들이다. 그러나, 본 발명은 리세스 내에 또는 리세스에 형성된 전자 소자를 갖는 극도로 소형화된 임의의 마이크로일렉트릭 디바이스에 대해 바람직하게 실행된다.
도 1은 본 발명의 실시예에 따른 마이크로일렉트로닉 디바이스의 개략도이다. 마이크로일렉트로닉 디바이스는 표면(12)을 갖는 기판(10)을 포함한다. 리세스 또는 트렌치(14)는 기판(10)의 표면(12)에 수직하게 형성된다. 트렌치(14)는 높은 종횡비와 본질적으로 수직인 측벽을 제공하는 것이 바람직하다. 리세스(14)의 바닥은 제 1 유전체 층(40)으로 커버되며, 리세스(14)의 측벽은 제 2 유전체 층(16)으로 커버된다. 게이트 전극(18)은 리세스(14) 내에 배치되며 제 1 및 제 2 유전체 층(40, 16)에 의해 기판(10)으로부터 전기적으로 절연된다. 소스 전극 또는 소스 전극 영역(20)과, 드레인 전극 또는 드레인 전극 영역(22)은 기판(10)의 표면(12) 상에 트렌치(14)에 인접하게 서로의 반대편에 형성된다. 기판 내의 채널 영역(24)은 트렌치(14)에 인접한다.
기판은 Si 또는 Ge 또는 GaAs 또는 임의의 다른 결정질 또는 다결정질 또는 비정질 반도체 재료를 포함하는 것이 바람직하다. 소스 및 드레인 전극 영역(20, 22)은 1019cm-3 내지 1021cm-3의 도펀트 농도를 사용하여 강하게 도핑된다. 기판(10) 또는 적어도 기판(10) 내의 채널 영역(24)은 1016cm-3 내지 1018cm-3의 도펀트 농도를 사용하여 약하게 도핑되는 것이 바람직하다. 제 1 유전체 층(40)의 제 1 유전체 재료는 실리콘 옥시니트리드 또는 실리콘 니트리드 또는 하프늄 옥사이드 또는 하프늄 옥시니트리드 또는 하프늄 니트리드를 포함하는 것이 바람직하며, 이때 실리콘 또는 하프늄 옥사이드의 화학량론(stoichiometry)은 달라질 수 있다. 제 2 유전체 층(16)의 제 2 유전체 재료는 실리콘 옥사이드이다. 트렌치(14)의 폭은 50㎚ 내지 100㎚의 사이이거나 더 좁을 수 있고 트렌치(14)의 깊이는 100㎚ 내지 200㎚의 사이이거나 더 깊을 수도 있다. 제 1 및 제 2 유전체 층(40, 16)의 두께는 1.5㎚와 10㎚ 사이인 것이 바람직하다. 게이트 전극(18)은 강하게 도핑된 폴리실리콘 또는 텅스텐 또는 임의의 다른 금속 또는 전기 전도성이 있는 임의의 다른 재료를 포함하는 것이 바람직하다.
NFET에 있어서, 만약 반도체를 포함한다면 소스와 드레인 전극 영역(20, 22)은 n-도핑되며, 기판(10) 또는 적어도 채널 영역(24)이 p-도핑되고 게이트 전극(18)은 n-도핑된다. PFET에 있어서, 만약 반도체를 포함한다면 소스와 드레인 전극 영역(20, 22)은 p-도핑되며, 기판(10) 또는 적어도 채널 영역(24)이 n-도핑되고 게이트 전극(18)은 p-도핑된다.
제 1 유전체 층(40)의 제 1 유전체 재료의 유전율은 제 2 유전체 층(16)의 제 2 유전체 재료의 유전율보다 높다. 예를 들어, 실리콘 옥사이드 SiO2의 상대적인 유전율 εr은 εr = 3.9이며, 순수한 질화규소 Si3N4의 상대적인 유전율은 εr = 7.5이다. 실리콘, 산소 및 질소를 포함하는 제 1 유전체 재료에 있어서, 제 1 유전체 층의 상대적인 유전율은 질소 함량에 따라 3.9 < εr < 7.5이다.
기판(10)과 제 1 및 제 2 유전체 층(40, 16) 사이의 경계면을 따라, 소스와 드레인 전극(20, 22)을 전기 전도적으로 접속시키는, 전기 전도성이 있는 반전 층, 또는 채널이 채널 영역(24)에 형성될 수 있다. 전도성 채널의 형성은 게이트 전극(18)의 정전기 전위와 게이트 전극(18)과 소스 및 드레인 전극(20, 22)과 기판(10) 사이의 전압에 의존한다. 제 1 유전체 층(40)의 유전율이 제 2 유전체 층(16)의 유전율보다 높기 때문에, 제 1 유전체 층(40)에 인접한 채널이 제 2 유전체 층(16)에 인접한 채널보다 빨리 형성된다.
다시 말하면, 채널이 제 2 유전체 층(16)에 인접하게 형성되는 문턱값에 근접할 때가 아닌, 채널이 제 2 유전체 층(16)에 인접하게 형성되지 않는 게이트 전극(18)의 전위에서, 채널은 제 1 유전체 층(40)에 인접하게 형성된다. 그에 따라, 소스 및 드레인 전극(20, 33), 게이트 전극(18) 및 채널 영역(24)으로 형성된 트랜지스터의 스위칭 성향은 대체로 트렌치(14)의 바닥의 구조로부터 독립적이다.
트랜지스터의 문턱 전압 또는 문턱 전위는 각각 소스 및 드레인 전극(20, 22)이 채널 영역(24) 내의 채널을 통해 전기 전도적으로 접속되었을 때의 문턱 전압 또는 문턱 전위이다. 제 1 유전체 재료의 유전율이 제 2 유전체 재료의 유전율보다 높기 때문에, 트랜지스터의 문턱 전압은 리세스(14)의 바닥의 특정 구조로부터 대체로 독립적이다. 다시 말하면, 제 1 유전체 재료의 유전율이 제 2 유전체 재료의 유전율보다 높기 때문에, 트랜지스터의 문턱 전압에서 제 1 유전체 층(40)에 인접하는 채널 영역은 단락된다.
굴곡의 반경이 적어도 유전체 층(40, 16) 두께의 두 배는 되어야, 일반적인 질소 주입 파라미터를 사용할 때 트랜지스터의 문턱 전압에 대한 트렌치(14)의 에지 또는 바닥의 다른 구조체의 영향이 보상될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 마이크로일렉트로닉 디바이스의 개략도이다. 제 2 실시예는 트렌치(14)에 트랜지스터 대신 캐패시터가 형성된다는 점에서 제 1 실시예와 다르다. 마이크로일렉트로닉 디바이스는 표면(12)을 갖는 기판(10)과 표면(12)에 있는 전기적 절연 층(50)을 포함한다. 리세스 또는 트렌치(14)는 전기적 절연 층(50)과 기판(10)에 형성되며 표면(12)에 수직이다. 트렌치(14)는 높은 종횡비와 본질적으로 수직인 측벽을 제공하는 것이 바람직하다.
제 1 유전체 층(40)은 트렌치(14)의 바닥에 침착되며, 제 2 유전체 층(16)은 트렌치(14)의 측벽에 침착된다. 적어도 트렌치(14)에 인접한 영역에서, 기판(10)은 전기 전도성이 있으며 제 1 캐패시터 전극(52)을 형성한다. 트렌치(14)는 제 2 캐패시터 전극(54)을 형성하는 도핑된 폴리실리콘, 텅스텐 또는 임의의 다른 금속 또는 전기 전도성을 갖는 재료로 충진된다. 제 2 캐패시터 전극(54)은 컨덕터(56)에 접속된다. 이 예에서, 컨덕터(56)는 표면(12)에 평행하게 배향되며 전기적 절연 층(50) 내에 배치된다.
제 1 및 제 2 유전체 층(40, 16)은 서로 다른 유전체 재료를 제공한다. 제 1 유전체 층(40)의 제 1 유전체 재료의 유전율은 제 2 유전체 층(16)의 제 2 유전 체 재료의 유전율보다 낮은 것이 바람직하다. 이러한 방법으로 캐패시터의 캐패시턴스에 대한 트렌치(14) 바닥의 구조의 영향이 감소된다. 캐패시터의 캐패시턴스 값이 보다 바람직하게 정의되며 보다 신뢰도가 높고, 캐패시터에서 캐패시터로의 캐패시턴스의 변동이 감소된다.
도 1 및 도 2에 도시된 트렌치(14)의 바닥의 구조는 다소 이상화된 것으로, 실제 디바이스 내의 실질적인 구조는 어느 정도는 반원형의 단면을 갖는 최적의 구조로부터 항상 벗어난다. 실질적인 구조는 기판(10)의 결정 구조체, 에칭 프로세스 및 그것의 파라미터에 의존하며, 강한 임의의 영향을 받을 수 있다.
도 3 및 도 4에 두 가지의 극단적인 구조가 도시된다. 도 3에 도시된 실시예의 트렌치(14)의 단면 형태가 본질적으로 직사각형인 반면, 도 4에 도시된 실시예의 트렌치(14)의 바닥의 단면은 V-자 형이다. 도 3 및 도 4가 도 1에 도시된 트랜지스터와 유사한 트랜지스터를 도시했지만, 동일한 트렌치 구조가 도 2에 도시된 캐패시터에서도 나타날 수 있다.
또한 도 1을 참조하여 전술된 바와 같은 트랜지스터와 도 2를 참조하여 전술된 바와 같은 캐패시터를 갖는 마이크로일렉트로닉 디바이스가 제공된다. 트랜지스터는 셀 트랜지스터이고 캐패시터는 메모리 셀의 저장 캐패시터이며, 트렌치와 유전체 층이 동시에 생성되어 있는 것이 바람직하다.
도 5는 본 발명의 실시예에 따른 방법의 개략적인 순서도이다. 방법은 마이크로일렉트로닉 디바이스의 제조 방법이며, 이 마이크로일렉트로닉 디바이스는 메모리 셀을 포함하는 메모리 디바이스 또는 임의의 다른 디바이스인 것이 바람직하 고, 셀 트랜지스터 및/또는 저장 캐패시터를 형성하기 위해 후술될 단계들이 실행될 것이다.
제 1 단계(82)에서, 표면(12)을 갖는 기판(10)이 제공된다. 제 2 단계(84)에서, 전도성 영역(24, 52)이 기판(10) 내에 생성된다. 이것은 기판 재료를 도핑함으로써 실행되는 것이 바람직하다. 제 3 단계(86)에서, 전도성 영역(24, 52) 내에 리세스(14)가 생성된다. 이 리세스는 높은 종횡비를 가지며 이방성의 에칭 프로세스에 의해 생성되는 것이 바람직하다. 리세스(14)는 본질적으로 기판(10)의 표면(12)에 대해 수직인 측벽을 제공한다.
제 4 단계(88)에서, 제 1 유전체 재료를 포함하는 제 1 유전체 층(40)이 리세스(14)의 바닥에 생성된다. 제 5 단계(90)에서, 제 2 유전체 재료를 포함하는 제 2 유전체 층(16)이 생성된다. 제 4 및 제 5 단계(88, 90)는 이러한 순서로, 또는 역순으로, 또는 동시에 실행될 수 있다. 바람직한 실시예에 따르면, 유전체 층은 예를 들어 실리콘 옥사이드를 포함하는 리세스(14) 내에 생성된다. 연속해서, 질소 이온과 같은 이온들이 리세스(14)의 바닥에서 유전체 층으로 주입된다. 주입된 원자가 없는 리세스(14)의 측벽의 유전체 층 부분(16)의 유전체 재료는 제 2 유전체 층의 제 2 유전체 재료이다. 원자들을 주입함으로써, 본 유전체 재료는 제 1 유전체 층(40)의 제 1 유전체 재료로 변환된다.
이와는 달리, 제 1 및 제 2 유전체 층(40, 16)은 개별적으로 생성될 수 있다. 이 대안에 따르면, 화학량적인(stoichiometric), 또는 비화학량적인 실리콘 옥시니트리드, 순수한 실리콘 니트리드, 하프늄 옥사이드, 하프늄 옥시니트리드 또 는 순수한 하프늄 니트리드가 고 유전율을 갖는 제 1 유전체 재료로서 사용될 수 있다.
이러한 방법을 사용하여 형성된 전자 소자가 캐패시터일 때, 제 2 유전체 층(16)의 유전율은 제 1 유전체 층(40)의 유전율에 비해 높은 것이 바람직하고, 제 1 유전체 재료는 실리콘 옥사이드인 것이 바람직하며 제 2 유전체 재료는 실리콘 옥시니트리드, 실리콘 니트리드, 하프늄 옥사이드, 하프늄 옥시니트리드 및 하프늄 니트리드를 포함하는 그룹으로부터 선택되는 것이 바람직하다.
제 6 단계(92)에서, 리세스는 도핑된 폴리실리콘, 텅스텐, 임의의 다른 금속 또는 그외 임의의 전기 전도성의 재료와 같은 전기 전도성의 재료로 충진된다.
본 발명에 따르면 리세스의 바닥의 구조를 제어할 필요가 없는 마이크로일렉트로닉 디바이스를 제공하며 그에 따라 제조 비용이 절감된다. 또한 본 발명은 리세스 내의 캐패시터의 캐패시턴스가 보다 쉽게 정확히 설정될 수 있다는 장점을 제공한다.

Claims (20)

  1. 기판과 트랜지스터를 구비하는 마이크로일렉트로닉 디바이스로서,
    상기 트랜지스터는,
    상기 기판 내의 채널 영역과,
    상기 채널 영역 내의 리세스(recess)와,
    상기 리세스의 바닥에 침착되며 제 1 유전체 재료를 포함하는 제 1 유전체 층과,
    상기 리세스의 측벽에 침착되며 제 2 유전체 재료를 포함하는 제 2 유전체 층과,
    상기 리세스의 내부에 위치하고 상기 제 1 유전체 층 및 상기 제 2 유전체 층에 의해 상기 채널 영역으로부터 전기적으로 절연되는 게이트 전극을 포함하되,
    상기 제 1 유전체 재료의 유전율은 상기 제 2 유전체 재료의 유전율보다 높은
    마이크로일렉트로닉 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 유전체 재료는 실리콘 옥시니트리드(oxynitride), 실리콘 니트리드, 하프늄 옥사이드, 하프늄 옥시니트리드 및 하프늄 니트리드를 포함하는 그룹으로부터 하나가 선택되며, 상기 제 2 유전체 재료는 실리콘 옥사이드인
    마이크로일렉트로닉 디바이스.
  3. 제 1 항에 있어서,
    상기 리세스는 본질적으로 수직인 측벽을 갖는 트렌치 형태를 제공하는
    마이크로일렉트로닉 디바이스.
  4. 제 2 항에 있어서,
    상기 리세스는 본질적으로 수직인 측벽을 갖는 트렌치 형태를 제공하는
    마이크로일렉트로닉 디바이스.
  5. 제 1 항에 있어서,
    상기 마이크로일렉트로닉 디바이스는 메모리 디바이스인
    마이크로일렉트로닉 디바이스.
  6. 제 2 항에 있어서,
    상기 마이크로일렉트로닉 디바이스는 메모리 디바이스인
    마이크로일렉트로닉 디바이스.
  7. 제 3 항에 있어서,
    상기 마이크로일렉트로닉 디바이스는 메모리 디바이스인
    마이크로일렉트로닉 디바이스.
  8. 전기 전도성 영역 내에 전기 전도성 재료를 포함하는 기판과,
    상기 전기 전도성 영역 내에 형성된 리세스와,
    상기 리세스의 바닥에 침착되며, 제 1 유전체 재료를 포함하는 제 1 유전체 층과,
    상기 리세스의 측벽에 침착되며, 제 2 유전체 재료를 포함하는 제 2 유전체 층과,
    상기 리세스 내에 위치하며 상기 제 1 유전체 층 및 상기 제 2 유전체 층에 의해 상기 전기 전도성 영역의 전기 전도성 재료로부터 전기적으로 절연되는 필링 부재(filling member)를 포함하는
    마이크로일렉트로닉 디바이스.
  9. 제 8 항에 있어서,
    상기 전기 전도성 영역은 캐패시터의 제 1 캐패시터 전극을 형성하고,
    상기 필링 부재는 상기 캐패시터의 제 2 캐패시터 전극을 형성하며,
    상기 제 1 유전체 층 및 상기 제 2 유전체 층은 상기 캐패시터의 유전체를 형성하는
    마이크로일렉트로닉 디바이스.
  10. 제 8 항에 있어서,
    상기 제 1 유전체 재료의 유전율은 상기 제 2 유전체 재료의 유전율보다 높은
    마이크로일렉트로닉 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 유전체 재료는 실리콘 옥시니트리드, 실리콘 니트리드, 하프늄 옥사이드, 하프늄 옥시니트리드 및 하프늄 니트리드를 포함하는 그룹으로부터 하나가 선택되며, 상기 제 2 유전체 재료는 실리콘 옥사이드인
    마이크로일렉트로닉 디바이스.
  12. 제 8 항에 있어서,
    상기 리세스는 본질적으로 수직인 측벽을 갖는 트렌치 형태를 제공하는
    마이크로일렉트로닉 디바이스.
  13. 제 9 항에 있어서,
    상기 리세스는 본질적으로 수직인 측벽을 갖는 트렌치 형태를 제공하는
    마이크로일렉트로닉 디바이스.
  14. 마이크로일렉트로닉 디바이스의 제조 방법으로서,
    표면을 갖는 기판을 제공하는 단계와,
    상기 기판의 표면 아래에 전기 전도성 영역을 생성하는 단계와,
    상기 전기 전도성 영역 내에 리세스를 생성하는 단계와,
    상기 리세스의 바닥에 제 1 유전체 층을 생성하는 단계와,
    상기 리세스의 측벽에 제 2 유전체 층을 생성하는 단계와,
    필링 재료로 상기 리세스를 충진함으로써 필링 부재를 형성하는 단계를 포함하되,
    상기 필링 부재는 상기 제 1 유전체 층 및 상기 제 2 유전체 층에 의해 상기 전기 전도성 영역으로부터 전기적으로 절연되는
    마이크로일렉트로닉 디바이스의 제조 방법.
  15. 제 14 항에 있어서,
    상기 전기 전도성 영역은 채널 영역을 포함하며,
    상기 필링 부재는 게이트 전극인
    마이크로일렉트로닉 디바이스의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제 1 유전체 층은 제 1 유전율을 갖도록 생성되고,
    상기 제 2 유전체 층은 제 2 유전율을 갖도록 생성되며,
    상기 제 1 유전율은 상기 제 2 유전율보다 높은
    마이크로일렉트로닉 디바이스의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제 1 유전체 층은 제 1 유전율을 갖도록 생성되고,
    상기 제 2 유전체 층은 제 2 유전율을 갖도록 생성되며,
    상기 제 1 유전율은 상기 제 2 유전율보다 높은
    마이크로일렉트로닉 디바이스의 제조 방법.
  18. 제 16 항에 있어서,
    상기 전기 전도성 영역은 실리콘을 포함하고,
    상기 제 2 유전체 층을 생성하는 단계는 상기 리세스 내에 실리콘 옥사이드 층을 생성하는 단계를 포함하며,
    상기 제 1 유전체 층을 생성하는 단계는 질소를 주입하는 단계를 포함하되,
    상기 질소 이온들은 본질적으로 상기 기판의 표면에 수직으로 조향(directed)되는
    마이크로일렉트로닉 디바이스의 제조 방법.
  19. 제 16 항에 있어서,
    상기 전기 전도성 영역은 실리콘을 포함하고,
    상기 제 1 유전체 층을 생성하는 단계는 질소를 주입하는 단계를 포함하되,
    상기 질소 이온들은 본질적으로 상기 기판의 표면에 수직으로 조향되며,
    상기 제 2 유전체 층을 생성하는 단계는 실리콘을 상기 측벽에서 산화시키는 단계를 포함하는
    마이크로일렉트로닉 디바이스의 제조 방법.
  20. 제 14 항에 있어서,
    상기 전기 전도성 영역은 캐패시터의 제 1 캐패시터 전극을 형성하고,
    상기 필링 부재는 상기 캐패시터의 제 2 캐패시터 전극이며,
    상기 제 1 유전체 층 및 상기 제 2 유전체 층은 상기 캐패시터의 유전체를 형성하는
    마이크로일렉트로닉 디바이스의 제조 방법.
KR1020060099444A 2005-10-12 2006-10-12 마이크로일렉트로닉 디바이스와 그 제조 방법 KR100839706B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/247,982 2005-10-12
US11/247,982 US20070082454A1 (en) 2005-10-12 2005-10-12 Microelectronic device and method of manufacturing a microelectronic device

Publications (2)

Publication Number Publication Date
KR20070040739A KR20070040739A (ko) 2007-04-17
KR100839706B1 true KR100839706B1 (ko) 2008-06-19

Family

ID=37911474

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060099444A KR100839706B1 (ko) 2005-10-12 2006-10-12 마이크로일렉트로닉 디바이스와 그 제조 방법

Country Status (6)

Country Link
US (1) US20070082454A1 (ko)
JP (1) JP2007110125A (ko)
KR (1) KR100839706B1 (ko)
CN (1) CN1949541A (ko)
DE (1) DE102006047541B4 (ko)
TW (1) TW200715532A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4543397B2 (ja) * 2006-08-17 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US8716104B1 (en) * 2012-12-20 2014-05-06 United Microelectronics Corp. Method of fabricating isolation structure
KR102336033B1 (ko) 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102432719B1 (ko) 2015-12-23 2022-08-17 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799310A (ja) * 1993-05-24 1995-04-11 Nec Corp 電界効果型トランジスタとその製造方法
JP2001210821A (ja) 2000-01-21 2001-08-03 Denso Corp 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6281728A (ja) * 1985-10-07 1987-04-15 Canon Inc 素子分離領域の形成方法
US4769786A (en) * 1986-07-15 1988-09-06 International Business Machines Corporation Two square memory cells
JPS63119559A (ja) * 1986-11-07 1988-05-24 Matsushita Electronics Corp 半導体装置の製造方法
JPH04188877A (ja) * 1990-11-22 1992-07-07 Yokogawa Electric Corp 高耐圧パワーｍｏｓｆｅｔ
JPH0637307A (ja) * 1992-07-13 1994-02-10 Rohm Co Ltd 半導体装置およびその製法
US6184110B1 (en) * 1998-04-30 2001-02-06 Sharp Laboratories Of America, Inc. Method of forming nitrogen implanted ultrathin gate oxide for dual gate CMOS devices
DE50016103D1 (de) * 1999-05-12 2011-06-16 Qimonda Ag Kondensator für halbleiteranordnung und verfahren nselben
US6570218B1 (en) * 2000-06-19 2003-05-27 International Rectifier Corporation MOSFET with a buried gate
US6759702B2 (en) * 2002-09-30 2004-07-06 International Business Machines Corporation Memory cell with vertical transistor and trench capacitor with reduced burried strap
EP1573798A1 (en) * 2002-12-14 2005-09-14 Koninklijke Philips Electronics N.V. Manufacture of trench-gate semiconductor devices
JP2005142203A (ja) * 2003-11-04 2005-06-02 Elpida Memory Inc 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799310A (ja) * 1993-05-24 1995-04-11 Nec Corp 電界効果型トランジスタとその製造方法
JP2001210821A (ja) 2000-01-21 2001-08-03 Denso Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN1949541A (zh) 2007-04-18
TW200715532A (en) 2007-04-16
US20070082454A1 (en) 2007-04-12
DE102006047541B4 (de) 2015-04-09
KR20070040739A (ko) 2007-04-17
DE102006047541A1 (de) 2007-06-14
JP2007110125A (ja) 2007-04-26

Similar Documents

Publication Publication Date Title
KR100652449B1 (ko) 횡형 박막 실리콘-온-절연체 ｊｆｅｔ 디바이스
KR100499308B1 (ko) 드레인전계종결영역을구비하는단채널페르미-문턱전계효과트랜지스터및그제조방법
KR100446583B1 (ko) 전계효과에의해제어가능한수직반도체소자
KR101374323B1 (ko) 반도체 소자 및 그 제조방법
KR101324855B1 (ko) 수퍼접합 전력 ｍｏｓｆｅｔ
US7608867B2 (en) Vertical IMOS transistor having a PIN diode formed within
KR101247876B1 (ko) 반도체 장치
US7629645B2 (en) Folded-gate MOS transistor
KR100422079B1 (ko) 선형으로경사진필드산화물과선형도핑프로파일을갖는래터럴박막soi장치
EP1083607A2 (en) High voltage SOI semiconductor device
JP2008544535A (ja) 絶縁破壊電圧が相対的に高い半導体デバイス及びその製造方法
KR100839706B1 (ko) 마이크로일렉트로닉 디바이스와 그 제조 방법
US7262460B2 (en) Vertical insulated gate transistor and manufacturing method
US20100163988A1 (en) High voltage (&gt;100v) lateral trench power mosfet with low specific-on-resistance
CN103503140A (zh) 绝缘体上硅芯片上的独立电压控制的硅区域
US20130069156A1 (en) Semiconductor device
WO2019133288A1 (en) Recessed access devices and dram constructions
JP3230846B2 (ja) 半導体装置および半導体集積回路装置
US9419128B2 (en) Bidirectional trench FET with gate-based resurf
US9653459B2 (en) MOSFET having source region formed in a double wells region
KR100518506B1 (ko) 트랜치 게이트형 전력용 모스 소자 및 그 제조방법
US7053463B2 (en) High-voltage integrated vertical resistor and manufacturing process thereof
KR0155840B1 (ko) 모스 트랜지스터 및 그 제조방법
KR100578745B1 (ko) 다중 게이트 모스 트랜지스터 및 그 제조 방법
KR19980024731A (ko) 전계효과에 의해 제어 가능한 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee