JPH0745699A - 誘電体分離型半導体装置 - Google Patents
誘電体分離型半導体装置Info
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- JPH0745699A JPH0745699A JP18512193A JP18512193A JPH0745699A JP H0745699 A JPH0745699 A JP H0745699A JP 18512193 A JP18512193 A JP 18512193A JP 18512193 A JP18512193 A JP 18512193A JP H0745699 A JPH0745699 A JP H0745699A
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- Japan
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- silicon wafer
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Abstract
(57)【要約】
【目的】 電気的特性が良く結晶欠陥の発生しない誘電
体分離型半導体装置を提供する。 【構成】 素子側シリコンウエハ１の底面にシリコン酸
化膜２が形成されている。このシリコン酸化膜２がＰ−
型の台側シリコンウエハ３に接着されている。素子側シ
リコンウエハ１には高耐圧横型ＩＧＢＴ４と制御回路５
が形成されている。高耐圧横型ＩＧＢＴ４と制御回路５
とは絶縁分離溝６により絶縁分離されている。高耐圧横
型ＩＧＢＴ４と制御回路５の底部にはＰ＋型の高濃度層
９ａ，９ｂがそれぞれ形成されている。
体分離型半導体装置を提供する。 【構成】 素子側シリコンウエハ１の底面にシリコン酸
化膜２が形成されている。このシリコン酸化膜２がＰ−
型の台側シリコンウエハ３に接着されている。素子側シ
リコンウエハ１には高耐圧横型ＩＧＢＴ４と制御回路５
が形成されている。高耐圧横型ＩＧＢＴ４と制御回路５
とは絶縁分離溝６により絶縁分離されている。高耐圧横
型ＩＧＢＴ４と制御回路５の底部にはＰ＋型の高濃度層
９ａ，９ｂがそれぞれ形成されている。
Description
【０００１】
【産業上の利用分野】本発明は誘電体分離型半導体装置
に関する。
に関する。
【０００２】
【従来の技術】半導体装置に使用される素子分離の方法
としては、従来からｐｎ接合分離法が知られており、更
に高耐圧集積回路の完全絶縁物分離を目的とした誘電体
分離法が知られている。この誘電体分離法はｐｎ接合分
離法に比べ、高温動作時においても漏れ電流が少なく、
寄生サイリスタによるラッチアップが少なく、高耐圧素
子を分離する場合にも分離に要する面積が少なくてす
み、さらに印加電圧の極性を考慮する必要がなく、寄生
容量が少ない等の利点がある。
としては、従来からｐｎ接合分離法が知られており、更
に高耐圧集積回路の完全絶縁物分離を目的とした誘電体
分離法が知られている。この誘電体分離法はｐｎ接合分
離法に比べ、高温動作時においても漏れ電流が少なく、
寄生サイリスタによるラッチアップが少なく、高耐圧素
子を分離する場合にも分離に要する面積が少なくてす
み、さらに印加電圧の極性を考慮する必要がなく、寄生
容量が少ない等の利点がある。
【０００３】誘電体分離法としては、サファイア基板上
にシリコンを気相成長させたＳＯＳ（Ｓｉｌｉｃｏｎ
ｏｎ Ｓａｐｈｉｒｅ）を用いる方法、絶縁膜上に非晶
質シリコンを堆積し、これを再結晶化する法、シリコン
ウエハの直接接着を利用した方法が知られている。ま
た、シリコンウエハの一部をエッチングして酸化膜を形
成し、その上に多結晶シリコンを厚く堆積し、裏側から
研磨することにより、厚い多結晶シリコンで保持され、
島状に分離された単結晶シリコンを得る方法も知られて
いる。
にシリコンを気相成長させたＳＯＳ（Ｓｉｌｉｃｏｎ
ｏｎ Ｓａｐｈｉｒｅ）を用いる方法、絶縁膜上に非晶
質シリコンを堆積し、これを再結晶化する法、シリコン
ウエハの直接接着を利用した方法が知られている。ま
た、シリコンウエハの一部をエッチングして酸化膜を形
成し、その上に多結晶シリコンを厚く堆積し、裏側から
研磨することにより、厚い多結晶シリコンで保持され、
島状に分離された単結晶シリコンを得る方法も知られて
いる。
【０００４】これらの方法の中で、シリコンウエハの直
接接着を利用した方法は、誘電体で分離された素子形成
部分を、厚くて良質の単結晶シリコン層として得ること
ができる。
接接着を利用した方法は、誘電体で分離された素子形成
部分を、厚くて良質の単結晶シリコン層として得ること
ができる。
【０００５】本出願人の発明者は、台側シリコンウエハ
と素子側シリコンウエハの直接接着を利用した方法によ
り、誘電体分離基板を得、素子側シリコンウエハに横型
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とそ
の制御回路から成る半導体素子を形成した半導体装置を
製造した。この半導体装置では、横型ＩＧＢＴは順方向
電圧を低下させてスイッチング特性の高速化を図るため
に、素子側シリコンウエハの台側シリコンウエハとの接
着部分近傍にボロンのイオンを注入してＰ型の高濃度層
を形成した。
と素子側シリコンウエハの直接接着を利用した方法によ
り、誘電体分離基板を得、素子側シリコンウエハに横型
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とそ
の制御回路から成る半導体素子を形成した半導体装置を
製造した。この半導体装置では、横型ＩＧＢＴは順方向
電圧を低下させてスイッチング特性の高速化を図るため
に、素子側シリコンウエハの台側シリコンウエハとの接
着部分近傍にボロンのイオンを注入してＰ型の高濃度層
を形成した。
【０００６】
【発明が解決しようとする課題】横型ＩＧＢＴのスイッ
チング特性を向上させるためには、ボロンのイオン注入
量を増加させることが望ましいのであるが、この半導体
装置では、イオン注入によるボロンのドーズ量を８×１
０14個／cm2 以上としたところ、イオン注入量に起因し
た結晶欠陥が発生した。この結晶欠陥により半導体装置
の歩留まり、電気特性、信頼性等が低下した。
チング特性を向上させるためには、ボロンのイオン注入
量を増加させることが望ましいのであるが、この半導体
装置では、イオン注入によるボロンのドーズ量を８×１
０14個／cm2 以上としたところ、イオン注入量に起因し
た結晶欠陥が発生した。この結晶欠陥により半導体装置
の歩留まり、電気特性、信頼性等が低下した。
【０００７】そこで，ボロンのドーズ量を７×１０14個
／cm2 以下にしたところ、イオン注入したＰ型高濃度層
の抵抗値が高くなり、やはり電気特性が低下した。
／cm2 以下にしたところ、イオン注入したＰ型高濃度層
の抵抗値が高くなり、やはり電気特性が低下した。
【０００８】従って本発明の目的は、シリコンウエハの
直接接着を利用した誘電体分離型半導体装置において、
素子側シリコンウエハの台側シリコンウエハとの接着部
分近傍に、高ドーズ量のボロンのイオンを注入してＰ型
の高濃度層を形成しても，結晶欠陥が生じない半導体装
置を提供することにある．
直接接着を利用した誘電体分離型半導体装置において、
素子側シリコンウエハの台側シリコンウエハとの接着部
分近傍に、高ドーズ量のボロンのイオンを注入してＰ型
の高濃度層を形成しても，結晶欠陥が生じない半導体装
置を提供することにある．
【０００９】
【課題を解決するための手段】上記問題を解決するため
に、本発明の誘電体分離型半導体装置は、活性領域を有
する第１の半導体基板と、前記活性領域中の前記半導体
酸化膜と接する部分を含む領域に形成され、１．５×１
０15個／cm2 から３×１０15個／cm2 の範囲のドーズ量
のボロンがイオン注入されている所定電導型の高濃度層
と、前記高濃度層上に形成された半導体酸化膜と、前記
半導体酸化膜に接着され、前記第１の半導体基板を支持
する第２の半導体基板とを備える。
に、本発明の誘電体分離型半導体装置は、活性領域を有
する第１の半導体基板と、前記活性領域中の前記半導体
酸化膜と接する部分を含む領域に形成され、１．５×１
０15個／cm2 から３×１０15個／cm2 の範囲のドーズ量
のボロンがイオン注入されている所定電導型の高濃度層
と、前記高濃度層上に形成された半導体酸化膜と、前記
半導体酸化膜に接着され、前記第１の半導体基板を支持
する第２の半導体基板とを備える。
【００１０】
【作用】ボロンのイオン注入量が１．５×１０15個／cm
2 以上と適度に多いので高濃度層の抵抗値が低くなる。
一方このイオン注入量を３×１０15個／cm2 以下とした
ので結晶欠陥が発生しない。
2 以上と適度に多いので高濃度層の抵抗値が低くなる。
一方このイオン注入量を３×１０15個／cm2 以下とした
ので結晶欠陥が発生しない。
【００１１】
【実施例】図１を参照して本発明に係る半導体装置の１
実施例を説明する。
実施例を説明する。
【００１２】図１に示すように、素子側シリコンウエハ
１の底面にシリコン酸化膜２が形成され，このシリコン
酸化膜２に、公知の直接接着法により、半導体素子を支
持するためのＰ−型の台側シリコンウエハ３が接着され
ている。
１の底面にシリコン酸化膜２が形成され，このシリコン
酸化膜２に、公知の直接接着法により、半導体素子を支
持するためのＰ−型の台側シリコンウエハ３が接着され
ている。
【００１３】素子側シリコンウエハ１には、公知の構造
の高耐圧横型ＩＧＢＴ４と、低耐圧トランジスタにより
成り、高耐圧横型ＩＧＢＴ４を制御する制御回路５とが
形成されている。
の高耐圧横型ＩＧＢＴ４と、低耐圧トランジスタにより
成り、高耐圧横型ＩＧＢＴ４を制御する制御回路５とが
形成されている。
【００１４】素子側シリコンウエハ１の中央には絶縁分
離溝６が形成されており、この絶縁分離溝６により高耐
圧横型ＩＧＢＴ４と、その制御回路５が絶縁分離されて
いる。
離溝６が形成されており、この絶縁分離溝６により高耐
圧横型ＩＧＢＴ４と、その制御回路５が絶縁分離されて
いる。
【００１５】素子側シリコンウエハ１の両端の絶縁分離
溝７，８は、同一ウエハ上の他の半導体素子との絶縁分
離のために設けてある。
溝７，８は、同一ウエハ上の他の半導体素子との絶縁分
離のために設けてある。
【００１６】横型ＩＧＢＴ４と制御回路５の底部には各
々Ｐ＋型の高濃度層９ａ，９ｂが形成されている．後述
するように、本発明の半導体装置においては、Ｐ＋型の
高濃度層９ａ，９ｂを形成する際に、素子側シリコンウ
エハ１の高濃度層９ａ，９ｂ側の表面から、ドーズ量が
１．５×１０15個／cm2 から３×１０15個／cm2 の範囲
のボロンがイオン注入されてる。
々Ｐ＋型の高濃度層９ａ，９ｂが形成されている．後述
するように、本発明の半導体装置においては、Ｐ＋型の
高濃度層９ａ，９ｂを形成する際に、素子側シリコンウ
エハ１の高濃度層９ａ，９ｂ側の表面から、ドーズ量が
１．５×１０15個／cm2 から３×１０15個／cm2 の範囲
のボロンがイオン注入されてる。
【００１７】このボロンのイオン注入量は以下に示すよ
うに、その値を変化させて本発明の半導体装置を複数個
製造し、それらの結晶欠陥を調べた結果得られた値であ
る。
うに、その値を変化させて本発明の半導体装置を複数個
製造し、それらの結晶欠陥を調べた結果得られた値であ
る。
【００１８】 ドーズ量（個／cm2 ） 結晶欠陥の発生の有無 ２×１０14 無し ６×１０14 無し ８×１０14 有り １×１０15 有り １．５×１０15 無し ２×１０15 無し ３×１０15 無し ５×１０15 有り ７×１０15 有り なお、この実験結果は、図１に示す本発明の半導体装置
を、台側シリコンウエハ３側から壁開して、素子側シリ
コンウエハ１接着面側を露出させ、この露出した接着面
を２分間エッチングして、シリコン酸化膜２を切り抜き
Ｐ＋型高濃度層９ａ、９ｂを露出させて、顕微鏡により
目視検査した結果である。
を、台側シリコンウエハ３側から壁開して、素子側シリ
コンウエハ１接着面側を露出させ、この露出した接着面
を２分間エッチングして、シリコン酸化膜２を切り抜き
Ｐ＋型高濃度層９ａ、９ｂを露出させて、顕微鏡により
目視検査した結果である。
【００１９】横型ＩＧＢＴのような半導体装置の電気的
特性を向上させるためには、その活性領域中に含まれる
Ｐ＋型高濃度層の抵抗値を低くするために、ボロンのイ
オン注入量を増加させることが望ましいのであるが、上
記実験結果から、ボロンのイオン注入量は１．５×１０
15個／cm2 から３×１０15個／cm2 の範囲が半導体装置
の電気的特性が向上し、かつ結晶欠陥が発生しない適切
なイオン注入量であることがわかる。
特性を向上させるためには、その活性領域中に含まれる
Ｐ＋型高濃度層の抵抗値を低くするために、ボロンのイ
オン注入量を増加させることが望ましいのであるが、上
記実験結果から、ボロンのイオン注入量は１．５×１０
15個／cm2 から３×１０15個／cm2 の範囲が半導体装置
の電気的特性が向上し、かつ結晶欠陥が発生しない適切
なイオン注入量であることがわかる。
【００２０】つぎに図２（ａ）〜図２（ｋ）を参照し
て、図１に示した誘電体分離型半導体装置のための半導
体基板の製造方法を説明する。図２（ａ）〜図２（ｋ）
において、図１と同一部材には同一参照番号が付与して
ある。
て、図１に示した誘電体分離型半導体装置のための半導
体基板の製造方法を説明する。図２（ａ）〜図２（ｋ）
において、図１と同一部材には同一参照番号が付与して
ある。
【００２１】図２（ａ）に示すように、半導体素子を形
成するための素子側シリコンウエハ１の表面に厚さ８０
０オングストロームのシリコン酸化膜２、１１を熱酸化
法により形成する。
成するための素子側シリコンウエハ１の表面に厚さ８０
０オングストロームのシリコン酸化膜２、１１を熱酸化
法により形成する。
【００２２】つぎに図２（ｂ）に示すように、シリコン
酸化膜２の表面から、素子側シリコンウエハ１にドーズ
量１．５×１０15個／cm2 から３×１０15個／cm2 の範
囲のボロンをイオン注入する。窒素雰囲気中で温度１１
００℃で１時間アニールしてボロンを活性化し、温度１
１００℃で３時間酸化してＰ＋型高濃度層９を形成す
る。さらに酸化により、シリコン酸化膜２、１１を厚さ
１μｍとする。そして、素子側シリコンウエハ１に形成
される半導体素子を支持する台側シリコンウエハ３を用
意する。
酸化膜２の表面から、素子側シリコンウエハ１にドーズ
量１．５×１０15個／cm2 から３×１０15個／cm2 の範
囲のボロンをイオン注入する。窒素雰囲気中で温度１１
００℃で１時間アニールしてボロンを活性化し、温度１
１００℃で３時間酸化してＰ＋型高濃度層９を形成す
る。さらに酸化により、シリコン酸化膜２、１１を厚さ
１μｍとする。そして、素子側シリコンウエハ１に形成
される半導体素子を支持する台側シリコンウエハ３を用
意する。
【００２３】つぎに図２（ｃ）に示すように、シリコン
酸化膜２と台側シリコンウエハ３とを公知の直接接着法
により貼り合わせる。そして温度１１００℃で２時間熱
処理して、素子側シリコンウエハ１と台側シリコンウエ
ハ３とを一体化する。
酸化膜２と台側シリコンウエハ３とを公知の直接接着法
により貼り合わせる。そして温度１１００℃で２時間熱
処理して、素子側シリコンウエハ１と台側シリコンウエ
ハ３とを一体化する。
【００２４】つぎに図２（ｄ）に示すように、一体化さ
れたウエハの素子側シリコンウエハ１を、シリコン酸化
膜１１側から研磨して厚さ５０μｍとする。
れたウエハの素子側シリコンウエハ１を、シリコン酸化
膜１１側から研磨して厚さ５０μｍとする。
【００２５】つぎに図２（ｅ）に示すように、熱酸化法
により、台側シリコンウエハ３と素子側シリコンウエハ
１の表面にシリコン酸化膜１２、１３をそれぞれ形成す
る。
により、台側シリコンウエハ３と素子側シリコンウエハ
１の表面にシリコン酸化膜１２、１３をそれぞれ形成す
る。
【００２６】つぎに図２（ｆ）に示すように、フォトリ
ソグラフィにより、分離溝形成部１４、１５、１６を開
口する。
ソグラフィにより、分離溝形成部１４、１５、１６を開
口する。
【００２７】つぎに図２（ｇ）に示すように、異方性エ
ッチングにより、分離溝形成部１４、１５、１６表面か
らシリコン酸化膜２に達する、横方向の絶縁分離のため
の絶縁分離溝６、７、８を形成する。なお、素子側シリ
コンウエハ１は、シリコン酸化膜２によって、台側シリ
コンウエハ３と縦方向の分離がなされている。
ッチングにより、分離溝形成部１４、１５、１６表面か
らシリコン酸化膜２に達する、横方向の絶縁分離のため
の絶縁分離溝６、７、８を形成する。なお、素子側シリ
コンウエハ１は、シリコン酸化膜２によって、台側シリ
コンウエハ３と縦方向の分離がなされている。
【００２８】つぎに図２（ｈ）に示すように、分離溝
６、７、８の側壁に、温度７００〜８００℃、３０分の
条件でＣＶＤ（化学的気相成長法）により、ボロンを含
んだ酸化膜を形成し、さらに温度１１００℃で２時間熱
処理して、Ｐ＋型高濃度層９に連続するＰ＋型高濃度層
１７を形成する。
６、７、８の側壁に、温度７００〜８００℃、３０分の
条件でＣＶＤ（化学的気相成長法）により、ボロンを含
んだ酸化膜を形成し、さらに温度１１００℃で２時間熱
処理して、Ｐ＋型高濃度層９に連続するＰ＋型高濃度層
１７を形成する。
【００２９】つぎに図２（ｉ）に示すように、Ｐ＋型高
濃度層１７が形成された分離溝６、７、８の側壁にさら
に熱酸化によりシリコン酸化膜１８を形成する。
濃度層１７が形成された分離溝６、７、８の側壁にさら
に熱酸化によりシリコン酸化膜１８を形成する。
【００３０】つぎに図２（ｊ）に示すように、減圧ＣＶ
Ｄにより、シリコン酸化膜１３、１８上に多結晶シリコ
ン１９を堆積して分離溝６、７、８を埋める。
Ｄにより、シリコン酸化膜１３、１８上に多結晶シリコ
ン１９を堆積して分離溝６、７、８を埋める。
【００３１】そして図２（ｋ）に示すように、素子側基
板１表面上の余分な多結晶シリコンを研磨して、表面を
平坦化する。
板１表面上の余分な多結晶シリコンを研磨して、表面を
平坦化する。
【００３２】以上のようにして形成された誘電体分離型
の半導体基板に、公知の方法により、高耐圧横型ＩＧＢ
Ｔ４と制御回路５を形成して図１に示す本発明の半導体
装置が得られる。
の半導体基板に、公知の方法により、高耐圧横型ＩＧＢ
Ｔ４と制御回路５を形成して図１に示す本発明の半導体
装置が得られる。
【００３３】
【発明の効果】以上詳細に説明したように本発明によれ
ば、ボロンのイオン注入量を増加させても誘電体分離基
板に結晶欠陥が発生せず、Ｐ＋型高濃度層の抵抗値の低
い半導体素子が得られる。これにより、高耐圧横型ＩＧ
ＢＴのような半導体素子の電気特性と信頼性を改善で
き、さらに歩留りが向上してコストが削減できる。
ば、ボロンのイオン注入量を増加させても誘電体分離基
板に結晶欠陥が発生せず、Ｐ＋型高濃度層の抵抗値の低
い半導体素子が得られる。これにより、高耐圧横型ＩＧ
ＢＴのような半導体素子の電気特性と信頼性を改善で
き、さらに歩留りが向上してコストが削減できる。
【図１】本発明の半導体装置の１実施例を示す素子断面
図。
図。
【図２】図１に示した半導体装置の製造方法を示す工程
別素子断面図。
別素子断面図。
１ 素子側シリコンウエハ ２ シリコン酸化膜 ３ 台側シリコンウエハ ４ 高耐圧横型ＩＧＢＴ ５ 制御回路 ６ 分離溝 ７ 分離溝 ８ 分離溝 ９ Ｐ＋型高濃度層 ９ａ Ｐ＋型高濃度層 ９ｂ Ｐ＋型高濃度層 １１ シリコン酸化膜 １２ シリコン酸化膜 １３ シリコン酸化膜 １４ 分離溝形成部 １５ 分離溝形成部 １６ 分離溝形成部 １７ Ｐ＋型高濃度層 １８ シリコン酸化膜 １９ 多結晶シリコン
Claims (2)
- 【請求項１】活性領域を有する第１の半導体基板と、 前記活性領域中の前記半導体酸化膜と接する部分を含む
領域に形成され、１．５×１０15個／cm2 から３×１０
15個／cm2 の範囲のドーズ量のボロンがイオン注入され
ている所定電導型の高濃度層と、 前記高濃度層上に形成された半導体酸化膜と、 前記半導体酸化膜に接着され、前記第１の半導体基板を
支持する第２の半導体基板とを備えたことを特徴とする
誘電体分離型半導体装置。 - 【請求項２】前記活性領域中に少なくとも１つの横型絶
縁ゲート型バイポーラトランジスタが形成されているこ
とを特徴とする請求項１に記載の誘電体分離型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18512193A JP3243071B2 (ja) | 1993-07-27 | 1993-07-27 | 誘電体分離型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18512193A JP3243071B2 (ja) | 1993-07-27 | 1993-07-27 | 誘電体分離型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745699A true JPH0745699A (ja) | 1995-02-14 |
| JP3243071B2 JP3243071B2 (ja) | 2002-01-07 |
Family
ID=16165241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18512193A Expired - Fee Related JP3243071B2 (ja) | 1993-07-27 | 1993-07-27 | 誘電体分離型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243071B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246101B1 (en) | 1998-07-07 | 2001-06-12 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure and semiconductor device including the isolation structure |
| KR100803264B1 (ko) * | 2005-09-20 | 2008-02-14 | 가부시끼가이샤 히다치 세이사꾸쇼 | 횡형 절연 게이트 바이폴라 트랜지스터 |
| JP2008244092A (ja) * | 2007-03-27 | 2008-10-09 | Hitachi Ltd | 半導体装置、及び半導体装置の製造方法 |
| CN102270643A (zh) * | 2010-06-01 | 2011-12-07 | 安森美半导体贸易公司 | 半导体装置及其制造方法 |
| CN107193233A (zh) * | 2017-06-20 | 2017-09-22 | 中国船舶重工集团公司第七研究所 | 一种混合架构的功能安全电流输入模块 |
-
1993
- 1993-07-27 JP JP18512193A patent/JP3243071B2/ja not_active Expired - Fee Related
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