JPH01282862A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01282862A JPH01282862A JP63111930A JP11193088A JPH01282862A JP H01282862 A JPH01282862 A JP H01282862A JP 63111930 A JP63111930 A JP 63111930A JP 11193088 A JP11193088 A JP 11193088A JP H01282862 A JPH01282862 A JP H01282862A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、絶縁破壊によるプ
ログラム可能な読み出し専用記憶素子の構造に関する。
ログラム可能な読み出し専用記憶素子の構造に関する。
従来の絶縁破壊によるプログラム可能な読み出し専用記
憶素子の構造は、Ｕ、Ｓ、ＰａｔｅｎｔＮｏ、４４４２
５０７の様に、下部電極の拡散されたシリコンに金属層
を介在したアモルファスシリコン層があり、上部電極の
金属層が積層される構造であった。
憶素子の構造は、Ｕ、Ｓ、ＰａｔｅｎｔＮｏ、４４４２
５０７の様に、下部電極の拡散されたシリコンに金属層
を介在したアモルファスシリコン層があり、上部電極の
金属層が積層される構造であった。
しかし、前述の従来技術では、アモルファスシリコンＤ
ｅｐｏの際、表面状態が不安定の為、絶縁破壊すなわち
プログラム時の電流が大きく、かつ、ばらつきが大きい
。
ｅｐｏの際、表面状態が不安定の為、絶縁破壊すなわち
プログラム時の電流が大きく、かつ、ばらつきが大きい
。
本発明は、このような問題を解決するもので、その目的
とするところは、工程の簡略化、かつ、プログラム時の
電流を低下し、かつ、安定化することによりばらつきを
小さくし、信頼度の高い半導体装置を提供するところに
ある。
とするところは、工程の簡略化、かつ、プログラム時の
電流を低下し、かつ、安定化することによりばらつきを
小さくし、信頼度の高い半導体装置を提供するところに
ある。
本発明の半導体装置は、下部電極としての半導体基板上
に積層された酸化膜層と、アモルファスシリコン層と、
上部電極の半導体槽あるいは金属層とからなることを特
徴とする。
に積層された酸化膜層と、アモルファスシリコン層と、
上部電極の半導体槽あるいは金属層とからなることを特
徴とする。
第１図は本発明の実施例における半導体装置の構造を示
す、１０１は半導体基板、１０２は不純物を含んだ拡散
領域、１０３はシリコン酸化膜、１０４は絶縁膜である
酸化膜、１０５はアモルファスシリコン層、１０６は電
極である金属層である。第２図（ａ）〜（ｄ）は、第１
図の半導体装置の製造方法を示す工程断面図である。以
下、詳細に説明する。
す、１０１は半導体基板、１０２は不純物を含んだ拡散
領域、１０３はシリコン酸化膜、１０４は絶縁膜である
酸化膜、１０５はアモルファスシリコン層、１０６は電
極である金属層である。第２図（ａ）〜（ｄ）は、第１
図の半導体装置の製造方法を示す工程断面図である。以
下、詳細に説明する。
まず第２図（ａ）にあるように、半導体基板２０１上に
不純物として例えばリン及びボロンをイオン打込み法に
より導入し、拡散層領域２０２を形成しその後全面にＣ
ＶＤ法によりシリコン酸化ＩＩ！２０３を形成し更にフ
ォト・エツチング法により、コンタクトホールを形成す
る。そして第２図（ｂ）にあるように、半導体基板２０
１が露出するコンタクトホール部に絶縁膜であるシリコ
ン酸化膜２０４の形成のための熱処理を行なう、この熱
処理は、酸化雰囲気中において温度９５０℃程度で５０
分行なうことにより、露出した半導体基板２０１表面は
酸化され厚さ約５０〜１００人の酸化膜２０４が形成さ
れる。この後、全面にＣＶＤ法により温度５６０℃で２
０００人程度Ｏ７モルファスシリコン層２０５を成長さ
せる。
不純物として例えばリン及びボロンをイオン打込み法に
より導入し、拡散層領域２０２を形成しその後全面にＣ
ＶＤ法によりシリコン酸化ＩＩ！２０３を形成し更にフ
ォト・エツチング法により、コンタクトホールを形成す
る。そして第２図（ｂ）にあるように、半導体基板２０
１が露出するコンタクトホール部に絶縁膜であるシリコ
ン酸化膜２０４の形成のための熱処理を行なう、この熱
処理は、酸化雰囲気中において温度９５０℃程度で５０
分行なうことにより、露出した半導体基板２０１表面は
酸化され厚さ約５０〜１００人の酸化膜２０４が形成さ
れる。この後、全面にＣＶＤ法により温度５６０℃で２
０００人程度Ｏ７モルファスシリコン層２０５を成長さ
せる。
次に第１図（Ｃ）のように、アモルファスシリコン層２
０５をフォトエツチング法により所望のパターンに加工
する。そして、第２図（ｄ）のように上部電極であるバ
リアメタル層２０６、例えばＴｉＭｏＳｉあるいはＴｉ
Ｎを１ｏｏｏ人及びアルミニウム層２０７を形成するた
めに、全面にスパッタ法により被着し、フォト・エツチ
ング法により所望のパターンに加工する。
０５をフォトエツチング法により所望のパターンに加工
する。そして、第２図（ｄ）のように上部電極であるバ
リアメタル層２０６、例えばＴｉＭｏＳｉあるいはＴｉ
Ｎを１ｏｏｏ人及びアルミニウム層２０７を形成するた
めに、全面にスパッタ法により被着し、フォト・エツチ
ング法により所望のパターンに加工する。
以上の工程を経て、絶縁破壊によるプログラム可能な読
み出し専用記憶素子が形成される。
み出し専用記憶素子が形成される。
酸化膜２０４の形成は熱処理法に限らずＣＶＤ法による
酸化膜の形成も可能である。
酸化膜の形成も可能である。
以上、述べたように本発明によれば、まず、シリコン酸
化膜を熱処理法により形成した絶縁膜としてのシリコン
酸化膜により、半導体基板とアモルファスシリコン層が
直接、接していないことから界面状態が安定する。それ
により絶縁膜破壊すなわちプログラム電流が、−〜二桁
程度、従来に比べ電流が低下し、ばらつきに対しても１
桁小さくなり、より低電流で安定した絶縁破壊によるプ
ログラム可能な読み出し専用記憶素子が可能となる。
化膜を熱処理法により形成した絶縁膜としてのシリコン
酸化膜により、半導体基板とアモルファスシリコン層が
直接、接していないことから界面状態が安定する。それ
により絶縁膜破壊すなわちプログラム電流が、−〜二桁
程度、従来に比べ電流が低下し、ばらつきに対しても１
桁小さくなり、より低電流で安定した絶縁破壊によるプ
ログラム可能な読み出し専用記憶素子が可能となる。
第１図は本発明の実施例を示す主要断面図である。第２
図（ａ）〜（ｄ）は、本発明の実施例による半導体装置
の製造工程における断面図である。 １０１．２０１・・・半導体基板 １０２．２０２・・・不純物を含んだ拡散層領域 １０３、２０３、１０４、２０４ ・・・シリコン酸化膜 １０５．２０５・・・アモルファスシリコン層 １０６．２０６・・・バリアメタル層 １０７．２０７・・・アルミニウム層 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）晃工 尼 第２）訊（Ｃ）） １２）掲（ｂ） 斗２）訊（ｃ）
図（ａ）〜（ｄ）は、本発明の実施例による半導体装置
の製造工程における断面図である。 １０１．２０１・・・半導体基板 １０２．２０２・・・不純物を含んだ拡散層領域 １０３、２０３、１０４、２０４ ・・・シリコン酸化膜 １０５．２０５・・・アモルファスシリコン層 １０６．２０６・・・バリアメタル層 １０７．２０７・・・アルミニウム層 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）晃工 尼 第２）訊（Ｃ）） １２）掲（ｂ） 斗２）訊（ｃ）
Claims (3)
- （１）絶縁破壊によるプログラム可能な読み出し専用記
憶素子を有する半導体装置において、下部電極としての
半導体基板上に積層された酸化膜層とアモルファスシリ
コン層と、上部電極からなることを特徴とする半導体装
置。 - （２）前記の酸化膜層がシリコン酸化膜であることを特
徴とする請求項１記載の半導体装置。 - （３）前記の酸化膜層は、５０〜１００Å形成すること
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111930A JPH01282862A (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111930A JPH01282862A (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282862A true JPH01282862A (ja) | 1989-11-14 |
Family
ID=14573693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111930A Pending JPH01282862A (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01282862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710384B2 (en) * | 1999-06-03 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
-
1988
- 1988-05-09 JP JP63111930A patent/JPH01282862A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710384B2 (en) * | 1999-06-03 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
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