JP2870823B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2870823B2 JP2870823B2 JP1185354A JP18535489A JP2870823B2 JP 2870823 B2 JP2870823 B2 JP 2870823B2 JP 1185354 A JP1185354 A JP 1185354A JP 18535489 A JP18535489 A JP 18535489A JP 2870823 B2 JP2870823 B2 JP 2870823B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- amorphous silicon
- lower electrode
- layer
- amorphous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、プログラム可能な記憶素子の製造方法に関
する。
する。
［従来の技術］ 従来のプログラム可能な記憶素子の構造は、U.S.Pate
nt No.4442507の様に、下部電極上に、アモルファスシ
リコン層があり、上部電極の金属層が積層される構造で
あった。
nt No.4442507の様に、下部電極上に、アモルファスシ
リコン層があり、上部電極の金属層が積層される構造で
あった。
［発明が解決しようとする課題］ しかし、前述の従来技術では、電圧を電極間に印加
し、アモルファスシリコン層を絶縁破壊してプログラム
を行なった後の電極間の抵抗が高く、特に書き込み電流
が少ない場合は、10KΩ〜1MΩと高くなるという問題を
有する。
し、アモルファスシリコン層を絶縁破壊してプログラム
を行なった後の電極間の抵抗が高く、特に書き込み電流
が少ない場合は、10KΩ〜1MΩと高くなるという問題を
有する。
本発明は、このような問題を解決するもので、その目
的とするところは、プログラム可能な記憶素子におけ
る、低く安定した、プログラム後の抵抗を得ることが可
能な半導体装置を提供するところにある。
的とするところは、プログラム可能な記憶素子におけ
る、低く安定した、プログラム後の抵抗を得ることが可
能な半導体装置を提供するところにある。
［課題を解決するための手段］ 本発明の半導体装置の製造方法は、第１導電型の多結
晶シリコン層から成る下部電極上あるいは半導体基板表
面に形成された第１導電型の不純物層から成る下部電極
上に、アモルファスシリコン層を形成する工程、前記ア
モルファスシリコン層に不活性ガスをイオン注入するこ
とにより前記下部電極の一部をアモルファス化させると
ともに、前記アモルファスシリコン層に前記第１導電型
の不純物を添加する工程、前記アモルファスシリコン層
上に上部電極を形成する工程、を有することを特徴とす
る。
晶シリコン層から成る下部電極上あるいは半導体基板表
面に形成された第１導電型の不純物層から成る下部電極
上に、アモルファスシリコン層を形成する工程、前記ア
モルファスシリコン層に不活性ガスをイオン注入するこ
とにより前記下部電極の一部をアモルファス化させると
ともに、前記アモルファスシリコン層に前記第１導電型
の不純物を添加する工程、前記アモルファスシリコン層
上に上部電極を形成する工程、を有することを特徴とす
る。
［実施例］ 第１図は、本発明の実施例における半導体装置の断面
図を示す。101は、半導体基板、102は、N+拡散層、103
は、層間絶縁膜、104は、不活性ガスがイオン打込みさ
れ、かつ、102のN+拡散層と同じ導電型を示す不純物と
を含んだアモルファスシリコン層、105は、バリアメタ
ル層、106は、アルミニウム配線層である。以下、本発
明の実施例を詳細に説明する。まず、半導体基板101
に、イオン打ち込み法を用いて、N+拡散層を形成する一
例として、リンを60KeVで４×1015cm-2注入したのち、9
00℃で20分間アニールし、N+拡散層102を形成する。そ
の後、シリコン酸化膜を気相成長法により層間絶縁膜10
3を形成し、その後、記憶素子を形成する箇所のみ、フ
ォトリソ技術及びエッチング技術によりシリコン酸化膜
を除去する。その後、気相成長法により、アモルファス
シリコン層104を1500Å程度形成した後、イオン打込法
を用いて、アルゴンを100KeVで１×1016cm2注入し、N+
拡散層102を300〜400Åアモルファス化する。その後、
リンを60KeVで１×1016cm-2注入することにより、104の
アモルファスシリコン層をより一層アモルファス化す
る。次に104のアモルファスシリコン層を所望の形状に
エッチングしたのち、その上にスパッター法により、バ
リアメタル層105及びアルミニウム配線層106を形成し、
フォトリソ技術及びエッチング技術により、所望のパタ
ーンに加工する。
図を示す。101は、半導体基板、102は、N+拡散層、103
は、層間絶縁膜、104は、不活性ガスがイオン打込みさ
れ、かつ、102のN+拡散層と同じ導電型を示す不純物と
を含んだアモルファスシリコン層、105は、バリアメタ
ル層、106は、アルミニウム配線層である。以下、本発
明の実施例を詳細に説明する。まず、半導体基板101
に、イオン打ち込み法を用いて、N+拡散層を形成する一
例として、リンを60KeVで４×1015cm-2注入したのち、9
00℃で20分間アニールし、N+拡散層102を形成する。そ
の後、シリコン酸化膜を気相成長法により層間絶縁膜10
3を形成し、その後、記憶素子を形成する箇所のみ、フ
ォトリソ技術及びエッチング技術によりシリコン酸化膜
を除去する。その後、気相成長法により、アモルファス
シリコン層104を1500Å程度形成した後、イオン打込法
を用いて、アルゴンを100KeVで１×1016cm2注入し、N+
拡散層102を300〜400Åアモルファス化する。その後、
リンを60KeVで１×1016cm-2注入することにより、104の
アモルファスシリコン層をより一層アモルファス化す
る。次に104のアモルファスシリコン層を所望の形状に
エッチングしたのち、その上にスパッター法により、バ
リアメタル層105及びアルミニウム配線層106を形成し、
フォトリソ技術及びエッチング技術により、所望のパタ
ーンに加工する。
以上の工程を経て、本発明のプログラム可能な記憶素
子が形成される。
子が形成される。
上記の実施例のアモルファスシリコン層への第二の不
純物は、N+拡散層の形成ではリンを用いたが砒素でも構
わない。又、P+拡散層を形成した場合は、拡散層及びア
モルファスシリコン層への不純物添加は、ボロンでも構
わない。又、上記下部電極には拡散層を用いたが、多結
晶シリコン層でも構わない。
純物は、N+拡散層の形成ではリンを用いたが砒素でも構
わない。又、P+拡散層を形成した場合は、拡散層及びア
モルファスシリコン層への不純物添加は、ボロンでも構
わない。又、上記下部電極には拡散層を用いたが、多結
晶シリコン層でも構わない。
第２図は、第１図に示した本発明の実施例による、ア
モルファスシリコン層に、不活性ガス及び下部電極と同
じ導電型を示す不純物を添加した場合Ｂのプログラム電
圧と従来技術Ａ（アモルファスシリコン層のみ）による
プログラム電圧を示すグラフであり、Ｂは高エネルギー
の不活性ガスの注入により、アモルファスシリコン層が
広がった事を示している。
モルファスシリコン層に、不活性ガス及び下部電極と同
じ導電型を示す不純物を添加した場合Ｂのプログラム電
圧と従来技術Ａ（アモルファスシリコン層のみ）による
プログラム電圧を示すグラフであり、Ｂは高エネルギー
の不活性ガスの注入により、アモルファスシリコン層が
広がった事を示している。
第３図は、上述、第２図に示したもののプログラム後
の抵抗を示すもので、アモルファスシリコン層に、不活
性ガス及び下部電極と同じ導電型を示す不純物を添加し
た場合Ｂは、よりアモルファス状態が進行することによ
り、従来技術Ａの場合に比べプログラム後の抵抗が低下
することは明確である。
の抵抗を示すもので、アモルファスシリコン層に、不活
性ガス及び下部電極と同じ導電型を示す不純物を添加し
た場合Ｂは、よりアモルファス状態が進行することによ
り、従来技術Ａの場合に比べプログラム後の抵抗が低下
することは明確である。
［発明の効果］ 以上、述べたように本発明によれば、下部電極上のア
モルファスシリコン層に不活性ガスを下部電極の一部を
結晶破壊する程度のエネルギーで打ち込み、かつ、下部
電極と同じ導電型を示す不純物を添加することにより、
アモルファスシリコン層がより一層アモルファス状態に
なり、電圧印加によるプログラム時にアモルファスシリ
コンが多結晶に転じ、不純物がとり込まれ低い書き込み
電流でもプログラム後の抵抗が低く安定するという効果
を有する。又、プログラム前の抵抗とプログラム後の抵
抗差においても、４〜５桁程度あり記憶素子としての機
能は充分満足させるものである。
モルファスシリコン層に不活性ガスを下部電極の一部を
結晶破壊する程度のエネルギーで打ち込み、かつ、下部
電極と同じ導電型を示す不純物を添加することにより、
アモルファスシリコン層がより一層アモルファス状態に
なり、電圧印加によるプログラム時にアモルファスシリ
コンが多結晶に転じ、不純物がとり込まれ低い書き込み
電流でもプログラム後の抵抗が低く安定するという効果
を有する。又、プログラム前の抵抗とプログラム後の抵
抗差においても、４〜５桁程度あり記憶素子としての機
能は充分満足させるものである。
第１図は、本発明の半導体装置の一実施例を示す断面
図。 第２図は、本発明の実施例による、アモルファスシリコ
ン層に不活性ガス及び下部電極と同じ導電型を示す不純
物を添加した場合と、従来技術のアモルファスシリコン
層のみによるプログラム電圧の比較を示すグラフ。 第３図は、第２図に示したもののプログラム後の抵抗を
示すグラフ。 101……半導体基板 102……N+拡散層 103……層間絶縁膜 104……不活性ガスをイオン打ち込みし、かつ、N+拡散
層と同じ導電型の不純物を含んだアモルファスシリコン
層 105……バリアメタル 106……アルミニウム配線層
図。 第２図は、本発明の実施例による、アモルファスシリコ
ン層に不活性ガス及び下部電極と同じ導電型を示す不純
物を添加した場合と、従来技術のアモルファスシリコン
層のみによるプログラム電圧の比較を示すグラフ。 第３図は、第２図に示したもののプログラム後の抵抗を
示すグラフ。 101……半導体基板 102……N+拡散層 103……層間絶縁膜 104……不活性ガスをイオン打ち込みし、かつ、N+拡散
層と同じ導電型の不純物を含んだアモルファスシリコン
層 105……バリアメタル 106……アルミニウム配線層
Claims (1)
- 【請求項１】第１導電型の多結晶シリコン層から成る下
部電極上あるいは半導体基板表面に形成された第１導電
型の不純物層から成る下部電極上に、アモルファスシリ
コン層を形成する工程、 前記アモルファスシリコン層に不活性ガスをイオン注入
することにより前記下部電極の一部をアモルファス化さ
せるとともに、前記アモルファスシリコン層に前記第１
導電型の不純物を添加する工程、 前記アモルファスシリコン層上に上部電極を形成する工
程、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185354A JP2870823B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185354A JP2870823B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350763A JPH0350763A (ja) | 1991-03-05 |
| JP2870823B2 true JP2870823B2 (ja) | 1999-03-17 |
Family
ID=16169321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185354A Expired - Lifetime JP2870823B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870823B2 (ja) |
-
1989
- 1989-07-18 JP JP1185354A patent/JP2870823B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350763A (ja) | 1991-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910000019B1 (ko) | 다결정 실리콘 저항기 제조방법 | |
| EP0365932B1 (en) | Semiconductor device | |
| US5210598A (en) | Semiconductor element having a resistance state transition region of two-layer structure | |
| JPH07112062B2 (ja) | Ｍｏｓ集積回路デバイスの製作 | |
| JPS58182259A (ja) | ポリシリコン抵抗体の形成方法 | |
| KR920004226B1 (ko) | 반도체장치의 제조방법 | |
| JPH0614532B2 (ja) | 多結晶半導体材料中に抵抗体を形成する方法 | |
| KR100363667B1 (ko) | 안정화된폴리실리콘저항기및그제조방법 | |
| JP3113800B2 (ja) | 半導体装置の配線形成方法 | |
| JPH08293465A (ja) | 半導体装置の製造方法 | |
| JPS60109260A (ja) | 補償された多結晶シリコン抵抗素子 | |
| US4315239A (en) | Process for producing a calibrated resistance element and integrated circuitry incorporating same | |
| US5240511A (en) | Lightly doped polycrystalline silicon resistor having a non-negative temperature coefficient | |
| JP2870823B2 (ja) | 半導体装置の製造方法 | |
| JPH02208962A (ja) | 半導体装置 | |
| JPH0235769A (ja) | 半導体装置 | |
| JPH0547987B2 (ja) | ||
| JP3216559B2 (ja) | 半導体装置の製造方法 | |
| JPH05267164A (ja) | ケイ化物とのシリコン接点を備えた集積回路 | |
| JPH01109716A (ja) | 半導体装置のコンタクト形成方法 | |
| JPS6369253A (ja) | 半導体装置を製造する方法および半導体装置 | |
| JPS6213818B2 (ja) | ||
| JPH0377658B2 (ja) | ||
| JPS6138859B2 (ja) | ||
| JPH1032311A (ja) | 容量素子の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090108 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |