JPS6213818B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の利用分野 本発明は、シリコン（Si）基板内に他とは電気
的に絶縁された電気的活性化層を形成する方法に
関するものである。

(2) 従来技術 イオン打込み法を用いて絶縁層を形成するに
は、イオン打込みによりSi基板を非晶質化する方
法と酸素あるいは窒素等を打込みその後アニール
して酸化膜あるいは窒化膜を形成する方法があ
る。

前者の方法で形成した非晶質層は600℃以上の
アニールで単結晶化することが欠点であり又後者
の方法においては酸素あるいは窒素を10¹⁷cm^-2以
上打込む必要のあることが欠点である。

(3) 発明の目的 本発明は電気的活性化層を基板あるいは他の電
気的活性化層と電気的に絶縁することを目的とす
るものである。

(4) 発明の総括説明 本発明の要点はイオン打込み法によりSi基板内
に形成した結晶損傷率が数％以上20％以下の値を
示す結晶損傷はそのほとんどが単独の非晶質塊の
集合（約10¹⁸個／cm³）により形成されており、こ
れらの非晶質塊はアニール後にも安定な補償中心
を形成するため、打込み層はアニール後に結晶的
には単結晶に戻るものの電気的には高抵抗の絶縁
層となるという我々が新しく発見した事実に基づ
くものである。

まず、上述した事実を説明する。

ｐ型（111）面のSi単結晶にひそ（As）イオン
を１×10¹³cm^-2打込んだ試料を1000℃でアニール
してｐ型基板表面に2000Åのｎ型の電気的活性化
層を形成した。1000℃のアニール後には打込まれ
たAsイオンの全てが電気的に活性化しており、
また打込み直後に基板内に生じた結晶損傷は完全
に消失していた。このようにして形成されたｎ型
層の厚みは2000Å、その層抵抗は1300Ω／□であ
り、極めて低抵抗になつているのが認められた。
この試料に300keVで加速したSiイオンを10¹³〜５
×10¹⁶cm^-2の範囲で打込み700℃、30分間乾燥窒
素中でアニールした。Siイオンが打込み時に形成
する結晶損傷域は約2400Åの深さに及びそれは前
工程で形成されたｎ型層をおおいつくしている。

Siイオン打込み直後の結晶損傷率と400℃、700
℃及び1000℃アニール後の層抵抗の関係を第１図
に示す。結晶損傷率は後方散乱法を用い求めた結
晶損傷率分布のピーク値である。

第１図で700℃アニール後の層抵抗を実線で
1000℃アニール後の層抵抗は点線で示してある。
なお400℃程度のアニールでは全試料が高抵抗層
であつた。

同図より打込み直後に数％以上で20％以下の結
晶損傷率を有する打込層は10¹⁵Ωcm以上の値を示
す高抵抗層を形成していることがわかる。また層
抵抗曲線はアニール温度を1000℃と増すことによ
り幾分左側に幾分シフトしているがその割合は小
さい。

すなわちAsイオンの打込みとアニールによつ
て低抵抗とされても、その後で所定の結晶損傷を
イオン打込みによつて形成することにより、第１
図に示したように、極めて高抵抗にできることが
確認された。

一般にイオン打込み法により基板内に導入され
た不純物イオンは600℃〜900℃の間のアニール温
度でその全てが活性化する。

従つてイオン打込み法を用いて素子製作を試み
る場合600℃以上のアニールは不可欠であるが上
記方法において形成した高抵抗層が例えば700℃
という高温のアニールに対しても安定であるとの
事実は、本発明の実施例によつてイオン打込み法
を用いた半導体素子の製作の応用範囲を広げうる
ことを示すものである。

一方、アニール後に高抵抗層を形成するには、
打込みイオンはSiには限定されずAs、りん
（Ｐ）ボロン（Ｂ）の如き活性化不純物あるいは
ネオン（Ne）、アルゴン（Ar）の如き不活性不純
物でもよいことも同種の実験を行い確めることが
できた。

ところでイオン打込み法によりSi基板内に形成
される結晶損傷率は基板内の深さ方向に均一では
ない。結晶損傷率分布のピーク値が20％を示すに
必要な打込み量の打込みイオンの質量及び打込み
エネルギーの依存性を実験的に求めた結果を第２
図および第３図に示す。すなわち第２図は各種打
込みイオンの質量数を横軸にとり、それらのイオ
ンを50keVでSiに打込んだ時に結晶損傷率のピー
ク値が20％を示すに必要な打込み量を縦軸に示し
たものである。また第３図はSiイオンを例にとり
結晶損傷率のピーク値が20％を示すに必要な打込
み量の打込みエネルギー依存性を示したものであ
る。

打込みイオンによる結晶損傷率の基板内の深さ
分布は近似也にガウス分布で表わされ、その投影
飛程および標準偏差は各々、エル、エス、エス
（Ｌ・Ｓ・Ｓ；Lindhard，Ｍ・Scharff、and H.
E.Schiatt）理論により求められる打込みイオン
の標準飛程の0.7倍及び標準偏差の1.4倍であるこ
とはよく知られている。従つて第２図および第３
図の結果を用いることによりSi基板内部に深さ方
向に一様に20％の結晶損傷率を有する結晶損傷を
形成するに必要な条件は容易に求めることができ
る。以上の事実によつて、本発明を用いることに
より10⁵Ωcm以上の値を示す高抵抗層が形成され
るが、このような高抵抗層を用いることにより素
子間の分離を行うことは可能である。

(5) 実施例 まず第４図ａに示すように、ｐ型＜111＞面、
比抵抗が10Ωcmのｐ型Si基板１に100keVで加速
されたAsイオン２を１×10¹³cm^-2全面に打込んだ
後、1000℃で30分間熱処理を行なつて、第４図ｂ
に示すように、深さ2000Å、層抵抗1300Ω／□を
有するｎ型層３を形成した。

次に、第４図ｃに示すように、周知の化学蒸着
法とホトエツチングによつて、10μｍ×10μｍの
面積を有するSiO₂膜４を10μｍの間隔で形成
し、このSiO₂膜４をマスクにして第４図ｄに示
したように、シリコンイオン５をイオン打込みし
た後、700℃で30分間アニールして、第４図ｅに
示したように、高抵抗層６を形成した。

上記シリコンイオンのイオン打込みは、深さ
2400Åまでの範囲に結晶損傷率20％の結晶損傷
を、深さ方向にほぼ均一に形成するため、
100KeVで８×10¹⁴cm^-3、150KeVで４×10¹⁴cm^-2
および50KeVで１×10¹⁴cm^-3、150KeVで４×10¹⁴
cm^-2および50KeVで１×10¹⁴cm^-2という条件で、
合計３回行なつた。

第４図ｅに示した構造において、シリコンイオ
ンを打込まれた領域６の比伝導率は約１×10³
・cm程度で非常に低く極めて高抵抗となつてい
るのが認められた。

シリコンイオンを打込まれていない領域３の比
伝導率は１×10⁵・cm以上で、極めて低抵抗で
あり、このような低抵抗な領域が本発明によつて
高抵抗とすることができた。これにより、高抵抗
領域６によつて互いに電気的に絶縁された低抵抗
のｎ型単結晶３を有する構造が作製された。

このようなプロセスは集積回路作製の通常プロ
セスに導入することが可能であり、例えばｎ型単
結晶４―３内にバイポーラ・トランジスタあるい
はMOSトランジスタを作ることにより素子間の
分離が可能となる。またSi基板の全面に多くの集
積回路を形成したのち本発明を行使することによ
り素子間の分離をすることも可能である。

【図面の簡単な説明】

第１図は層抵抗と結晶損傷率の関係を示す図、
第２図は20％の結晶損傷を作り出すに必要な打込
み量と質量数の関係を示す図、第３図は20％の結
晶損傷を作り出すに必要な打込み量と打込みエネ
ルギーの関係を示す図、第４図は本発明の一実施
例を示す工程図である。 １…Si基板、２…Asイオン、３…ｎ型層、４
…SiO₂層、５…シリコンイオン、６…高抵抗
層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の主表面のうち、素子を形成する
   第１の主表面の所望部分にイオン打込みして、
   600℃以上で加熱した後の上記所望部分の比低抗
   が15¹⁵Ωcm以上となるような結晶損傷率を有する
   結晶損傷領域を形成した後、上記半導体基板を
   600℃以上で加熱して上記所望部分に比抵抗が
   10¹⁵Ωcm以上の高抵抗領域を形成することを特徴
   とする半導体装置の製造方法。 ２ 特許請求の範囲第１項記載の半導体装置の製
   造方法において、前記600℃以上で加熱した後も
   比抵抗が10¹⁵Ωcm以上となるような結晶損傷率
   は、数％以上約20％以下の結晶損傷率であること
   を特徴とする半導体装置の製造方法。