JPH0336312B2 - - Google Patents
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- JPH0336312B2 JPH0336312B2 JP15461381A JP15461381A JPH0336312B2 JP H0336312 B2 JPH0336312 B2 JP H0336312B2 JP 15461381 A JP15461381 A JP 15461381A JP 15461381 A JP15461381 A JP 15461381A JP H0336312 B2 JPH0336312 B2 JP H0336312B2
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- oxide film
- silicon layer
- gate oxide
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- layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
本発明は半導体装置、特に三次元的な多層LSI
の製造においてゲート酸化膜を低温で形成する方
法に関する。
の製造においてゲート酸化膜を低温で形成する方
法に関する。
LSI製造技術においては集積度を上げるために
多層化が計られるが、これに関して、将来的には
チツプ当り16Mビツトという超高集積度のデバイ
スが一つの目標とされており、その場合には８〜
10層という多層構造のものが実用化されなければ
ならない。かかる三次元LSIの製造に際しては、
従来のLSIの製造技術をそのまま適用したのでは
種々の不都合を生じる場合が多く、その一つにゲ
ート酸化膜の形成方法があげられる。すなわち、
各層でのゲート酸化膜の形成を従来技術のごとく
高温（約1000℃）で行うと、下層（初めに作られ
た層）LSIほど高温の熱履歴を多く受けることに
なり、これにより例えば拡散層の過剰拡散（深さ
および横方向の広がり）やキヤリヤ濃度の減少な
どの弊害が発生する。かかる弊害を回避するため
に低温で酸化する方法も考えられるが、この場合
には酸化に要する時間が長くなり、逆に界面準位
が増加したり、ゲート耐圧が劣化するなどの別の
弊害が発生する危険性がある。
多層化が計られるが、これに関して、将来的には
チツプ当り16Mビツトという超高集積度のデバイ
スが一つの目標とされており、その場合には８〜
10層という多層構造のものが実用化されなければ
ならない。かかる三次元LSIの製造に際しては、
従来のLSIの製造技術をそのまま適用したのでは
種々の不都合を生じる場合が多く、その一つにゲ
ート酸化膜の形成方法があげられる。すなわち、
各層でのゲート酸化膜の形成を従来技術のごとく
高温（約1000℃）で行うと、下層（初めに作られ
た層）LSIほど高温の熱履歴を多く受けることに
なり、これにより例えば拡散層の過剰拡散（深さ
および横方向の広がり）やキヤリヤ濃度の減少な
どの弊害が発生する。かかる弊害を回避するため
に低温で酸化する方法も考えられるが、この場合
には酸化に要する時間が長くなり、逆に界面準位
が増加したり、ゲート耐圧が劣化するなどの別の
弊害が発生する危険性がある。
本発明は上記課題を解決すべく、ゲート酸化膜
をスパツタリングにより形成し、あわせてアニー
ルもできるだけ熱影響の小さい方法、例えばレー
ザアニールにより行い、下層LSIに対し悪影響を
およぼさないゲート酸化膜の形成方法を提供す
る。
をスパツタリングにより形成し、あわせてアニー
ルもできるだけ熱影響の小さい方法、例えばレー
ザアニールにより行い、下層LSIに対し悪影響を
およぼさないゲート酸化膜の形成方法を提供す
る。
以下、本発明の実施例を添付図面にもとづいて
説明する。
説明する。
第１図ないし第３図は本発明にかかるMOSIC
の製造工程におけるその要部の断面図である。先
ず第１図に示すように、絶縁体（SiO2）上に空
隙分離などの方法により選択的に設けられ、且つ
不純物がドーピングされた単結晶シリコン層を形
成する。次に、イオン衝撃によるスパツタリング
でシリコン層２の表面をわずかにエツチングし清
浄化を行う。続いて、第２図に示すように、マグ
ネトロンスパツタリングによつてシリコン酸化膜
（SiO2膜）３を形成する。ここでスパツタリング
法を採用した理由は、熱酸化法はもちろん化学気
相成長法（CVD法）に比して堆積温度が低いこ
と、加えてターゲツト材量を変えることにより各
種の絶縁材料のスパツタリングができること、な
らびに膜の成長度も早いことなどの事情による
が、本実施例においては、〔膜の成長速度：100〜
200Å／min、基板温度：常温〕の条件下で約700
Åの酸化膜を得ることができた。かかる酸化膜を
形成後、さらにその上にシリコン窒化物
（Si3N4）膜４を同様のスパツタリング法で約
1000Å成長せしめる。次に、SiO2膜３全面に塩
素イオン（Cl+）を〔注入ドーズ量：１×
1014Cl+／cm2〕イオン注入し、しかる後にレーザ
アニールを〔使用ビーム：CWAr+レーザ、出
力：5W、スキヤン速度：10cm／min、使用レン
ズ：＝25mm〕の条件で行う。かかるCl+イオン
注入は、SiO2膜３中の可動イオンのゲツタリン
グやシリコン中の結晶欠陥の発生を押えるために
行うもので、これによりデバイスの電気的特性が
改善されるものであるが、Cl+イオンに代えて他
のハロゲンイオン、例えばフツ素イオン（F+）
を使用してもよい。また、レーザアニールの採用
は、これにより局所瞬時加熱が可能となり熱影響
を小さくすることができるためであるが、レーザ
ーに代えて他のエネルギー線、例えば電子ビー
ム、イオンビーム、集光フラツシユランプなどを
使用してもよく、その効果は同等である。
の製造工程におけるその要部の断面図である。先
ず第１図に示すように、絶縁体（SiO2）上に空
隙分離などの方法により選択的に設けられ、且つ
不純物がドーピングされた単結晶シリコン層を形
成する。次に、イオン衝撃によるスパツタリング
でシリコン層２の表面をわずかにエツチングし清
浄化を行う。続いて、第２図に示すように、マグ
ネトロンスパツタリングによつてシリコン酸化膜
（SiO2膜）３を形成する。ここでスパツタリング
法を採用した理由は、熱酸化法はもちろん化学気
相成長法（CVD法）に比して堆積温度が低いこ
と、加えてターゲツト材量を変えることにより各
種の絶縁材料のスパツタリングができること、な
らびに膜の成長度も早いことなどの事情による
が、本実施例においては、〔膜の成長速度：100〜
200Å／min、基板温度：常温〕の条件下で約700
Åの酸化膜を得ることができた。かかる酸化膜を
形成後、さらにその上にシリコン窒化物
（Si3N4）膜４を同様のスパツタリング法で約
1000Å成長せしめる。次に、SiO2膜３全面に塩
素イオン（Cl+）を〔注入ドーズ量：１×
1014Cl+／cm2〕イオン注入し、しかる後にレーザ
アニールを〔使用ビーム：CWAr+レーザ、出
力：5W、スキヤン速度：10cm／min、使用レン
ズ：＝25mm〕の条件で行う。かかるCl+イオン
注入は、SiO2膜３中の可動イオンのゲツタリン
グやシリコン中の結晶欠陥の発生を押えるために
行うもので、これによりデバイスの電気的特性が
改善されるものであるが、Cl+イオンに代えて他
のハロゲンイオン、例えばフツ素イオン（F+）
を使用してもよい。また、レーザアニールの採用
は、これにより局所瞬時加熱が可能となり熱影響
を小さくすることができるためであるが、レーザ
ーに代えて他のエネルギー線、例えば電子ビー
ム、イオンビーム、集光フラツシユランプなどを
使用してもよく、その効果は同等である。
続いて、Si3N4膜４とSiO2膜３を選択的に除去
し、第３図に示すようにゲート酸化膜３′を形成
し、またシリコン層２にAs+イオンを注入してソ
ースＳとドレインＤを形成する。最後に、非単結
晶シリコン（ポリシリコン）またはアルミニウム
（Al）によりゲート電極Ｇおよび配線電極５を形
成し、再びレーザアニールを行い活性化して
MOSICは完成する。
し、第３図に示すようにゲート酸化膜３′を形成
し、またシリコン層２にAs+イオンを注入してソ
ースＳとドレインＤを形成する。最後に、非単結
晶シリコン（ポリシリコン）またはアルミニウム
（Al）によりゲート電極Ｇおよび配線電極５を形
成し、再びレーザアニールを行い活性化して
MOSICは完成する。
上記方法により、まず一層を完成させ、その上
にシリコン酸化物（SiO2）のごとき層間絶縁膜
を配し、さらにその上に同様の方法で一層を完成
させ、かかる工程を順次行つて各層を積層し、多
層LSIは完成するものである。
にシリコン酸化物（SiO2）のごとき層間絶縁膜
を配し、さらにその上に同様の方法で一層を完成
させ、かかる工程を順次行つて各層を積層し、多
層LSIは完成するものである。
本発明は以上説明したごとく、(1)絶縁体上にシ
リコン層を形成したのち、該シリコン層上にスパ
ツタリングによりゲート酸化膜（SiO2）を形成
する工程、(2)そのゲート酸化膜中及びそれと単結
晶シリコン層との界面近傍にハロゲンイオン
（Cl+、F+など）を注入する工程、及び(3)前記ゲ
ート酸化膜及びシリコン層表面をエネルギー線で
アニールする工程を組み合わせて多層LSIを作製
するので、各層形成に際して下層LSIにおよぼす
熱影響は最小限に抑えることができ、したがつて
製造過程において下層LSIの特性を劣化させると
いう弊害が除去され、製品に対する信頼性も高ま
り、三次元LSIの実現に寄与するところ大なるも
のである。
リコン層を形成したのち、該シリコン層上にスパ
ツタリングによりゲート酸化膜（SiO2）を形成
する工程、(2)そのゲート酸化膜中及びそれと単結
晶シリコン層との界面近傍にハロゲンイオン
（Cl+、F+など）を注入する工程、及び(3)前記ゲ
ート酸化膜及びシリコン層表面をエネルギー線で
アニールする工程を組み合わせて多層LSIを作製
するので、各層形成に際して下層LSIにおよぼす
熱影響は最小限に抑えることができ、したがつて
製造過程において下層LSIの特性を劣化させると
いう弊害が除去され、製品に対する信頼性も高ま
り、三次元LSIの実現に寄与するところ大なるも
のである。
第１図ないし第３図は本発明にかかるMOSIC
の製造工程におけるその要部の部分断面図であ
る。 １……絶縁体、２……シリコン層、３……シリ
コン酸化膜、３′……ゲート酸化膜、４……
Si3N4膜、５……電極、Ｓ……ソース、Ｄ……ド
レイン、Ｇ……ゲート電極。
の製造工程におけるその要部の部分断面図であ
る。 １……絶縁体、２……シリコン層、３……シリ
コン酸化膜、３′……ゲート酸化膜、４……
Si3N4膜、５……電極、Ｓ……ソース、Ｄ……ド
レイン、Ｇ……ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 絶縁体上にシリコン層を形成したのち、該シ
リコン層上にスパツタリングによりゲート酸化膜
を形成する工程と、 該ゲート酸化膜中及びシリコン層との界面近傍
にハロゲンイオンを注入する工程と、 前記ゲート酸化膜及びシリコン層表面にエネル
ギー線を照射してアニールする工程 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15461381A JPS5856365A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置の製造方法 |
| US06/425,644 US4489478A (en) | 1981-09-29 | 1982-09-28 | Process for producing a three-dimensional semiconductor device |
| EP82305160A EP0076161B1 (en) | 1981-09-29 | 1982-09-29 | Process for manufacturing a multi-layer semiconductor device |
| DE8282305160T DE3278549D1 (en) | 1981-09-29 | 1982-09-29 | Process for manufacturing a multi-layer semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15461381A JPS5856365A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856365A JPS5856365A (ja) | 1983-04-04 |
| JPH0336312B2 true JPH0336312B2 (ja) | 1991-05-31 |
Family
ID=15588008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15461381A Granted JPS5856365A (ja) | 1981-09-29 | 1981-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856365A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2744797B2 (ja) * | 1988-12-02 | 1998-04-28 | 株式会社リコー | 薄膜トランジスタ |
| JP3019885B2 (ja) * | 1991-11-25 | 2000-03-13 | カシオ計算機株式会社 | 電界効果型薄膜トランジスタの製造方法 |
| JP2006196926A (ja) * | 1994-09-14 | 2006-07-27 | Toshiba Corp | 半導体装置 |
-
1981
- 1981-09-29 JP JP15461381A patent/JPS5856365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856365A (ja) | 1983-04-04 |
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