JPH05160090A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH05160090A JPH05160090A JP32718991A JP32718991A JPH05160090A JP H05160090 A JPH05160090 A JP H05160090A JP 32718991 A JP32718991 A JP 32718991A JP 32718991 A JP32718991 A JP 32718991A JP H05160090 A JPH05160090 A JP H05160090A
- Authority
- JP
- Japan
- Prior art keywords
- silicon wafer
- substrate
- germanium
- boron
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】 二つのシリコンウエハを張り合わせて成るSO
I 基板またはP/P+ 基板に関し，該基板に半導体素子を
形成する熱処理において発生する反りを低減することを
目的とする。 【構成】 支持基板となるシリコンウエハの張り合わせ
面にあらかじめB およびGeのいずれか一方または双方を
イオン注入して支持基板の機械的強度を高めておくこと
により反りが低減される。高濃度のB またはGeが両シリ
コンウエハ間に挟まれているので, 熱処理雰囲気を通じ
てのこれら不純物による汚染が生じない。反りを低減す
るに必要なGe濃度は, SiO2膜の絶縁耐圧および発生ライ
フタイムの低下を回避可能な範囲で選ぶことができる。
I 基板またはP/P+ 基板に関し，該基板に半導体素子を
形成する熱処理において発生する反りを低減することを
目的とする。 【構成】 支持基板となるシリコンウエハの張り合わせ
面にあらかじめB およびGeのいずれか一方または双方を
イオン注入して支持基板の機械的強度を高めておくこと
により反りが低減される。高濃度のB またはGeが両シリ
コンウエハ間に挟まれているので, 熱処理雰囲気を通じ
てのこれら不純物による汚染が生じない。反りを低減す
るに必要なGe濃度は, SiO2膜の絶縁耐圧および発生ライ
フタイムの低下を回避可能な範囲で選ぶことができる。
Description
【０００１】
【産業上の利用分野】本発明は二つのシリコンウエハを
張り合わせて成る半導体基板, とくに, 二つのシリコン
ウエハの間に絶縁層が介在するSOI(silicon on insulat
or) 構造の半導体基板に係り, この種の基板に熱処理工
程において発生する反りを低減する方法に関する。
張り合わせて成る半導体基板, とくに, 二つのシリコン
ウエハの間に絶縁層が介在するSOI(silicon on insulat
or) 構造の半導体基板に係り, この種の基板に熱処理工
程において発生する反りを低減する方法に関する。
【０００２】
【従来の技術】SOI 基板は, 半導体素子の寄生容量の低
減, CMOS構造のトランジスタにおけるラッチアップ現象
の防止等に有効であり, 将来の高密度半導体集積回路の
基板として期待されており, その実用化が進められてい
る。
減, CMOS構造のトランジスタにおけるラッチアップ現象
の防止等に有効であり, 将来の高密度半導体集積回路の
基板として期待されており, その実用化が進められてい
る。
【０００３】SOI 基板の製造方法としては, SiO2層上に
堆積された多結晶シリコン層をレーザビーム等の照射に
より再結晶化する方法の他, シリコンウエハ内の所定深
さに酸素をイオン注入してSiO2層を形成するいわゆるSI
MOX 法と, SiO2層を介して張り合わされた二つのシリコ
ンウエハの一方を薄く研磨する方法がある。現在のとこ
ろ, 後二者が実用性のある方法として有望視されてい
る。
堆積された多結晶シリコン層をレーザビーム等の照射に
より再結晶化する方法の他, シリコンウエハ内の所定深
さに酸素をイオン注入してSiO2層を形成するいわゆるSI
MOX 法と, SiO2層を介して張り合わされた二つのシリコ
ンウエハの一方を薄く研磨する方法がある。現在のとこ
ろ, 後二者が実用性のある方法として有望視されてい
る。
【０００４】
【発明が解決しようとする課題】上記いずれによって
も, SOI 基板は, 通常, 支持基板となる厚さ数100 μm
のシリコン層上にSiO2層を介して厚さ数μm ないしそれ
以下のシリコン層を形成した構造を有する。シリコンと
SiO2とは熱膨張率が１桁以上異なる。したがって,上記
のようにSiO2層の両側のシリコン層の厚さが非対称であ
るために, 半導体素子を形成する熱処理においてSOI 基
板に反りが生じやすい。このような反りが存在すると,
リソグラフ工程において正確なパターンが形成不可能と
なったり, あるいは，SOI 基板の固定あるいは移動に用
いられるいわゆる真空チャックが正常に機能し得なくな
る。
も, SOI 基板は, 通常, 支持基板となる厚さ数100 μm
のシリコン層上にSiO2層を介して厚さ数μm ないしそれ
以下のシリコン層を形成した構造を有する。シリコンと
SiO2とは熱膨張率が１桁以上異なる。したがって,上記
のようにSiO2層の両側のシリコン層の厚さが非対称であ
るために, 半導体素子を形成する熱処理においてSOI 基
板に反りが生じやすい。このような反りが存在すると,
リソグラフ工程において正確なパターンが形成不可能と
なったり, あるいは，SOI 基板の固定あるいは移動に用
いられるいわゆる真空チャックが正常に機能し得なくな
る。
【０００５】上記のようなシリコン層とSiO2層との熱膨
張率の差に起因するSOI 基板における反りの他に, シリ
コンウエハに一般的に発生する反りの原因として，シリ
コンウエハ中に存在する酸素の析出が考えられている。
例えばチョコラルスキー(CZ)法によるシリコン結晶は,
通常, 1017cm-3程度の酸素を含有することが避けられな
い。このような結晶から作製されたシリコンウエハが熱
処理工程を経るごとに, その中の酸素が析出し, シリコ
ンウエハ全体における熱膨張特性が不均一性になるため
に, 反りを生じやすくなる。とくに, 高濃度の硼素がド
ープされたシリコンウエハと低濃度のｐ型またはｎ型不
純物がドープされたシリコンウエハとを張り合わせて作
製された基板（以下 P/P+ 基板と称する）には, このよ
うな機構にもとづく反りが発生しやすい。これは, 高濃
度の硼素が結晶中の酸素析出を加速するためである。
張率の差に起因するSOI 基板における反りの他に, シリ
コンウエハに一般的に発生する反りの原因として，シリ
コンウエハ中に存在する酸素の析出が考えられている。
例えばチョコラルスキー(CZ)法によるシリコン結晶は,
通常, 1017cm-3程度の酸素を含有することが避けられな
い。このような結晶から作製されたシリコンウエハが熱
処理工程を経るごとに, その中の酸素が析出し, シリコ
ンウエハ全体における熱膨張特性が不均一性になるため
に, 反りを生じやすくなる。とくに, 高濃度の硼素がド
ープされたシリコンウエハと低濃度のｐ型またはｎ型不
純物がドープされたシリコンウエハとを張り合わせて作
製された基板（以下 P/P+ 基板と称する）には, このよ
うな機構にもとづく反りが発生しやすい。これは, 高濃
度の硼素が結晶中の酸素析出を加速するためである。
【０００６】本発明は, 上記のような熱処理工程におけ
る反りの発生が少ないSOI 基板または P/P+ 基板を提供
可能とすることを目的とする。
る反りの発生が少ないSOI 基板または P/P+ 基板を提供
可能とすることを目的とする。
【０００７】
【課題を解決するための手段】上記目的は, 第１のシリ
コンウエハの一表面に硼素およびゲルマニウムのいずれ
か一方また双方を導入し, 該第１のシリコンウエハにお
ける少なくとも前記硼素またはゲルマニウムが注入され
た表面を該第２のシリコンウエハの一表面と重ね合わせ
た状態で両シリコンウエハを熱圧着し, 該第１のシリコ
ンウエハと熱圧着された該第２のシリコンウエハを薄く
する諸工程を含むことを特徴とする本発明に係る半導体
基板の製造方法, とくに, SOI 基板については, 前記第
１のシリコンウエハと熱圧着する以前に前記第２のシリ
コンウエハの前記一表面に酸化膜を形成する工程または
前記硼素およびゲルマニウムを導入する以前に前記第１
のシリコンウエハの前記一表面に酸化膜を形成する工程
をさらに含むことを特徴とする本発明に係る半導体基板
の製造方法によって達成される。
コンウエハの一表面に硼素およびゲルマニウムのいずれ
か一方また双方を導入し, 該第１のシリコンウエハにお
ける少なくとも前記硼素またはゲルマニウムが注入され
た表面を該第２のシリコンウエハの一表面と重ね合わせ
た状態で両シリコンウエハを熱圧着し, 該第１のシリコ
ンウエハと熱圧着された該第２のシリコンウエハを薄く
する諸工程を含むことを特徴とする本発明に係る半導体
基板の製造方法, とくに, SOI 基板については, 前記第
１のシリコンウエハと熱圧着する以前に前記第２のシリ
コンウエハの前記一表面に酸化膜を形成する工程または
前記硼素およびゲルマニウムを導入する以前に前記第１
のシリコンウエハの前記一表面に酸化膜を形成する工程
をさらに含むことを特徴とする本発明に係る半導体基板
の製造方法によって達成される。
【０００８】
【作用】シリコン結晶に硼素およびゲルマニウムのいず
れか一方または双方をドープすることによって機械的強
度が高くなることが知られている（例えば, 本発明らに
よる報告"MECHANICAL STRENGTH OF SILICON CRYSTALS I
NVOLVING BORON AND/ORGERMANIUM" Appl. Phys. Lett.
58,2634 (1991)参照）。
れか一方または双方をドープすることによって機械的強
度が高くなることが知られている（例えば, 本発明らに
よる報告"MECHANICAL STRENGTH OF SILICON CRYSTALS I
NVOLVING BORON AND/ORGERMANIUM" Appl. Phys. Lett.
58,2634 (1991)参照）。
【０００９】すなわち，CZ法によるシリコン結晶に1018
cm-3以上の硼素または1020cm-3以上のゲルマニウムをド
ープすることによって強度が高くなる。硼素とゲルマニ
ウムの双方をドープした場合には, ゲルマニウム/ 硼素
の濃度比が３〜７であるときにCZ結晶の強度が高くなる
ことを記している。
cm-3以上の硼素または1020cm-3以上のゲルマニウムをド
ープすることによって強度が高くなる。硼素とゲルマニ
ウムの双方をドープした場合には, ゲルマニウム/ 硼素
の濃度比が３〜７であるときにCZ結晶の強度が高くなる
ことを記している。
【００１０】本発明においては, 支持基板となるシリコ
ンウエハの表面に硼素およびゲルマニウムのいずれか一
方または双方をイオン注入することにより, 張り合わせ
型のSOI 基板または P/P+ 基板の反りを低減する。とく
に, 上記硼素またはゲルマニウムの注入は, 支持基板に
おける張り合わせ面に対して行う。これにより, 高濃度
の硼素またはゲルマニウムが二つのシリコンウエハの接
着界面に封じこめられるため, これらイオン注入不純物
が熱処理雰囲気を介して素子形成層を汚染する問題が防
止される。
ンウエハの表面に硼素およびゲルマニウムのいずれか一
方または双方をイオン注入することにより, 張り合わせ
型のSOI 基板または P/P+ 基板の反りを低減する。とく
に, 上記硼素またはゲルマニウムの注入は, 支持基板に
おける張り合わせ面に対して行う。これにより, 高濃度
の硼素またはゲルマニウムが二つのシリコンウエハの接
着界面に封じこめられるため, これらイオン注入不純物
が熱処理雰囲気を介して素子形成層を汚染する問題が防
止される。
【００１１】
【実施例】図１はSOI 基板に対して本発明を適用する一
実施例の工程説明図であって, 同図(a) に示す, 例えば
SOI 層となる直径４インチのシリコンウエハ１の表面
を,例えばウエット酸素雰囲気中, 1100℃で60分間熱酸
化することにより, 図１(b)ように, 厚さ約0.5 μm のS
iO2膜２を形成する。
実施例の工程説明図であって, 同図(a) に示す, 例えば
SOI 層となる直径４インチのシリコンウエハ１の表面
を,例えばウエット酸素雰囲気中, 1100℃で60分間熱酸
化することにより, 図１(b)ように, 厚さ約0.5 μm のS
iO2膜２を形成する。
【００１２】一方, 図１(c) に示す, 支持基板となる直
径４インチのシリコンウエハ３の一表面に, 図１(d) に
示すように, 硼素(B) をイオン注入する。符号４はB 注
入領域を示す。シリコンウエハ１および３は, ともに(1
00) 面を主表面として有するものとする。上記硼素のイ
オン注入は, 加速電圧が５〜20KeV, ドーズ量が１×10
13cm-2以上の範囲とする。例えば加速電圧を10keV,ドー
ズ量を１×1014cm-2とすると, シリコンウエハ３表面か
らのB 注入領域４の深さは約38nmとなり, その平均B 濃
度は１×1019cm-3程度となる。
径４インチのシリコンウエハ３の一表面に, 図１(d) に
示すように, 硼素(B) をイオン注入する。符号４はB 注
入領域を示す。シリコンウエハ１および３は, ともに(1
00) 面を主表面として有するものとする。上記硼素のイ
オン注入は, 加速電圧が５〜20KeV, ドーズ量が１×10
13cm-2以上の範囲とする。例えば加速電圧を10keV,ドー
ズ量を１×1014cm-2とすると, シリコンウエハ３表面か
らのB 注入領域４の深さは約38nmとなり, その平均B 濃
度は１×1019cm-3程度となる。
【００１３】次いで, 図１(e) に示すように, シリコン
ウエハ３の前記表面にゲルマニウム(Ge)をイオン注入す
る。符号５はGe注入領域を示す。このゲルマニウムのイ
オン注入は, 加速電圧が５〜20KeV, ドーズ量が５×10
13cm-2以上の範囲とする。例えば加速電圧を10keV,ドー
ズ量を５×1014cm-2とすると, シリコンウエハ３表面か
らのGe注入領域５の深さは約８nmとなり, その平均Ge濃
度は３×1020cm-3程度となる。
ウエハ３の前記表面にゲルマニウム(Ge)をイオン注入す
る。符号５はGe注入領域を示す。このゲルマニウムのイ
オン注入は, 加速電圧が５〜20KeV, ドーズ量が５×10
13cm-2以上の範囲とする。例えば加速電圧を10keV,ドー
ズ量を５×1014cm-2とすると, シリコンウエハ３表面か
らのGe注入領域５の深さは約８nmとなり, その平均Ge濃
度は３×1020cm-3程度となる。
【００１４】次いで, 図１(f) に示すように, シリコン
ウエハ１をシリコンウエハ３におけるGeがイオン注入さ
れた表面と重ね合わせ, 窒素雰囲気中, 800 ℃に加熱し
た状態で, 両ウエハ１および３の間に直流300 V のパル
ス電圧を印加する。これにより両ウエハ１および３が接
着される。
ウエハ１をシリコンウエハ３におけるGeがイオン注入さ
れた表面と重ね合わせ, 窒素雰囲気中, 800 ℃に加熱し
た状態で, 両ウエハ１および３の間に直流300 V のパル
ス電圧を印加する。これにより両ウエハ１および３が接
着される。
【００１５】次いで, 研磨材として例えばコロイダルシ
リカを用いる周知の機械的化学的研磨方法によってシリ
コンウエハ１を, 図１(g)に示すように, 厚さ約0.5 μm
まで薄くして本発明に係るSOI 基板が完成する。
リカを用いる周知の機械的化学的研磨方法によってシリ
コンウエハ１を, 図１(g)に示すように, 厚さ約0.5 μm
まで薄くして本発明に係るSOI 基板が完成する。
【００１６】このSOI 基板においては, 高濃度の硼素お
よびゲルマニウムのイオン注入によってシリコンウエハ
３の機械的強度が高くなっているため, 後の熱処理工程
における反りが生じ難い。また, B 注入領域４およびGe
注入領域５は, シリコンウエハ１および３によって挟ま
れた構造となっているため, 前述のように, 後の高温に
おける熱処理工程において硼素またはゲルマニウムが雰
囲気中を拡散してシリコンウエハ１を汚染するおそれが
ない。
よびゲルマニウムのイオン注入によってシリコンウエハ
３の機械的強度が高くなっているため, 後の熱処理工程
における反りが生じ難い。また, B 注入領域４およびGe
注入領域５は, シリコンウエハ１および３によって挟ま
れた構造となっているため, 前述のように, 後の高温に
おける熱処理工程において硼素またはゲルマニウムが雰
囲気中を拡散してシリコンウエハ１を汚染するおそれが
ない。
【００１７】図２は硼素およびゲルマニウムのイオン注
入によるシリコンウエハ表面の機械的強度の変化を示す
グラフであって, 横軸は硼素(B) 濃度, 縦軸の右側は四
角錐状のダイャモンドチップをシリコンウエハ表面に荷
重100 g で押圧したときに生じる圧痕の寸法, 左側はこ
の押圧によって生じる転位の広がりに対応する値をそれ
ぞれ目盛ってある。○はゲルマニウム濃度が零の場合,
●は濃度６×1020cm-3のゲルマニウムが共存する場合で
ある。
入によるシリコンウエハ表面の機械的強度の変化を示す
グラフであって, 横軸は硼素(B) 濃度, 縦軸の右側は四
角錐状のダイャモンドチップをシリコンウエハ表面に荷
重100 g で押圧したときに生じる圧痕の寸法, 左側はこ
の押圧によって生じる転位の広がりに対応する値をそれ
ぞれ目盛ってある。○はゲルマニウム濃度が零の場合,
●は濃度６×1020cm-3のゲルマニウムが共存する場合で
ある。
【００１８】図示のように, 硼素(B) 濃度が１×1018cm
-3以上になると, 圧痕の寸法および転位の広がり共に減
少する。圧痕の寸法の変化に示されるように, 硼素とと
もにゲルマニウムをイオン注入することにより, 強度が
さらに向上する。
-3以上になると, 圧痕の寸法および転位の広がり共に減
少する。圧痕の寸法の変化に示されるように, 硼素とと
もにゲルマニウムをイオン注入することにより, 強度が
さらに向上する。
【００１９】熱処理により上記のSOI 基板に発生する反
りの大きさについて調べた結果を図３に示す。試料SOI
基板は, 支持基板となるシリコンウエハ表面に硼素およ
びゲルマニウムを, 加速電圧が共に10KeV,ドーズ量がそ
れぞれ１×1014cm-2および５×1014cm-2でイオン注入し
たものである。この熱処理は, 図４に示すような, 通常
のCMOS製造工程に準じた条件で行った。図３には, 比較
のために, 上記のような硼素およびゲルマニウムのいず
れのイオン注入をも行っていないSOI 基板を図４の条件
で熱処理した場合の反りを図示してある。本発明によ
り, 直径４インチのSOI 基板における反りが, 従来の60
μm から20μm へと1/3 に減少する。
りの大きさについて調べた結果を図３に示す。試料SOI
基板は, 支持基板となるシリコンウエハ表面に硼素およ
びゲルマニウムを, 加速電圧が共に10KeV,ドーズ量がそ
れぞれ１×1014cm-2および５×1014cm-2でイオン注入し
たものである。この熱処理は, 図４に示すような, 通常
のCMOS製造工程に準じた条件で行った。図３には, 比較
のために, 上記のような硼素およびゲルマニウムのいず
れのイオン注入をも行っていないSOI 基板を図４の条件
で熱処理した場合の反りを図示してある。本発明によ
り, 直径４インチのSOI 基板における反りが, 従来の60
μm から20μm へと1/3 に減少する。
【００２０】ところで, 上記SOI 基板においては, 高濃
度のゲルマニウムがSiO2膜２（図２参照）に拡散して絶
縁不良を起こすことが懸念される。図５は, ゲルマニウ
ムをイオン注入したSiO2膜の絶縁耐圧を調べた結果を示
す。同図(a) はドーズ量１×1013cm-2のゲルマニウムを
イオン注入された厚さ20nmのSiO2膜の場合，同図(b)は
イオン注入を行っていないSiO2膜の場合である。両図と
もに横軸はSiO2膜に印加された絶縁破壊電界強度(MV/c
m),縦軸は電界強度を徐々に増大して行ったときに発生
する絶縁破壊点の累積数を百分率で表した値である。図
５(a) と(b) の比較から分かるように１×1013cm-2のゲ
ルマニウムの導入の有無によらず, 平均絶縁破壊電圧は
10MV/cm である。本発明によるSOI 基板におけるSiO2膜
２にこのような高濃度のゲルマニウムが拡散するとは考
えられないので, ゲルマニウムの拡散により絶縁不良が
生じるおそれはないと言える。
度のゲルマニウムがSiO2膜２（図２参照）に拡散して絶
縁不良を起こすことが懸念される。図５は, ゲルマニウ
ムをイオン注入したSiO2膜の絶縁耐圧を調べた結果を示
す。同図(a) はドーズ量１×1013cm-2のゲルマニウムを
イオン注入された厚さ20nmのSiO2膜の場合，同図(b)は
イオン注入を行っていないSiO2膜の場合である。両図と
もに横軸はSiO2膜に印加された絶縁破壊電界強度(MV/c
m),縦軸は電界強度を徐々に増大して行ったときに発生
する絶縁破壊点の累積数を百分率で表した値である。図
５(a) と(b) の比較から分かるように１×1013cm-2のゲ
ルマニウムの導入の有無によらず, 平均絶縁破壊電圧は
10MV/cm である。本発明によるSOI 基板におけるSiO2膜
２にこのような高濃度のゲルマニウムが拡散するとは考
えられないので, ゲルマニウムの拡散により絶縁不良が
生じるおそれはないと言える。
【００２１】また, 図４のような熱処理工程においてゲ
ルマニウムが雰囲気を拡散してSOI層を汚染することが
懸念される。通常, シリコン結晶中にゲルマニウムが導
入されると, 発生ライフタイムが短くなる。発生ライフ
タイムが短くなると接合リークが増すために, 例えばDR
AMのリフレッシュ周期を短くしなければならず，その結
果, 半導体メモリの大容量化の妨げとなったり, あるい
は，CCD(電荷結合デバイス）の暗電流が増加する等の問
題が生じる。図６は, SOI 層にゲルマニウムをイオン注
入したときの発生ライフタイムの変化を調べた結果を示
す。図示のように, ゲルマニウム濃度が１×1018cm-3で
発生ライフタイムが約23％減少する程度である。本発明
においては, 高濃度のゲルマニウムイオン注入領域がシ
リコンウエハ間に挟まれた構造となっているため, 上記
のような高濃度の汚染は生じるおそれはなく,これによ
るライフタイムの減少は生じないと考えてよい。
ルマニウムが雰囲気を拡散してSOI層を汚染することが
懸念される。通常, シリコン結晶中にゲルマニウムが導
入されると, 発生ライフタイムが短くなる。発生ライフ
タイムが短くなると接合リークが増すために, 例えばDR
AMのリフレッシュ周期を短くしなければならず，その結
果, 半導体メモリの大容量化の妨げとなったり, あるい
は，CCD(電荷結合デバイス）の暗電流が増加する等の問
題が生じる。図６は, SOI 層にゲルマニウムをイオン注
入したときの発生ライフタイムの変化を調べた結果を示
す。図示のように, ゲルマニウム濃度が１×1018cm-3で
発生ライフタイムが約23％減少する程度である。本発明
においては, 高濃度のゲルマニウムイオン注入領域がシ
リコンウエハ間に挟まれた構造となっているため, 上記
のような高濃度の汚染は生じるおそれはなく,これによ
るライフタイムの減少は生じないと考えてよい。
【００２２】なお, 上記実施例において, 硼素(B) また
はゲルマニウム(Ge)のいずれか一方をイオン注入するの
みでもシリコンウエハ３の強度は高くなる。したがっ
て, 図１(c) または(d) を参照して説明した工程のいず
れか一方を省略してもよい。また，SiO2膜２をシリコン
ウエハ３に形成してもよい。この場合には，硼素または
ゲルマニウムのイオン注入における加速電圧に対して,
SiO2膜２によるエネルギーの損失を考慮して補正を行う
必要があることは言うまでもない。
はゲルマニウム(Ge)のいずれか一方をイオン注入するの
みでもシリコンウエハ３の強度は高くなる。したがっ
て, 図１(c) または(d) を参照して説明した工程のいず
れか一方を省略してもよい。また，SiO2膜２をシリコン
ウエハ３に形成してもよい。この場合には，硼素または
ゲルマニウムのイオン注入における加速電圧に対して,
SiO2膜２によるエネルギーの損失を考慮して補正を行う
必要があることは言うまでもない。
【００２３】図７は P/P+ 基板に対して本発明を適用す
る場合の一実施例の工程説明図であって，同図(a) に示
すシリコンウエハ６は, 硼素をドープした比抵抗10Ω・
cmのｐ型ウエハ, 同図(b) に示すシリコンウエハ７は,
比抵抗0.01Ω・cmのｐ型ウエハで, いずれもCZ法による
シリコン結晶から作製され, 面方位(100) の主表面を有
する。
る場合の一実施例の工程説明図であって，同図(a) に示
すシリコンウエハ６は, 硼素をドープした比抵抗10Ω・
cmのｐ型ウエハ, 同図(b) に示すシリコンウエハ７は,
比抵抗0.01Ω・cmのｐ型ウエハで, いずれもCZ法による
シリコン結晶から作製され, 面方位(100) の主表面を有
する。
【００２４】図７(c) に示すように, シリコンウエハ７
の一表面にゲルマニウム(Ge)を, 加速電圧10KeV,ドーズ
量５×1014cm-2の条件でイオン注入する。同図において
符号８はGe注入領域を示す。上記のイオン注入条件によ
り, Ge注入領域８の深さは,シリコンウエハ７表面から
８nmとなり, その平均Ge濃度は３×1020cm-3程度とな
る。
の一表面にゲルマニウム(Ge)を, 加速電圧10KeV,ドーズ
量５×1014cm-2の条件でイオン注入する。同図において
符号８はGe注入領域を示す。上記のイオン注入条件によ
り, Ge注入領域８の深さは,シリコンウエハ７表面から
８nmとなり, その平均Ge濃度は３×1020cm-3程度とな
る。
【００２５】次いで, 同図(d) に示すように, シリコン
ウエハ６を, シリコンウエハ７におけるゲルマニウムが
イオン注入された表面と重ね合わせ, 窒素雰囲気中, 80
0 ℃に加熱した状態で, 両ウエハ６と７の間に直流300V
のパルス電圧を印加する。これにより, 両ウエハ６と７
が接着される。
ウエハ６を, シリコンウエハ７におけるゲルマニウムが
イオン注入された表面と重ね合わせ, 窒素雰囲気中, 80
0 ℃に加熱した状態で, 両ウエハ６と７の間に直流300V
のパルス電圧を印加する。これにより, 両ウエハ６と７
が接着される。
【００２６】次いで, 例えばコロイダルシリカを研磨剤
として用いる周知の機械的化学的研磨法によりシリコン
ウエハ６を, 図７(e) に示すように, 厚さ約0.5 μm に
達するまで薄くする。このようにして P/P+ 基板が完成
する。この基板におけるシリコンウエハ６から成る厚さ
0.5 μm のｐ型層は, 高濃度の P+ 型である下地のシリ
コンウエハ７からの拡散電流が小さいために, 発生ライ
フタイムが長く, 大容量のDRAMやCCD を形成する基板と
してすぐれている。
として用いる周知の機械的化学的研磨法によりシリコン
ウエハ６を, 図７(e) に示すように, 厚さ約0.5 μm に
達するまで薄くする。このようにして P/P+ 基板が完成
する。この基板におけるシリコンウエハ６から成る厚さ
0.5 μm のｐ型層は, 高濃度の P+ 型である下地のシリ
コンウエハ７からの拡散電流が小さいために, 発生ライ
フタイムが長く, 大容量のDRAMやCCD を形成する基板と
してすぐれている。
【００２７】なお, 図７において, シリコンウエハ６と
して, 低濃度のｎ型不純物がドープされたシリコンウエ
ハを用いれば, 同様の工程にしたがって,n/P+ 構造の基
板を得ることができる。
して, 低濃度のｎ型不純物がドープされたシリコンウエ
ハを用いれば, 同様の工程にしたがって,n/P+ 構造の基
板を得ることができる。
【００２８】
【発明の効果】本発明によれば, 二つのシリコンウエハ
を張り合わせて作製されるSOI 基板やP/P+ 基板に素子
を形成するための熱処理において発生する反りをを低減
可能となり, これにより高精度のリソグラフ技術が必要
な大容量DRAMをはじめとする高密度集積回路や高解像度
のCCD 装置の実用化促進に寄与するところが大きい。ま
た, 反りの発生に起因する基板取り扱いの困難さが解消
され, これら基板を用いて製造される半導体装置の歩留
まりを向上する効果がある。
を張り合わせて作製されるSOI 基板やP/P+ 基板に素子
を形成するための熱処理において発生する反りをを低減
可能となり, これにより高精度のリソグラフ技術が必要
な大容量DRAMをはじめとする高密度集積回路や高解像度
のCCD 装置の実用化促進に寄与するところが大きい。ま
た, 反りの発生に起因する基板取り扱いの困難さが解消
され, これら基板を用いて製造される半導体装置の歩留
まりを向上する効果がある。
【図１】 本発明をSOI 基板に適用する実施例の工程説
明図
明図
【図２】 B またはGeの濃度とシリコンウエハの強度の
関係を示すグラフ
関係を示すグラフ
【図３】 本発明による反りの低減効果を示す図
【図４】 熱処理条件を示すタイムチヤート
【図５】 SiO2膜の絶縁耐圧に対するGeの導入の影響を
示すグラフ
示すグラフ
【図６】 発生ライフタイムとGe濃度との関係を示すグ
ラフ
ラフ
【図７】 本発明を P/P+ 基板に適用する実施例の工程
説明図
説明図
１, ３, ６, ７ シリコンウエハ ２ SiO2膜 ４ B 注入領域 ５, ８ Ge注入領域
Claims (4)
- 【請求項１】 第１のシリコンウエハの一表面に硼素お
よびゲルマニウムのいずれか一方また双方を導入する工
程と, 該第１のシリコンウエハにおける少なくとも前記硼素ま
たはゲルマニウムが注入された表面を該第２のシリコン
ウエハの一表面と重ね合わせた状態で両シリコンウエハ
を熱圧着する工程と, 該第１のシリコンウエハと熱圧着された該第２のシリコ
ンウエハを薄くする工程とを含むことを特徴とする半導
体基板の製造方法。 - 【請求項２】 前記第１のシリコンウエハと熱圧着する
以前に前記第２のシリコンウエハの前記一表面に酸化膜
を形成する工程をさらに含むことを特徴とする請求項１
記載の半導体基板の製造方法。 - 【請求項３】 前記硼素およびゲルマニウムを導入する
以前に前記第１のシリコンウエハの前記一表面に酸化膜
を形成する工程をさらに含むことを特徴とする請求項１
記載の半導体基板の製造方法。 - 【請求項４】 前記第１のシリコンウエハは高濃度のｐ
型不純物がドープされており且つ前記第２のシリコンウ
エハは低濃度のｐ型またはｎ型不純物がドープされてい
ることを特徴とする請求項１記載の半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32718991A JPH05160090A (ja) | 1991-12-11 | 1991-12-11 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32718991A JPH05160090A (ja) | 1991-12-11 | 1991-12-11 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160090A true JPH05160090A (ja) | 1993-06-25 |
Family
ID=18196309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32718991A Withdrawn JPH05160090A (ja) | 1991-12-11 | 1991-12-11 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160090A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100288815B1 (ko) * | 1994-07-21 | 2001-11-26 | 니시무로 타이죠 | 반도체기판의제조방법 |
| US11738993B2 (en) | 2019-01-16 | 2023-08-29 | Murata Manufacturing Co., Ltd. | Silicon substrate having cavity and cavity SOI substrate including the silicon substrate |
-
1991
- 1991-12-11 JP JP32718991A patent/JPH05160090A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100288815B1 (ko) * | 1994-07-21 | 2001-11-26 | 니시무로 타이죠 | 반도체기판의제조방법 |
| US11738993B2 (en) | 2019-01-16 | 2023-08-29 | Murata Manufacturing Co., Ltd. | Silicon substrate having cavity and cavity SOI substrate including the silicon substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5298449A (en) | Semiconductor substrate having a silicon-on-insulator structure and method of fabricating the same | |
| US5504376A (en) | Stacked-type semiconductor device | |
| JP2998724B2 (ja) | 張り合わせｓｏｉ基板の製造方法 | |
| JP5706391B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| US6171889B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH0719738B2 (ja) | 接合ウェーハ及びその製造方法 | |
| KR101340002B1 (ko) | Ｓｏｉ웨이퍼의 제조방법 | |
| US20020089032A1 (en) | Processing method for forming dislocation-free silicon-on-insulator substrate prepared by implantation of oxygen | |
| US6001711A (en) | Process of fabricating semiconductor device having gettering site layer between insulating layer and active semiconductor layer | |
| JP3033655B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2735407B2 (ja) | 半導体装置およびその製造方法 | |
| US5731637A (en) | Semiconductor device | |
| GB2437995A (en) | Semiconductor processing | |
| JPH11297703A (ja) | 半導体装置の製造方法 | |
| JPH05160090A (ja) | 半導体基板の製造方法 | |
| JP3452123B2 (ja) | Ｓｏｉ基板の製造方法 | |
| KR100543252B1 (ko) | Ｓｏｉ 기판 | |
| JP3484961B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH10189609A (ja) | 半導体装置及びその製造方法 | |
| JP3382092B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3810168B2 (ja) | 半導体基板の製造方法 | |
| JPH1022289A (ja) | 半導体装置およびその製造方法 | |
| TWI810422B (zh) | 用於製造供用於前側影像感測器之基材的方法 | |
| JPH05152306A (ja) | 半導体基板及びその製造方法 | |
| JP2001144273A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |