JP3382092B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に係るもので、特に、ＳＯＩ（Sili
con on Insulator）基板を用いたＭＯＳ型半導体装置の
製造方法及び半導体装置に関するものである。
方法及び半導体装置に係るもので、特に、ＳＯＩ（Sili
con on Insulator）基板を用いたＭＯＳ型半導体装置の
製造方法及び半導体装置に関するものである。
【０００２】
【従来の技術】一般に、半導体素子の高集積化が進むに
つれて、寄生容量の低減が必要となってくる。この寄生
容量の低減のためには、ＳＯＩ基板に半導体素子を形成
することが、効果的であることが知られている。ＳＯＩ
基板とは、絶縁物質層の上にシリコン単結晶薄膜が形成
されているものである。ＳＯＩ基板の製造方法は、主と
して、ＳＩＭＯＸ（Separation by Implanted Oxygen）
方式と接着方式との二種類がある。ここで、ＳＩＭＯＸ
方式は、シリコン基板に酸素をイオン注入することによ
り、酸素注入層を形成するものである。一方、接着方式
は、シリコン酸化膜が形成されている基板とシリコン基
板を密着させた状態で１１００℃程度の熱処理を行なう
ことにより、両基板を接着するようにしたものである。
この接着された基板は、その後、研削され、シリコン酸
化膜上に薄いシリコン層が形成されるものである。
つれて、寄生容量の低減が必要となってくる。この寄生
容量の低減のためには、ＳＯＩ基板に半導体素子を形成
することが、効果的であることが知られている。ＳＯＩ
基板とは、絶縁物質層の上にシリコン単結晶薄膜が形成
されているものである。ＳＯＩ基板の製造方法は、主と
して、ＳＩＭＯＸ（Separation by Implanted Oxygen）
方式と接着方式との二種類がある。ここで、ＳＩＭＯＸ
方式は、シリコン基板に酸素をイオン注入することによ
り、酸素注入層を形成するものである。一方、接着方式
は、シリコン酸化膜が形成されている基板とシリコン基
板を密着させた状態で１１００℃程度の熱処理を行なう
ことにより、両基板を接着するようにしたものである。
この接着された基板は、その後、研削され、シリコン酸
化膜上に薄いシリコン層が形成されるものである。
【０００３】このような従来のＳＯＩ基板は、埋込み酸
化膜層が、シリコン基板全面にわたって形成されてい
る。そして、このようなＳＯＩ基板の薄膜ＳＯＩ層に形
成されたゲート酸化膜の絶縁破壊特性は、通常のバルク
結晶を用いたシリコン基板の絶縁破壊特性に比べて劣る
ことがいくつかの文献で指摘されている（例えば、G.
A. Brown et al., Proceedings 1994 IEEE Internation
al SOI Conference, Oct.1994, P.73 、W. M. Huang et
al., IEDM 93, p735 、等参照）。
化膜層が、シリコン基板全面にわたって形成されてい
る。そして、このようなＳＯＩ基板の薄膜ＳＯＩ層に形
成されたゲート酸化膜の絶縁破壊特性は、通常のバルク
結晶を用いたシリコン基板の絶縁破壊特性に比べて劣る
ことがいくつかの文献で指摘されている（例えば、G.
A. Brown et al., Proceedings 1994 IEEE Internation
al SOI Conference, Oct.1994, P.73 、W. M. Huang et
al., IEDM 93, p735 、等参照）。
【０００４】この原因は、第一に、ＭＯＳキャパシタ形
成工程において半導体素子形成面から基板中に混入して
くる重金属等の不純物が、素子が形成されている薄膜Ｓ
ＯＩ層に蓄積され、留まってしまうためである。通常の
バルク結晶を用いたシリコン基板であれば、基板中のゲ
ッタリング領域（裏面あるいはバルク中の酸素析出物）
にゲッタリング（蓄積、捕獲）されるが、ＳＯＩ基板で
は埋込み酸化膜層が存在するために重金属のバルク内部
への拡散が妨げられる。ここで、ゲッタリングとは、素
子形成領域以外に結晶欠陥等のゲッタリングサイトを形
成し、これに汚染不純物を捕獲、固着する技術であり、
通常、このゲッタリングサイトはシリコン単結晶基板の
裏面もしくはバルクに形成される。従って、基板表面
（素子形成領域）に付着し取り込まれた汚染不純物を、
付着した部位からゲッタリングサイトまで拡散させる必
要がある。しかしながら、ＳＩＭＯＸ基板では素子形成
領域と基板バルクもしくは基板裏面との間にシリコン酸
化膜が存在するため、汚染不純物の拡散が著しく妨げら
れるというものである。
成工程において半導体素子形成面から基板中に混入して
くる重金属等の不純物が、素子が形成されている薄膜Ｓ
ＯＩ層に蓄積され、留まってしまうためである。通常の
バルク結晶を用いたシリコン基板であれば、基板中のゲ
ッタリング領域（裏面あるいはバルク中の酸素析出物）
にゲッタリング（蓄積、捕獲）されるが、ＳＯＩ基板で
は埋込み酸化膜層が存在するために重金属のバルク内部
への拡散が妨げられる。ここで、ゲッタリングとは、素
子形成領域以外に結晶欠陥等のゲッタリングサイトを形
成し、これに汚染不純物を捕獲、固着する技術であり、
通常、このゲッタリングサイトはシリコン単結晶基板の
裏面もしくはバルクに形成される。従って、基板表面
（素子形成領域）に付着し取り込まれた汚染不純物を、
付着した部位からゲッタリングサイトまで拡散させる必
要がある。しかしながら、ＳＩＭＯＸ基板では素子形成
領域と基板バルクもしくは基板裏面との間にシリコン酸
化膜が存在するため、汚染不純物の拡散が著しく妨げら
れるというものである。
【０００５】第二の原因としては、ＭＯＳキャパシタ形
成工程において、ＲＩＥ（ReactiveIon Etching, 反
応性イオンエッチング）などのドライエッチングプロセ
スに基板がさらされた場合、薄膜ＳＯＩ層でチャージア
ップしてしまうため、酸化膜が絶縁破壊してしまうこと
である。
成工程において、ＲＩＥ（ReactiveIon Etching, 反
応性イオンエッチング）などのドライエッチングプロセ
スに基板がさらされた場合、薄膜ＳＯＩ層でチャージア
ップしてしまうため、酸化膜が絶縁破壊してしまうこと
である。
【０００６】これらの原因は、ＳＯＩ基板の構造に関わ
る本質的な問題である。それを回避するために、ＳＯＩ
基板において、部分的に埋込み酸化膜が形成されない領
域を有するものが提案されている（特開平５−８２５２
５）。
る本質的な問題である。それを回避するために、ＳＯＩ
基板において、部分的に埋込み酸化膜が形成されない領
域を有するものが提案されている（特開平５−８２５２
５）。
【０００７】図８は、従来のＳＩＭＯＸ方式によるＳＯ
Ｉ基板構造を形成するための製造工程を示す縦断面概略
図である。まず、図８（ａ）に示すように、シリコン単
結晶基板８１上にシリコン酸化膜を形成し、通常の光リ
ソグラフィー技術を用いて所望の形状のシリコン酸化膜
マスク８２を形成する。つぎに、図８（ｂ）に示すよう
に、高加速エネルギー、高ドーズ量で酸素をイオン注入
し、埋め込み酸化膜８３を形成する。この時、シリコン
酸化膜マスク８２の直下には酸素は注入されない。つぎ
に、図８（ｃ）に示すようにシリコン酸化膜マスク８２
を除去し、一般にＳＩＭＯＸ基板製造で行われる高温熱
処理を施し、イオン注入により非晶質化した表面層の再
結晶化、イオン注入による結晶欠陥の除去、埋め込み酸
化膜８３の安定化を行う。最後に、図８（ｄ）に示すよ
うに、基板１裏面にレーザ照射を行い、基板８１裏面の
みに結晶欠陥もしくは結晶歪８４を導入し、ゲッタリン
グサイトとする。
Ｉ基板構造を形成するための製造工程を示す縦断面概略
図である。まず、図８（ａ）に示すように、シリコン単
結晶基板８１上にシリコン酸化膜を形成し、通常の光リ
ソグラフィー技術を用いて所望の形状のシリコン酸化膜
マスク８２を形成する。つぎに、図８（ｂ）に示すよう
に、高加速エネルギー、高ドーズ量で酸素をイオン注入
し、埋め込み酸化膜８３を形成する。この時、シリコン
酸化膜マスク８２の直下には酸素は注入されない。つぎ
に、図８（ｃ）に示すようにシリコン酸化膜マスク８２
を除去し、一般にＳＩＭＯＸ基板製造で行われる高温熱
処理を施し、イオン注入により非晶質化した表面層の再
結晶化、イオン注入による結晶欠陥の除去、埋め込み酸
化膜８３の安定化を行う。最後に、図８（ｄ）に示すよ
うに、基板１裏面にレーザ照射を行い、基板８１裏面の
みに結晶欠陥もしくは結晶歪８４を導入し、ゲッタリン
グサイトとする。
【０００８】しかしながら、ＳＩＭＯＸ方式のＳＯＩ基
板は、埋込み酸化膜の絶縁性が接着方式のＳＯＩ基板に
比べて劣る傾向がある。そこで、特開平５−１２９３０
９号公報には、接着方式によるＳＯＩ基板においても部
分的に埋込みシリコン酸化膜が形成されていない領域が
存在するものが提案されている。図９に、従来の接着に
よるＳＯＩ基板構造の縦断面概略図を示す。ＳＯＩ層９
１の直下には、貼り合わせで形成された埋め込みシリコ
ン酸化膜９２がある。この埋め込みシリコン酸化膜９２
には所望の位置に貫通孔９３が設けられており、ＳＯＩ
層９１は、この貫通孔９３を介して基体基板バルク９４
と単結晶シリコンでつながれている。基板裏面には、ゲ
ッタリングサイトとなる結晶欠陥もしくは結晶歪９５が
導入されている。
板は、埋込み酸化膜の絶縁性が接着方式のＳＯＩ基板に
比べて劣る傾向がある。そこで、特開平５−１２９３０
９号公報には、接着方式によるＳＯＩ基板においても部
分的に埋込みシリコン酸化膜が形成されていない領域が
存在するものが提案されている。図９に、従来の接着に
よるＳＯＩ基板構造の縦断面概略図を示す。ＳＯＩ層９
１の直下には、貼り合わせで形成された埋め込みシリコ
ン酸化膜９２がある。この埋め込みシリコン酸化膜９２
には所望の位置に貫通孔９３が設けられており、ＳＯＩ
層９１は、この貫通孔９３を介して基体基板バルク９４
と単結晶シリコンでつながれている。基板裏面には、ゲ
ッタリングサイトとなる結晶欠陥もしくは結晶歪９５が
導入されている。
【０００９】しかしながら、この文献中には、埋め込み
シリコン酸化膜を形成したＳＯＩ基板について、具体的
な製造方法は明記されていない。
シリコン酸化膜を形成したＳＯＩ基板について、具体的
な製造方法は明記されていない。
【００１０】
【発明が解決しようとする課題】本発明は、部分的に除
去された埋込み酸化膜によりＳＯＩ層が形成されること
により、寄生容量を小さくし、高速化して、薄膜ＳＯＩ
層の絶縁特性及び結晶特性を向上させることを目的とす
る。
去された埋込み酸化膜によりＳＯＩ層が形成されること
により、寄生容量を小さくし、高速化して、薄膜ＳＯＩ
層の絶縁特性及び結晶特性を向上させることを目的とす
る。
【００１１】また、本発明は、基板裏面又はバルクにゲ
ッタリングサイトを形成し、ゲッタリングサイトと素子
形成領域とがつながった構造とすることにより、重金属
等の汚染不純物を素子形成領域外へ除去し、ＳＯＩ基板
上に形成される素子の結晶特性を向上させることを目的
とする。
ッタリングサイトを形成し、ゲッタリングサイトと素子
形成領域とがつながった構造とすることにより、重金属
等の汚染不純物を素子形成領域外へ除去し、ＳＯＩ基板
上に形成される素子の結晶特性を向上させることを目的
とする。
【００１２】また、薄膜ＳＯＩ層に形成したゲート酸化
膜の絶縁破壊特性を格段に向上させ、製造歩留りを大幅
に改善して、デバイス特性を向上させることを目的とす
る。
膜の絶縁破壊特性を格段に向上させ、製造歩留りを大幅
に改善して、デバイス特性を向上させることを目的とす
る。
【００１３】さらに、本発明では、埋め込み酸化膜の除
去部分を利用して埋め込み酸化膜をマスクとしてイオン
注入する工程により、表面酸化膜を効率的に形成するこ
とを目的とする。そして、このように形成された表面酸
化膜を、フィールド酸化膜として機能させ、隣接する素
子領域間を電気的に分離し、ラッチアップ等を防止する
ことを目的とする。また、表面に露出している表面酸化
膜３により、光リソグラフィ法でパターンを形成してい
く際に、異なるマスク間の合わせ基準とし、さらに、Ｓ
ＯＩ基板の厚さを規定するとともに、研磨工程において
研磨幅の基準とすることを目的とする。
去部分を利用して埋め込み酸化膜をマスクとしてイオン
注入する工程により、表面酸化膜を効率的に形成するこ
とを目的とする。そして、このように形成された表面酸
化膜を、フィールド酸化膜として機能させ、隣接する素
子領域間を電気的に分離し、ラッチアップ等を防止する
ことを目的とする。また、表面に露出している表面酸化
膜３により、光リソグラフィ法でパターンを形成してい
く際に、異なるマスク間の合わせ基準とし、さらに、Ｓ
ＯＩ基板の厚さを規定するとともに、研磨工程において
研磨幅の基準とすることを目的とする。
【００１４】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法によれば、半導体基板に熱酸化により埋め
込み酸化膜を形成する工程と、前記埋め込み酸化膜を部
分的に除去する工程と、前記埋め込み酸化膜をマスクと
して酸素イオンを注入して、前記半導体基板内に、後の
工程で表面に露出される表面酸化膜を形成する工程と、
前記埋め込み酸化膜が除去された部分に、前記半導体基
板の半導体結晶をエピタキシャル成長させる工程と、前
記半導体基板の前記埋め込み酸化膜を有する面と、基体
半導体基板とを接着する工程と、前記表面酸化膜に近い
一方の側から前記半導体基板を研磨し、前記イオン注入
により形成した前記表面酸化膜を基板表面に露出させる
工程とを備えた半導体装置の製造方法が提供される。
置の製造方法によれば、半導体基板に熱酸化により埋め
込み酸化膜を形成する工程と、前記埋め込み酸化膜を部
分的に除去する工程と、前記埋め込み酸化膜をマスクと
して酸素イオンを注入して、前記半導体基板内に、後の
工程で表面に露出される表面酸化膜を形成する工程と、
前記埋め込み酸化膜が除去された部分に、前記半導体基
板の半導体結晶をエピタキシャル成長させる工程と、前
記半導体基板の前記埋め込み酸化膜を有する面と、基体
半導体基板とを接着する工程と、前記表面酸化膜に近い
一方の側から前記半導体基板を研磨し、前記イオン注入
により形成した前記表面酸化膜を基板表面に露出させる
工程とを備えた半導体装置の製造方法が提供される。
【００１５】本発明にかかる半導体装置によれば、半導
体素子が形成される第１半導体基板領域と、前記第１半
導体領域上に熱酸化により形成されて、部分的に除去さ
れた埋め込み酸化膜と、前記埋め込み酸化膜をマスクと
して酸素イオンを注入することにより前記第１半導体基
板領域内に形成され、後に前記第１半導体基板領域の表
面に露出された表面酸化膜と、前記埋め込み酸化膜が除
去された部分に、エピタキシャル成長により形成された
第２半導体基板領域と、前記埋め込み酸化膜と接着され
た第３半導体基板領域と、を備えた半導体装置が提供さ
れる。
体素子が形成される第１半導体基板領域と、前記第１半
導体領域上に熱酸化により形成されて、部分的に除去さ
れた埋め込み酸化膜と、前記埋め込み酸化膜をマスクと
して酸素イオンを注入することにより前記第１半導体基
板領域内に形成され、後に前記第１半導体基板領域の表
面に露出された表面酸化膜と、前記埋め込み酸化膜が除
去された部分に、エピタキシャル成長により形成された
第２半導体基板領域と、前記埋め込み酸化膜と接着され
た第３半導体基板領域と、を備えた半導体装置が提供さ
れる。
【００１６】
【００１７】
【実施の形態】図１に、本発明に係る接着方式によるＳ
ＯＩ基板を形成するための製造工程を示す断面概略図を
示す。
ＯＩ基板を形成するための製造工程を示す断面概略図を
示す。
【００１８】図１（ａ）における、シリコン単結晶基板
１は、厚さ約５００〜８００μｍ程度である。ただし、
この厚さに限られるものではない。まず、図１（ｂ）の
ように、シリコン単結晶基板１上に、埋め込み酸化膜２
（シリコン酸化膜）を熱酸化法により形成する。埋め込
み酸化膜２は、直接熱酸化で膜を形成することにより、
ピンホールのほとんどない良質の酸化膜を形成すること
ができる。この埋め込み酸化膜２は、最終的には薄膜Ｓ
ＯＩ層と下地の基体シリコン単結晶基板間の絶縁性を保
つ層となる。この埋め込み酸化膜２は以下の工程でイオ
ン注入時のマスクとなるので、その厚さは、注入される
酸素の注入深さを考慮し、酸素の遮蔽効果が十分である
ように設定される。すなわち、例えば、約１μｍ程度必
要である。
１は、厚さ約５００〜８００μｍ程度である。ただし、
この厚さに限られるものではない。まず、図１（ｂ）の
ように、シリコン単結晶基板１上に、埋め込み酸化膜２
（シリコン酸化膜）を熱酸化法により形成する。埋め込
み酸化膜２は、直接熱酸化で膜を形成することにより、
ピンホールのほとんどない良質の酸化膜を形成すること
ができる。この埋め込み酸化膜２は、最終的には薄膜Ｓ
ＯＩ層と下地の基体シリコン単結晶基板間の絶縁性を保
つ層となる。この埋め込み酸化膜２は以下の工程でイオ
ン注入時のマスクとなるので、その厚さは、注入される
酸素の注入深さを考慮し、酸素の遮蔽効果が十分である
ように設定される。すなわち、例えば、約１μｍ程度必
要である。
【００１９】つぎに、図１（ｃ）のように、この埋め込
み酸化膜２を、通常の光リソグラフィ技術を用いて部分
的に除去する。このとき埋め込み酸化膜２が除去される
領域は、後で詳述するように、ウェーハに素子が形成さ
れる過程における素子分離領域又はチップ間のスクライ
ブ線領域に対応する。
み酸化膜２を、通常の光リソグラフィ技術を用いて部分
的に除去する。このとき埋め込み酸化膜２が除去される
領域は、後で詳述するように、ウェーハに素子が形成さ
れる過程における素子分離領域又はチップ間のスクライ
ブ線領域に対応する。
【００２０】つぎに、図１（ｄ）のように、シリコン単
結晶基板１中に、イオン注入により表面酸化膜３を形成
する。表面酸化膜３は、例えば、酸素を加速エネルギ２
００ｋｅＶ、ドーズ量１０18cm-2で、イオン注入するこ
とにより形成される。表面酸化膜３の厚さは、例えば、
１μｍ程度であり、また、注入深さは、所望の薄膜ＳＯ
Ｉ層の厚さを考慮して定められる。
結晶基板１中に、イオン注入により表面酸化膜３を形成
する。表面酸化膜３は、例えば、酸素を加速エネルギ２
００ｋｅＶ、ドーズ量１０18cm-2で、イオン注入するこ
とにより形成される。表面酸化膜３の厚さは、例えば、
１μｍ程度であり、また、注入深さは、所望の薄膜ＳＯ
Ｉ層の厚さを考慮して定められる。
【００２１】さらに、図１（ｅ）に示すように、通常の
エピタキシャル成長装置を用いて、シリコンが露出して
いる領域にシリコン単結晶部分４を成長させる。このと
きのエピタキシャル成長の条件は、例えば、１０００
℃、１０Torr、雰囲気はＳｉＨ2 Ｃｌ2 （１ｌ／分）、
ＨＣｌ（１ｌ／分）、Ｈ2 （１００ｌ／分）である。エ
ピタキシャル成長によるシリコン単結晶層は、主として
シリコンが露出している領域に成長するが、シリコン酸
化膜である埋め込み酸化膜２の上にも部分的に成長する
場合がある。そこで、ウェーハ表面全体を平坦化するた
めに、機械的化学研磨法により表面を研磨し、埋め込み
酸化膜２とシリコン単結晶部分４の間の段差をなくす。
エピタキシャル成長装置を用いて、シリコンが露出して
いる領域にシリコン単結晶部分４を成長させる。このと
きのエピタキシャル成長の条件は、例えば、１０００
℃、１０Torr、雰囲気はＳｉＨ2 Ｃｌ2 （１ｌ／分）、
ＨＣｌ（１ｌ／分）、Ｈ2 （１００ｌ／分）である。エ
ピタキシャル成長によるシリコン単結晶層は、主として
シリコンが露出している領域に成長するが、シリコン酸
化膜である埋め込み酸化膜２の上にも部分的に成長する
場合がある。そこで、ウェーハ表面全体を平坦化するた
めに、機械的化学研磨法により表面を研磨し、埋め込み
酸化膜２とシリコン単結晶部分４の間の段差をなくす。
【００２２】以上の処理工程を施した後、図１（ｆ）に
示すように（図１（ｅ）とは上下が逆）、埋め込み酸化
膜２が形成されている基板面と、基体シリコン単結晶基
板５とを密着させる。そして密着した状態で、抵抗加熱
炉内に挿入し、例えば、Ｎ2雰囲気中で１１００℃の状
態で２時間程保持する。この処理により二つの基板は接
着され、シリコン単結晶基板１、シリコン単結晶部分４
及び基体シリコン単結晶基板５が一体化されることにな
る。
示すように（図１（ｅ）とは上下が逆）、埋め込み酸化
膜２が形成されている基板面と、基体シリコン単結晶基
板５とを密着させる。そして密着した状態で、抵抗加熱
炉内に挿入し、例えば、Ｎ2雰囲気中で１１００℃の状
態で２時間程保持する。この処理により二つの基板は接
着され、シリコン単結晶基板１、シリコン単結晶部分４
及び基体シリコン単結晶基板５が一体化されることにな
る。
【００２３】つぎに、図１（ｇ）に示すように、表面酸
化膜３が形成されている基板側（図１（ａ）〜（ｅ）で
は下側、図１（ｆ）では上側）から、機械的化学研磨法
により研磨を行なう。このような研磨を進めていくと、
表面酸化膜３が表面に露出してくる。一般に、機械的化
学研磨において、シリコン単結晶は容易に研磨されるの
に対し、シリコン酸化膜は研磨されにくいため、表面酸
化膜３が表面に露出した段階で、研磨はこれ以上進みに
くくなる。よって、表面酸化膜３により、研磨の深さの
程度を識別することができる。機械的化学研磨後におい
て、表面酸化膜３の厚さは、例えば、約０．５μｍ程度
となる。
化膜３が形成されている基板側（図１（ａ）〜（ｅ）で
は下側、図１（ｆ）では上側）から、機械的化学研磨法
により研磨を行なう。このような研磨を進めていくと、
表面酸化膜３が表面に露出してくる。一般に、機械的化
学研磨において、シリコン単結晶は容易に研磨されるの
に対し、シリコン酸化膜は研磨されにくいため、表面酸
化膜３が表面に露出した段階で、研磨はこれ以上進みに
くくなる。よって、表面酸化膜３により、研磨の深さの
程度を識別することができる。機械的化学研磨後におい
て、表面酸化膜３の厚さは、例えば、約０．５μｍ程度
となる。
【００２４】図２に示すように、最後に酸化処理によ
り、ゲート酸化膜６が、基板表面に形成され、本発明に
係る半導体装置が完成される。このゲート酸化膜６の厚
さは、例えば、約２０ｎｍ程である。さらに、基体シリ
コン単結晶基板５の裏面にレーザ照射を行い、結晶欠陥
もしくは結晶歪を導入し、ゲッタリング領域（ゲッタリ
ングサイト）７を形成することができる。ゲッタリング
サイト７は、基板裏面又はバルク内の適宜の領域に設け
ることができる。
り、ゲート酸化膜６が、基板表面に形成され、本発明に
係る半導体装置が完成される。このゲート酸化膜６の厚
さは、例えば、約２０ｎｍ程である。さらに、基体シリ
コン単結晶基板５の裏面にレーザ照射を行い、結晶欠陥
もしくは結晶歪を導入し、ゲッタリング領域（ゲッタリ
ングサイト）７を形成することができる。ゲッタリング
サイト７は、基板裏面又はバルク内の適宜の領域に設け
ることができる。
【００２５】以後の工程においては、上述のような工程
を経たＳＯＩ基板に、所望の半導体素子を形成していく
ことになる。素子領域ａは、埋め込み酸化膜２の上部に
おけるシリコン単結晶基板１に形成される。素子領域ａ
では、埋め込み酸化膜２により、ＳＯＩ層が形成される
ので、寄生容量を小さくすることができ、高速化するこ
とができる。一方、素子分離領域ｂでは、埋め込み酸化
膜２は、シリコン単結晶部分４により部分的に除去され
ている。また、表面酸化膜３が埋め込み酸化膜２と分離
されているため、基板上部のゲート酸化膜６を経て進入
した金属８は、シリコン単結晶部分４を通り抜け、シリ
コン単結晶基板５内に形成されるゲッタリング領域７に
蓄積される。そのため、従来のように埋め込み酸化膜が
連続している半導体基板では、ＳＯＩ層に金属汚染が蓄
積されるのに対し、本発明に係る半導体基板では、ＳＯ
Ｉ層の基板が汚染されることを防止することができる。
を経たＳＯＩ基板に、所望の半導体素子を形成していく
ことになる。素子領域ａは、埋め込み酸化膜２の上部に
おけるシリコン単結晶基板１に形成される。素子領域ａ
では、埋め込み酸化膜２により、ＳＯＩ層が形成される
ので、寄生容量を小さくすることができ、高速化するこ
とができる。一方、素子分離領域ｂでは、埋め込み酸化
膜２は、シリコン単結晶部分４により部分的に除去され
ている。また、表面酸化膜３が埋め込み酸化膜２と分離
されているため、基板上部のゲート酸化膜６を経て進入
した金属８は、シリコン単結晶部分４を通り抜け、シリ
コン単結晶基板５内に形成されるゲッタリング領域７に
蓄積される。そのため、従来のように埋め込み酸化膜が
連続している半導体基板では、ＳＯＩ層に金属汚染が蓄
積されるのに対し、本発明に係る半導体基板では、ＳＯ
Ｉ層の基板が汚染されることを防止することができる。
【００２６】さらに、素子分離領域ｂでは、表面酸化膜
３が、フィールド酸化膜として機能し、隣接する素子領
域間を電気的に分離する。そのため、ラッチアップ等を
防止することができる。また、表面に露出している表面
酸化膜３は、光リソグラフィ法でパターンを形成してい
く際に、異なるマスク間の合わせ基準となる。
３が、フィールド酸化膜として機能し、隣接する素子領
域間を電気的に分離する。そのため、ラッチアップ等を
防止することができる。また、表面に露出している表面
酸化膜３は、光リソグラフィ法でパターンを形成してい
く際に、異なるマスク間の合わせ基準となる。
【００２７】また、表面酸化膜３は、素子分離のために
用いること以外にも、素子が形成されない領域であるチ
ップ間のスクライブ線（ダイシングライン）領域に対応
させることができる。以下に、このことを図を用いて説
明する。
用いること以外にも、素子が形成されない領域であるチ
ップ間のスクライブ線（ダイシングライン）領域に対応
させることができる。以下に、このことを図を用いて説
明する。
【００２８】図３に、表面酸化膜３を素子分離のために
用いた場合のパターン概要図を示す。図３（ａ）に示す
ように、ウェーハ３０は、例えば、スクライブ線３１、
３２により切断され、チップ３３に分離される。領域Ａ
に含まれるチップ３３を拡大すると、例えば、図３
（ｂ）又は（ｃ）等に示すような概略図になる。
用いた場合のパターン概要図を示す。図３（ａ）に示す
ように、ウェーハ３０は、例えば、スクライブ線３１、
３２により切断され、チップ３３に分離される。領域Ａ
に含まれるチップ３３を拡大すると、例えば、図３
（ｂ）又は（ｃ）等に示すような概略図になる。
【００２９】図３（ｂ）では、ひとつのチップ内に格子
状に表面酸化膜３が形成され、素子分離領域ｂを形成す
る。素子形成領域ａは、この表面酸化膜３により縦及び
横方向に分離される。また、図３（ｃ）では、縦状に表
面酸化膜３が形成され、素子分離領域ｂを形成する。素
子形成領域ａは、この表面酸化膜３により横方向に分離
され、縦方向には分離されておらず、ラッチアップ等の
影響がないように十分距離がとられている。
状に表面酸化膜３が形成され、素子分離領域ｂを形成す
る。素子形成領域ａは、この表面酸化膜３により縦及び
横方向に分離される。また、図３（ｃ）では、縦状に表
面酸化膜３が形成され、素子分離領域ｂを形成する。素
子形成領域ａは、この表面酸化膜３により横方向に分離
され、縦方向には分離されておらず、ラッチアップ等の
影響がないように十分距離がとられている。
【００３０】つぎに、図４に、表面酸化膜３をチップ間
のスクライブ線領域に対応させた場合のパターン概要図
を示す。図４（ａ）に示されるように、ウェーハ４０
は、例えば、スクライブ線４１、４２により切断され、
チップ４３に分離される。領域Ｂに含まれるチップ４３
を拡大すると、図４（ｂ）に示すような概略図になる。
のスクライブ線領域に対応させた場合のパターン概要図
を示す。図４（ａ）に示されるように、ウェーハ４０
は、例えば、スクライブ線４１、４２により切断され、
チップ４３に分離される。領域Ｂに含まれるチップ４３
を拡大すると、図４（ｂ）に示すような概略図になる。
【００３１】ここで、表面酸化膜３は、スクライブ線４
１、４２上に形成され、この箇所でウェーハ４０がスク
ライブされて、チップが構成される。すなわち、素子分
離領域ｂがスクライブ線上に対応し、素子領域ａはチッ
プ全体となる。このようにすると、異なるマスク間及び
スクライブ線の基準となり位置合わせが容易となる。
１、４２上に形成され、この箇所でウェーハ４０がスク
ライブされて、チップが構成される。すなわち、素子分
離領域ｂがスクライブ線上に対応し、素子領域ａはチッ
プ全体となる。このようにすると、異なるマスク間及び
スクライブ線の基準となり位置合わせが容易となる。
【００３２】つぎに、本発明に係る接着方式によるＳＯ
Ｉ基板のゲート酸化膜の絶縁破壊特性について述べる。
Ｉ基板のゲート酸化膜の絶縁破壊特性について述べる。
【００３３】図５に、絶縁破壊特性に関しての本発明に
よるＳＯＩ基板と従来基板との比較図を示す。
よるＳＯＩ基板と従来基板との比較図を示す。
【００３４】ここでは、ＣＺ法で製造したバルク結晶基
板、従来の通常のＳＯＩ基板、及び本発明のＳＯＩ基板
について、絶縁破壊特性を測定したものである。
板、従来の通常のＳＯＩ基板、及び本発明のＳＯＩ基板
について、絶縁破壊特性を測定したものである。
【００３５】図６に、絶縁破壊特性の測定についての説
明図を示す。図６（ａ）のように、バルク結晶基板につ
いては、具体的には、それぞれ、厚さ２０nmのゲート酸
化膜６１の上に面積１mm2 の電極６２を形成して、ＭＯ
Ｓキャパシタを構成した。また、図６（ｂ）及び（ｃ）
にそれぞれ示すように、従来の通常のＳＯＩ基板及び本
発明のＳＯＩ基板については、素子形成領域において、
厚さ２０nmのゲート酸化膜６の上に、面積１mm2 の電極
６３を形成して、さらにシリコン単結晶基板１に電極６
４を埋め込み、ＭＯＳキャパシタを構成した。それぞ
れ、図のように、電極６２と基体間、又は電極６３と、
６４間に電圧Ｖを印加して、その絶縁破壊特性を比較し
た。
明図を示す。図６（ａ）のように、バルク結晶基板につ
いては、具体的には、それぞれ、厚さ２０nmのゲート酸
化膜６１の上に面積１mm2 の電極６２を形成して、ＭＯ
Ｓキャパシタを構成した。また、図６（ｂ）及び（ｃ）
にそれぞれ示すように、従来の通常のＳＯＩ基板及び本
発明のＳＯＩ基板については、素子形成領域において、
厚さ２０nmのゲート酸化膜６の上に、面積１mm2 の電極
６３を形成して、さらにシリコン単結晶基板１に電極６
４を埋め込み、ＭＯＳキャパシタを構成した。それぞ
れ、図のように、電極６２と基体間、又は電極６３と、
６４間に電圧Ｖを印加して、その絶縁破壊特性を比較し
た。
【００３６】図７に、絶縁破壊特性を測定する際の電界
に対する電流の関係図を示す。一般に、被測定基板に電
圧を印加すると図のような曲線を描く。ここで、電圧を
印加してすぐに絶縁破壊すると、「初期破壊」となり、
いくらかの電圧で絶縁破壊すると「偶発不良」が発生し
たものとされる。所定の電圧を印加しても絶縁破壊をし
ないものは「良品」とされる。通常は、所定電界値とし
ては、８ＭＶ／ｃｍを基準とする場合が多い。
に対する電流の関係図を示す。一般に、被測定基板に電
圧を印加すると図のような曲線を描く。ここで、電圧を
印加してすぐに絶縁破壊すると、「初期破壊」となり、
いくらかの電圧で絶縁破壊すると「偶発不良」が発生し
たものとされる。所定の電圧を印加しても絶縁破壊をし
ないものは「良品」とされる。通常は、所定電界値とし
ては、８ＭＶ／ｃｍを基準とする場合が多い。
【００３７】ここで、図５に戻って、絶縁破壊特性につ
いて説明する。図５（ａ）及び（ｂ）は、従来のバルク
結晶基板であって、良品である割合が高い。図５（ｃ）
及び（ｄ）は、従来の埋め込み酸化膜が基板全面に形成
されているＳＯＩ基板であり、良品である割合が、約１
０〜２０％程度であり、低いことを示す。最後に、図５
（ｅ）及び（ｆ）は、本発明によるＳＯＩ基板であっ
て、９０〜９５％以上の高い割合で、良品であることが
示される。
いて説明する。図５（ａ）及び（ｂ）は、従来のバルク
結晶基板であって、良品である割合が高い。図５（ｃ）
及び（ｄ）は、従来の埋め込み酸化膜が基板全面に形成
されているＳＯＩ基板であり、良品である割合が、約１
０〜２０％程度であり、低いことを示す。最後に、図５
（ｅ）及び（ｆ）は、本発明によるＳＯＩ基板であっ
て、９０〜９５％以上の高い割合で、良品であることが
示される。
【００３８】このように、本発明のＳＯＩ基板は、従来
のＳＯＩ基板に比べて、格段に絶縁破壊特性が向上して
いることがわかる。
のＳＯＩ基板に比べて、格段に絶縁破壊特性が向上して
いることがわかる。
【００３９】なお、半導体基板の材料としては、シリコ
ン以外にも適宜使用することができる。また、表面酸化
膜、埋め込み酸化膜の厚さ、深さ、幅、形状、位置、密
度等は、適宜設定することができる。
ン以外にも適宜使用することができる。また、表面酸化
膜、埋め込み酸化膜の厚さ、深さ、幅、形状、位置、密
度等は、適宜設定することができる。
【００４０】
【発明の効果】以上のように、本発明は、部分的に除去
された埋込み酸化膜によりＳＯＩ層が形成されることに
より、寄生容量は小さくなり、高速化されて、薄膜ＳＯ
Ｉ層の絶縁特性及び結晶特性を向上させることができ
る。
された埋込み酸化膜によりＳＯＩ層が形成されることに
より、寄生容量は小さくなり、高速化されて、薄膜ＳＯ
Ｉ層の絶縁特性及び結晶特性を向上させることができ
る。
【００４１】また、本発明は、基板裏面又はバルクにゲ
ッタリングサイトを形成し、ゲッタリングサイトと素子
形成領域とがつながった構造としたことにより、重金属
等の汚染不純物を素子形成領域外へ除去し、ＳＯＩ基板
上に形成される素子の結晶特性を向上させることができ
る。
ッタリングサイトを形成し、ゲッタリングサイトと素子
形成領域とがつながった構造としたことにより、重金属
等の汚染不純物を素子形成領域外へ除去し、ＳＯＩ基板
上に形成される素子の結晶特性を向上させることができ
る。
【００４２】また、薄膜ＳＯＩ層に形成したゲート酸化
膜の絶縁破壊特性を格段に向上させ、製造歩留りを大幅
に改善して、デバイス特性を向上させることができる。
膜の絶縁破壊特性を格段に向上させ、製造歩留りを大幅
に改善して、デバイス特性を向上させることができる。
【００４３】さらに、本発明によると、埋め込み酸化膜
の除去部分を利用して埋め込み酸化膜をマスクとしてイ
オン注入する工程により、表面酸化膜を効率的に形成す
ることができる。そして、このように形成された表面酸
化膜を、フィールド酸化膜として機能させ、隣接する素
子領域間を電気的に分離し、ラッチアップ等を防止する
ことができる。また、表面に露出している表面酸化膜を
備えたことにより、光リソグラフィ法でパターンを形成
していく際に、異なるマスク間の合わせ基準とすること
ができる。さらに、表面酸化膜を備えたことにより、Ｓ
ＯＩ基板の厚さを規定するとともに、研磨工程において
研磨幅の基準とすることができる。
の除去部分を利用して埋め込み酸化膜をマスクとしてイ
オン注入する工程により、表面酸化膜を効率的に形成す
ることができる。そして、このように形成された表面酸
化膜を、フィールド酸化膜として機能させ、隣接する素
子領域間を電気的に分離し、ラッチアップ等を防止する
ことができる。また、表面に露出している表面酸化膜を
備えたことにより、光リソグラフィ法でパターンを形成
していく際に、異なるマスク間の合わせ基準とすること
ができる。さらに、表面酸化膜を備えたことにより、Ｓ
ＯＩ基板の厚さを規定するとともに、研磨工程において
研磨幅の基準とすることができる。
【図１】本発明に係る接着方式によるＳＯＩ基板を形成
するための製造工程を示す断面概略図。
するための製造工程を示す断面概略図。
【図２】本発明に係る半導体装置。
【図３】表面酸化膜３を素子分離のために用いた場合の
パターン概要図。
パターン概要図。
【図４】表面酸化膜３をチップ間のスクライブ線領域に
対応させた場合のパターン概要図。
対応させた場合のパターン概要図。
【図５】絶縁破壊特性に関しての本発明によるＳＯＩ基
板と従来基板との比較図。
板と従来基板との比較図。
【図６】絶縁破壊特性の測定についての説明図。
【図７】絶縁破壊特性を測定する際の電界に対する電流
の関係図。
の関係図。
【図８】従来のＳＩＭＯＸ方式によるＳＯＩ基板構造を
形成するための製造工程を示す縦断面概略図。
形成するための製造工程を示す縦断面概略図。
【図９】従来の接着によるＳＯＩ基板構造の縦断面概略
図を示す。
図を示す。
１ シリコン単結晶基板
２ 埋め込み酸化膜（シリコン酸化膜）
３ 表面酸化膜（シリコン酸化膜）
４ シリコン単結晶部分
５ 基体シリコン単結晶基板
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/76 Ｄ
21/265 Ｊ
(56)参考文献 特開 平７−74239（ＪＰ，Ａ)
特開 平６−216237（ＪＰ，Ａ)
特開 平５−129309（ＪＰ，Ａ)
特開 平４−269847（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/762
H01L 21/02
H01L 21/265
H01L 21/322
H01L 27/12
Claims (10)
- 【請求項１】半導体基板に熱酸化により埋め込み酸化膜
を形成する工程と、 前記埋め込み酸化膜を部分的に除去する工程と、 前記埋め込み酸化膜をマスクとして酸素イオンを注入し
て、前記半導体基板内に、後の工程で表面に露出される
表面酸化膜を形成する工程と、 前記埋め込み酸化膜が除去された部分に、前記半導体基
板の半導体結晶をエピタキシャル成長させる工程と、 前記半導体基板の前記埋め込み酸化膜を有する面と、基
体半導体基板とを接着する工程と、 前記表面酸化膜に近い一方の側から前記半導体基板を研
磨し、前記イオン注入により形成した前記表面酸化膜を
基板表面に露出させる工程とを備えた半導体装置の製造
方法。 - 【請求項２】一部表面に露出している前記表面酸化膜
を、半導体素子の素子分離膜として形成することを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】一部表面に露出している前記表面酸化膜
を、チップ間のスクライブ線領域と対応させて形成する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項４】前記基体半導体基板にゲッタリング領域を
形成する工程をさらに備えたことを特徴とする請求項１
乃至３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】前記半導体基板は、ＳＯＩ基板であること
を特徴とする請求項１乃至４のいずれかに記載の半導体
装置の製造方法。 - 【請求項６】半導体素子が形成される第１半導体基板領
域と、 前記第１半導体領域上に熱酸化により形成されて、部分
的に除去された埋め込み酸化膜と、 前記埋め込み酸化膜をマスクとして酸素イオンを注入す
ることにより前記第１半導体基板領域内に形成され、後
に前記第１半導体基板領域の表面に露出された表面酸化
膜と、 前記埋め込み酸化膜が除去された部分に、エピタキシャ
ル成長により形成された第２半導体基板領域と、 前記埋め込み酸化膜と接着された第３半導体基板領域
と、 を備えた半導体装置。 - 【請求項７】一部表面に露出している前記表面酸化膜
は、半導体素子の素子分離膜であることを特徴とする請
求項６に記載の半導体装置。 - 【請求項８】一部表面に露出している前記表面酸化膜
は、チップ間のスクライブ線領域と対応することを特徴
とする請求項６に記載の半導体装置。 - 【請求項９】前記第３半導体基板領域にゲッタリング領
域をさらに備えたことを特徴とする請求項６乃至８のい
ずれかに記載の半導体装置。 - 【請求項１０】前記第１半導体基板領域は、ＳＯＩ層で
あることを特徴とする請求項６乃至９のいずれかに記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17352496A JP3382092B2 (ja) | 1996-07-03 | 1996-07-03 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17352496A JP3382092B2 (ja) | 1996-07-03 | 1996-07-03 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022377A JPH1022377A (ja) | 1998-01-23 |
| JP3382092B2 true JP3382092B2 (ja) | 2003-03-04 |
Family
ID=15962127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17352496A Expired - Fee Related JP3382092B2 (ja) | 1996-07-03 | 1996-07-03 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3382092B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505404B1 (ko) * | 1999-06-22 | 2005-08-04 | 주식회사 하이닉스반도체 | 에스오아이 웨이퍼의 제조방법 |
| KR100668808B1 (ko) * | 2000-06-01 | 2007-01-16 | 주식회사 하이닉스반도체 | 에스오아이 웨이퍼의 제조방법 |
| JP2005175151A (ja) * | 2003-12-10 | 2005-06-30 | Fuji Electric Holdings Co Ltd | Ｓｏｉウェハとその製造方法およびそのｓｏｉウェハを用いた半導体装置の製造方法 |
| JP2005340574A (ja) * | 2004-05-28 | 2005-12-08 | Semiconductor Leading Edge Technologies Inc | 半導体基板および荷電粒子線露光方法 |
-
1996
- 1996-07-03 JP JP17352496A patent/JP3382092B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1022377A (ja) | 1998-01-23 |
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