KR100505404B1 - 에스오아이 웨이퍼의 제조방법 - Google Patents

에스오아이 웨이퍼의 제조방법 Download PDF

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KR100505404B1
KR100505404B1 KR10-1999-0023415A KR19990023415A KR100505404B1 KR 100505404 B1 KR100505404 B1 KR 100505404B1 KR 19990023415 A KR19990023415 A KR 19990023415A KR 100505404 B1 KR100505404 B1 KR 100505404B1
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    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology

Abstract

본 발명은 몸체 부유 효과를 방지할 수 있는 에스오아이(SOI : Silicon On Insulator) 웨이퍼의 제조방법에 관한 것으로, 본 발명의 에스오아이 웨이퍼의 제조방법은, 실리콘 기판을 마련하는 단계; 상기 실리콘 기판의 일측면 상에 제1열산화막 패턴들을 형성하는 단계; 상기 실리콘 기판의 일측면 및 제1열산화막 패턴 상에 제1실리콘 에피층을 성장시키는 단계; 상기 제1실리콘 에피층 상에 제2열산화막 패턴들을 형성하는 단계; 인접하는 제2열산화막 패턴들 사이에 제2실리콘 에피층을 성장시키는 단계; 상기 제2실리콘 에피층 및 제2열산화막 패턴들 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 상기 제2실리콘 에피층의 소정 부분과 콘택되는 캐패시터를 형성하는 단계; 상기 결과물의 상부에 표면 평탄화가 이루어진 매몰산화막을 형성하는 단계; 일측 표면 상에 제2산화막이 형성된 베이스 기판을 마련하는 단계; 상기 제2산화막과 매몰산화막이 접하도록, 상기 실리콘 기판과 베이스 기판을 접합시키는 단계; 상기 실리콘 기판의 타측면 일부 두께를 제거하는 단계; 및 상기 제1실리콘 에피층이 노출되도록, 상기 제1열산화막 패턴을 연마저지층으로 하는 연마 공정으로 잔류된 실리콘 기판을 제거하는 단계를 포함하여 이루어진다.

Description

에스오아이 웨이퍼의 제조방법{Method of manufacturing SOI wafer}
본 발명은 에스오아이 웨이퍼의 제조방법에 관한 것으로, 보다 상세하게는, 몸체 부유 효과를 방지할 수 있는 에스오아이 웨이퍼의 제조방법에 관한 것이다.
반도체 소자의 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 기판을 대신하여 에스오아이(SOI : Silicon On Insulator) 웨이퍼를 이용한 반도체 집적기술이 주목되고 있다. SOI 웨이퍼는 전체를 지지하는 베이스 기판과 상기 베이스 기판 상에 배치된 매몰산화막 및 상기 매몰산화막 상에 배치되어 소자가 형성되는 실리콘층의 적층 구조로서, 이러한 SOI 웨이퍼에 집적된 소자는 완전한 소자 분리를 이룰 수 있고, 특히, 접합 캐패시턴스를 감소시킬 수 있기 때문에 저전력화 및 고속화의 잇점이 있다.
이러한 SOI 웨이퍼를 제조하기 위하여, 종래에는 산소 이온주입 공정을 이용하는 SIMOX(seperation by implanted oxygen)법과, 두 장의 실리콘 기판을 본딩 매개체인 매몰산화막의 개재하에 접합시키는 접합(Bonding)법이 이용되고 있다.
그러나, SIMOX법을 이용한 SOI 웨이퍼의 제조방법은 산소 이온주입 공정을 이용하기 때문에, 소자가 형성될 반도체층의 두께 조절이 어렵고, 또한, 제작 시간이 길다는 단점이 있다. 따라서, 최근에는 접합법을 이용한 SOI 웨이퍼의 제조방법이 주로 이용되고 있다.
접합법을 이용한 SOI 웨이퍼의 제조방법은, 전술한 바와 같이, 두 장의 실리콘 기판을 매몰산화막의 개재하에 접합시켜 제조하는 방법이며, 특히, 그 제조시에 소자 분리막을 구비시킬 수 있기 때문에, 후속 공정인 소자 분리 공정을 생략시킬 수 있는 잇점이 있다.
한편, 소자의 고집적화로 인하여, 소자 영역의 폭은 감소하기 때문에, 원하는 정도의 캐패시터 용량을 얻기 위해서는 상대저으로 캐패시터의 높이를 증가시켜야 한다. 그런데, 이 경우에는 셀 지역과 주변회로 지역간의 표면 단차가 증가되기 때문에, 후속의 금속배선 공정에서 주변회로 지역에 콘택홀을 형성하기 어렵게 되는 문제점이 발생된다.
따라서, 최근에는 SOI 웨이퍼의 제조시에 매몰산화막 내에 캐패시터를 매몰 형태로 구비시키는 방법이 제안되고 있다.
이 경우, 소자가 형성될 실리콘 기판 에 트랜치형의 소자분리막을 구비시키고, 이어서, 실리콘 기판 상에 매몰산화막을 형성한 후, 상기 매몰산화막 내에 캐패시터를 형성하고, 그리고나서, 산화막을 형성시킨 베이스 기판을 매몰산화막이 형성된 실리콘 기판과 접합시킨 후, 소자분리막을 연마저지층으로 하는 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 실리콘 기판의 후면을 연마하여, 최종적인 SOI 웨이퍼를 얻는다.
그러나, 상기한 종래 기술에 따라 제조된 SOI 웨이퍼 상에 집적된 반도체 소자를 집적시킬 경우, 다음과 같은 문제점이 있다.
즉, SOI 웨이퍼에 집적되는 반도체 소자(이하, SOI 소자라 칭함)는 일반적으로 벌크 실리콘으로 이루어진 실리콘 기판 상에 집적되는 반도체 소자와는 달리, 트랜지스터의 몸체인 실리콘층이 소자분리막 및 매몰산화막에 의해 플로팅(Floating)되기 때문에, 몸체 부유 효과(Floating Body Effect)가 발생하게 되고, 이러한 몸체 부유 효과로 인하여, 채널 영역에 전하가 축적되는 것에 의해 소자의 동작 특성이 불안정해지게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 몸체 부유 효과를 방지할 수 있는 SOI 웨이퍼의 제조방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 SOI 웨이퍼의 제조방법은, 실리콘 기판을 마련하는 단계; 상기 실리콘 기판의 일측면 상에 제1열산화막 패턴들을 형성하는 단계; 상기 실리콘 기판의 일측면 및 제1열산화막 패턴 상에 제1실리콘 에피층을 성장시키는 단계; 상기 제1실리콘 에피층 상에 제2열산화막 패턴들을 형성하는 단계; 인접하는 제2열산화막 패턴들 사이에 제2실리콘 에피층을 성장시키는 단계; 상기 제2실리콘 에피층 및 제2열산화막 패턴들 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 상기 제2실리콘 에피층의 소정 부분과 콘택되는 캐패시터를 형성하는 단계; 상기 결과물의 상부에 표면 평탄화가 이루어진 매몰산화막을 형성하는 단계; 일측 표면 상에 제2산화막이 형성된 베이스 기판을 마련하는 단계; 상기 제2산화막과 매몰산화막이 접하도록, 상기 실리콘 기판과 베이스 기판을 접합시키는 단계; 상기 실리콘 기판의 타측면 일부 두께를 제거하는 단계; 및 상기 제1실리콘 에피층이 노출되도록, 상기 제1열산화막 패턴을 연마저지층으로 하는 연마 공정으로 잔류된 실리콘 기판을 제거하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 실리콘 에피텍셜 성장법을 이용하여 소자가 형성될 실리콘층이 소자분리막과 매몰산화막에 의해 플로팅되지 않도록 하기 때문에, 이러한 SOI 웨이퍼에 집적된 SOI 소자에서 몸체 부유 효과를 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 접촉 SOI 웨이퍼의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 벌크 실리콘으로 이루어진 실리콘 기판(1)이 제공되고, 상기 실리콘 기판(1)의 일측면 상에 소정 간격으로 이격·배치되게 제1열산화막 패턴들(2)이 형성된다. 여기서, 상기 제1열산화막 패턴들(2)은 공지된 열산화 공정과 포토리소그라피 공정에 의해 형성되며, 그 두께는 500∼2,000Å 정도이다.
다음으로, 선택적 에피텍셜 성장법(Selective Epitaxial Growth)과 이엘어(ELO : Epitaxial Lateral Overgrowth) 성장법에 의해, 노출된 실리콘 기판 부분과 제1열산화막 패턴(2) 상에 제1실리콘 에피층(3)이 1,500∼5,000Å 두께로 성장되고, 그런다음, 그 표면 평탄화가 이루어지도록, 상기 제1실리콘 에피층(3)은 CMP 공정으로 연마된다. 이때, 제1실리콘 에피층(3)을 성장시키기 전, 실리콘 기판(1)은 노출된 부분의 표면에 존재 가능한 자연산화막이 제거되도록, 100:1 DHF(Dilute HF) 용액에 의해 세정된다.
그리고, 상기 제2실리콘 에피층(3)은 챔버내에 SiHCl3 또는 SiH2Cl2 가스를 0.5∼3ℓ/min, 그리고, B2H6 가스를 0.1∼5ℓ/min을 흘려주는 조건에서 성장되며, 아울러, 제1실리콘 에피층(3)의 평탄화를 위한 연마는 척 테이블(chuck table)의 회전 속도가 20∼70rpm, 스핀들(spindle)의 회전 속도가 15∼30rpm, 누르는 압력이 5.5∼7psi인 조건에서 수행된다.
도 1b를 참조하면, 제1실리콘 에피층(3) 상에 열산화 공정 및 포토리소그라피 공정을 통해 500∼2,500Å 두께의 제2열산화막 패턴들(4)이 형성된다. 이때, 상기 제2열산화막 패턴들(4)은 제1열산화막 패턴들의 형성시에 사용되었던 식각 마스크를 이용하여, 각각 제1열산화막 패턴들(2) 상부에 배치되도록 형성된다.
이어서, 노출된 제1실리콘 에피층(3)의 표면에 존재 가능한 자연산화막이 제거되도록, 상기 제1실리콘 에피층(3)은 100:1 DHF(Dilute HF) 용액에 의해 세정되고, 그런다음, 선택적 에피텍셜 성장법에 의해, 인접하는 제2열산화막 패턴들(4) 사이의 제1실리콘 에피층(3) 부분 상에 제2실리콘 에피층(5)이 3,000∼10,000Å 두께로 성장된 후, 상기 제2실리콘 에피층(5)은 제2열산화막 패턴들(4)을 연마저지층으로 하는 CMP 공정에 의해 연마되고, 이 결과로, 상기 제2열산화막 패턴들(4) 사이에만 상기 제2열산화막 패턴(4)과 같은 높이를 갖는 제2실리콘 에피층(5)이 얻어진다. 여기서, 상기 제2실리콘 에피층(5)은 제1실리콘 에피층(3)과 마찬가지의 공정 조건으로 성장되며, 아울러, 그 연마도 제1실리콘 에피층(3)에 대한 연마와 동일 조건에서 수행된다.
그리고나서, 화학기상증착(이하, CVD)법으로 상기 제2실리콘 에피층(5)과 제2열산화막 패턴(4) 상에 제1산화막(6)을 증착한다.
도 1c를 참조하면, 제1산화막(6)은 제2실리콘 에피층(5)의 소정 부분들, 즉, SOI 소자에서 소오스 영역으로 될 부분들이 노출되도록 선택적으로 식각되고, 상기 제1산화막(6) 상에 공지된 방법으로 노출된 제2실리콘 에피층(5) 부분들과 콘택되는 캐패시터들(7)이 형성된다. 여기서, 캐패시터(7)는, 자세하게 도시되지는 않았으나, 주지된 바와 같이 스토리지 노드 전극과 유전체층 및 플레이트 전극으로 이루어진다.
계속해서, 상기 결과물의 상부에 CVD법에 의해 매몰산화막(8)이 형성되고, 그런다음, 매몰산화막(8)은 그 표면 평탄화가 이루어지도록, CMP 공정으로 연마된다. 여기서, 매몰산화막(8)은 BPSG막 또는 PSG막 중에서 어느 하나로 형성된다.
도 1d를 참조하면, 베이스 기판(10)이 마련되고, 상기 베이스 기판(10)의 일측면 상에 CVD법으로 BPSG막 또는 PSG막으로된 제2산화막(11)이 형성된다. 이어서, 상기 베이스 기판(10)과 실리콘 기판(1)은, 도시된 바와 같이, 매몰산화막(8)과 제2산화막이 접하도록 본딩되고, 그런다음, 접합된 베이스 기판(10)과 실리콘 기판(1)은 그들간의 접합 강도가 증대되도록 열처리된다.
여기서, 베이스 기판(10)과 실리콘 기판(1)의 접합 전, 본딩 매개체인 매몰산화막(8)과 제2산화막(11)에 흡착된 수분 및 불순물을 제거하기 위하여, 상기 베이스 기판(10)과 실리콘 기판(1)은 650∼950℃에서 10∼60분 동안 열처리된다. 그리고, 베이스 기판(10)과 실리콘 기판(1)의 접합은 10-4∼10-6 Torr의 진공하에서 수행되며, 상기 베이스 기판(10)과 실리콘 기판(1)간의 접합 강도의 증대를 위한 열처리는 650∼850℃, 산소 또는 질소 분위기에서 30∼120분 동안 수행된다.
도 1e를 참조하면, 실리콘 기판(1)의 후면은 1차로 소정 두게 만큼이 연마되고, 이어서, 연마 공정시 발생된 표면 손상층을 제거하기 위해 식각된다. 여기서, 연마 공정은 대략 5∼20㎛ 두께의 실리콘 기판(1)이 잔류될 때까지 수행되며, 아울러, 척 테이블의 속도가 50∼400rpm, 스핀들의 회전 속도가 1,000∼4,000rpm, 그리고, 연마 속도가 10∼400㎛/min인 조건으로 수행된다. 또한, 식각 공정은 실리콘 기판(1)의 두께가 대략 1∼3㎛ 정도가 될 때까지 수행되며, 아울러, 회전 속도가 650∼800rpm이고, HNO3과 HF, H2SO4 및 H3PO4이 0.5∼5 : 0.5∼2 : 0.5∼1 : 0.5∼3의 부피비로 혼합되어져 있는 식각액의 유량이 0.6∼1.5ℓ/min인 조건에서 60∼90초 동안 수행된다.
도 1f를 참조하면, 제1실리콘 에피층(3) 및 제1열산화막 패턴(2)이 노출되도록, 잔류된 실리콘 기판은 제1열산화막 패턴(2)을 연마저지층으로 하는 CMP 공정에 의해 제거되고, 이 결과로, 트랜지스터의 몸체인 실리콘층이 소자분리막에 의해 완전 격리되지 않는 몸체 접촉(Body Contacted) SOI 웨이퍼가 얻어진다.
이와 같은 몸체 접촉 SOI 웨이퍼에서, 제1 및 제2열산화막은 소자분리막으로서의 기능을 한다. 따라서, 트랜지스터의 몸체인 실리콘층은 소자분리막에 의해 완전 격리가 이루어지지 않기 때문에, 몸체 부유 효과는 발생되지 않는다.
그러므로, 이러한 몸체 접촉 SOI 웨이퍼에 트랜지스터와 같은 소자를 집적시킨 경우, 소자의 동작시에 채널 영역에 전하가 축적되는 현상을 방지할 수 있게 되며, 이에 따라, 소자 특성의 불안정은 방지된다.
한편, 도시하지는 않았으나, 본 발명의 다른 실시예로서, 제1열산화막 패턴 대신에 소자분리막을 연마저지층으로 이용할 수도 있다. 이 경우, 트렌치들은 실리콘 기판의 일측면에 소정 깊이, 예컨데, 제1열산화막 패턴과 동일한 500∼1,500Å 깊이로 형성되고, 그런다음, 고밀도 플라즈마 산화막이 상기 트렌치들을 매립시키도록 실리콘 기판의 일측면 상에 CVD법에 의해 1,000∼7,000Å 두께로 증착되며, 이어서, 트렌치 내에만 고밀도 플라즈마 산화막이 잔류되도록, 상기 고밀도 플라즈마 산화막은 연마 또는 에치백된다.
여기서, 고밀도 플라즈마 산화막은 SiH4 가스의 유량은 60∼100sccm, O2 가스의 유량은 120∼160sccm, Ar 가스와 He 가스의 유량은 각각 10∼30sccm으로 하고, 그리고, 저주파수는 2,500∼3,000W, 고주파수는 2,000∼3,000W로 하는 조건하에서 10∼80초 동안 증착된다. 또한, 고밀도 플라즈마 산화막의 증착 후에는, 그 치밀화를 위해 950∼1,150℃에서 10∼60분 동안 열처리된다.
이후, 공정은 전술한 실시예와 동일하다.
이상에서와 같이, 본 발명은 열산화막 패턴 또는 소자분리막과 선택적 에피텍셜 성장법을 이용하여 트랜지스터의 몸체가 소자분리막에 의해 완전 격리되지 않도록 하기 때문에, SOI 웨이퍼에서 몸체 부유 효과에 기인된 소자 특성의 불안정을 방지할 수 있다.
따라서, SOI 웨이퍼에 집적되는 반도체 소자의 특성 및 그 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 에스오아이 웨이퍼의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 2 : 제1열산화막
3 : 제1실리콘 에피층 4 : 제2열산화막
6 : 제1산화막 7 : 캐패시터
8 : 매몰산화막 10 : 베이스 기판
11 : 제2산화막

Claims (16)

  1. 실리콘 기판을 마련하는 단계;
    상기 실리콘 기판의 일측면 상에 제1열산화막 패턴들을 형성하는 단계;
    상기 실리콘 기판의 일측면 및 제1열산화막 패턴 상에 제1실리콘 에피층을 성장시키는 단계;
    상기 제1실리콘 에피층 상에 제2열산화막 패턴들을 형성하는 단계;
    인접하는 제2열산화막 패턴들 사이에 제2실리콘 에피층을 성장시키는 단계;
    상기 제2실리콘 에피층 및 제2열산화막 패턴들 상에 제1산화막을 형성하는 단계;
    상기 제1산화막 상에 상기 제2실리콘 에피층의 소정 부분과 콘택되는 캐패시터를 형성하는 단계;
    상기 결과물의 상부에 표면 평탄화가 이루어진 매몰산화막을 형성하는 단계;
    일측 표면 상에 제2산화막이 형성된 베이스 기판을 마련하는 단계;
    상기 제2산화막과 매몰산화막이 접하도록, 상기 실리콘 기판과 베이스 기판을 접합시키는 단계;
    상기 실리콘 기판의 타측면 일부 두께를 제거하는 단계; 및
    상기 제1실리콘 에피층이 노출되도록, 상기 제1열산화막 패턴을 연마저지층으로 하는 연마 공정으로 잔류된 실리콘 기판을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  2. 제 1 항에 있어서, 상기 제1열산화막 패턴은 500∼2,000Å 두께로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  3. 제 1 항에 있어서, 상기 제1실리콘 에피층을 성장시키기 단계 전, 노출된 실리콘 기판 표면에 존재 가능한 자연산화막이 제거되도록, 상기 실리콘 기판을 100:1 DHF(Dilute HF) 용액으로 세정하는 단계를 수행하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제1실리콘 에피층은 1,500∼5,000Å 두께로 성장시키는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  5. 제 1 항에 있어서, 상기 제2열산화막 패턴은 500∼2,500Å 두께로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  6. 제 1 항에 있어서, 상기 제2실리콘 에피층을 성장시키기 단계 전, 노출된 제2실리콘 에피층 표면에 존재 가능한 자연산화막이 제거되도록, 상기 제2실리콘 에피층을 100:1 DHF(Dilute HF) 용액으로 세정하는 단계를 수행하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제2실리콘 에피층은 3,000∼10,000Å 두께로 성장시키는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  8. 제 1 항에 있어서, 상기 제1 및 제2실리콘 에피층은 챔버 내에 SiHCl3 또는 SiH2Cl2 가스를 0.5∼3ℓ/min, B2H6 가스를 0.1∼5ℓ/min을 흘려주는 공정 조건으로 성장시키는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  9. 제 1 항에 있어서, 상기 제 1 및 제2실리콘 에피층에 대한 연마 공정은,
    척 테이블(chuck table)의 회전 속도가 20∼70rpm, 스핀들(spindle)의 회전 속도가 15∼30rpm, 누르는 압력이 5.5∼7psi인 조건으로 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  10. 제 1 항에 있어서, 상기 매몰산화막과 제2산화막은 BPSG막 또는 PSG막으로 형성하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  11. 제 1 항에 있어서, 상기 베이스 기판과 실리콘 기판을 접합시키기 전에, 상기 매몰산화막과 제2산화막에 흡착된 수분 및 불순물을 제거하기 위하여, 상기 베이스 기판과 실리콘 기판에 대한 열처리를 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  12. 제 1 항에 있어서, 상기 실리콘 기판의 타측면 일부 두께를 제거하는 단계는, 상기 실리콘 기판의 타측면을 연마하는 단계와, 연마된 실리콘 기판의 타측면을 식각하는 단계로 이루어지는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  13. 제 12 항에 있어서, 상기 실리콘 기판의 타측면을 연마하는 단계는,
    5∼20㎛ 두께의 실리콘 기판이 잔류될 때까지 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  14. 제 12 항에 있어서, 상기 실리콘 기판의 타측면을 연마하는 단계는, 척 테이블의 속도가 50∼400rpm, 스핀들의 회전 속도가 1,000∼4,000rpm, 그리고, 연마 속도가 10∼400㎛/min인 조건으로 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  15. 제 12 항에 있어서, 상기 실리콘 기판을 식각하는 단계는, 1∼3㎛ 두께의 실리콘 기판이 잔류될 때까지 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
  16. 제 12 항에 있어서, 상기 실리콘 기판을 식각하는 단계는, 회전 속도가 650∼800rpm이고, HNO3과 HF, H2SO4 및 H3PO4이 0.5∼5 : 0.5∼2 : 0.5∼1 : 0.5∼3의 부피비로 혼합되어져 있는 식각액의 유량이 0.6∼1.5ℓ/min인 조건에서 60∼90초 동안 수행하는 것을 특징으로 하는 에스오아이 웨이퍼의 제조방법.
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